JPS6260851B2 - - Google Patents
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- JPS6260851B2 JPS6260851B2 JP57067942A JP6794282A JPS6260851B2 JP S6260851 B2 JPS6260851 B2 JP S6260851B2 JP 57067942 A JP57067942 A JP 57067942A JP 6794282 A JP6794282 A JP 6794282A JP S6260851 B2 JPS6260851 B2 JP S6260851B2
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- JP
- Japan
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- level
- circuit
- output
- inverter
- analog
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- 238000006243 chemical reaction Methods 0.000 claims description 22
- 230000007257 malfunction Effects 0.000 claims description 14
- 238000001514 detection method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
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- 238000013459 approach Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1071—Measuring or testing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は誤動作検出機能を内蔵すると共に集
積化するのに最適な並列形アナログ−デイジタル
変換回路に関する。
積化するのに最適な並列形アナログ−デイジタル
変換回路に関する。
ビデオ信号等、周波数が比較的高いアナログ信
号をデイジタル信号に変換する場合には高速のア
ナログ−デイジタル変換回路(以下A/D変換回
路と略称する)が用いられる。
号をデイジタル信号に変換する場合には高速のア
ナログ−デイジタル変換回路(以下A/D変換回
路と略称する)が用いられる。
第1図は上記ビデオ信号等、周波数が高いアナ
ログ信号をA/D変換するのに適した、従来の並
列形A/D変換回路の構成図である。この回路で
は、正極性の基準電圧+VREF印加点と負極性の
基準電圧−VREF印加点との間に複数の抵抗1,
1,…を直列接続することによつて各一対の抵抗
1,1の直列接続点から互いにレベルの異なる基
準レベルを発生させる。上記基準レベルはアナロ
グ入力信号INと共に複数のレベル比較回路10
1〜10iそれぞれに供給され、ここでアナログ
入力信号レベルと各基準レベルの大小が並列的に
比較される。
ログ信号をA/D変換するのに適した、従来の並
列形A/D変換回路の構成図である。この回路で
は、正極性の基準電圧+VREF印加点と負極性の
基準電圧−VREF印加点との間に複数の抵抗1,
1,…を直列接続することによつて各一対の抵抗
1,1の直列接続点から互いにレベルの異なる基
準レベルを発生させる。上記基準レベルはアナロ
グ入力信号INと共に複数のレベル比較回路10
1〜10iそれぞれに供給され、ここでアナログ
入力信号レベルと各基準レベルの大小が並列的に
比較される。
すなわち、上記1つのレベル比較回路102を
例にすれば、まず最初に一対のクロツクパルスφ
1,φ2によつてアナログスイツチ11がオン状
態に設定され、これによりインバータ12の入出
力端間が短絡されてこのインバータ12の動作点
が決定される。またこれと同時に、入力端に1つ
の基準レベルが供給されているアナログスイツチ
13も上記と同じ一対のクロツクパルスφ1,φ
2によつてオン状態に設定され、これによつて基
準レベルが結合コンデンサ14の一端に供給され
る。このとき、上記コンデンサ14の一端のレベ
ルは上記基準レベルに設定され、他端のレベルは
前記インバータ12の動作点レベルたとえばイン
バータ12に供給されている電源電圧の1/2のレ
ベルに設定される。次に一対のクロツクパルスφ
3,φ4によつてもう1つのアナログスイツチ1
5がオン状態に設定され、これによつてアナログ
入力信号レベルが結合コンデンサ14の一端に供
給される。このとき、コンデンサ14の他端のレ
ベルは前記インバータ12の動作点レベルから基
準レベルとアナログ入力信号レベルとの差のレベ
ルだけずれたものとなる。そしてこのずれに相当
するレベルが前記インバータ12によつて反転増
幅される。さらにこのインバータ12の出力はも
う1つのインバータ16によつて波形整形され、
インバータ16からは基準レベルとアナログ入力
信号レベルの比較結果が1レベルまたは0レベル
のデイジタル値として出力される。次にもう一対
のクロツクパルスφ5,φ6によつてアナログス
イツチ17がオン状態に設定されて、これによつ
て上記比較結果がインバータ18の入力端に供給
され、ここでそのレベルが反転される。次に上記
一対のクロツクパルスφ5,φ6の反転期間に、
上記インバータ18に対して逆並列的に接続され
ているクロツクドインバータ19が動作状態とな
つて、このクロツクドインバータ19によつてイ
ンバータ18の出力が反転されて再び入力端に帰
還される。したがつて、アナログスイツチ17を
介してインバータ18に供給される比較結果は、
インバータ18とクロツクドインバータ19から
なる安定回路20によつて、クロツクパルスφ
5,φ6の1ビツト期間中安定に保持される。
例にすれば、まず最初に一対のクロツクパルスφ
1,φ2によつてアナログスイツチ11がオン状
態に設定され、これによりインバータ12の入出
力端間が短絡されてこのインバータ12の動作点
が決定される。またこれと同時に、入力端に1つ
の基準レベルが供給されているアナログスイツチ
13も上記と同じ一対のクロツクパルスφ1,φ
2によつてオン状態に設定され、これによつて基
準レベルが結合コンデンサ14の一端に供給され
る。このとき、上記コンデンサ14の一端のレベ
ルは上記基準レベルに設定され、他端のレベルは
前記インバータ12の動作点レベルたとえばイン
バータ12に供給されている電源電圧の1/2のレ
ベルに設定される。次に一対のクロツクパルスφ
3,φ4によつてもう1つのアナログスイツチ1
5がオン状態に設定され、これによつてアナログ
入力信号レベルが結合コンデンサ14の一端に供
給される。このとき、コンデンサ14の他端のレ
ベルは前記インバータ12の動作点レベルから基
準レベルとアナログ入力信号レベルとの差のレベ
ルだけずれたものとなる。そしてこのずれに相当
するレベルが前記インバータ12によつて反転増
幅される。さらにこのインバータ12の出力はも
う1つのインバータ16によつて波形整形され、
インバータ16からは基準レベルとアナログ入力
信号レベルの比較結果が1レベルまたは0レベル
のデイジタル値として出力される。次にもう一対
のクロツクパルスφ5,φ6によつてアナログス
イツチ17がオン状態に設定されて、これによつ
て上記比較結果がインバータ18の入力端に供給
され、ここでそのレベルが反転される。次に上記
一対のクロツクパルスφ5,φ6の反転期間に、
上記インバータ18に対して逆並列的に接続され
ているクロツクドインバータ19が動作状態とな
つて、このクロツクドインバータ19によつてイ
ンバータ18の出力が反転されて再び入力端に帰
還される。したがつて、アナログスイツチ17を
介してインバータ18に供給される比較結果は、
インバータ18とクロツクドインバータ19から
なる安定回路20によつて、クロツクパルスφ
5,φ6の1ビツト期間中安定に保持される。
ここでアナログ入力信号レベルよりも大きな基
準レベルが供給されているレベル比較回路10で
は、アナログスイツチ15がオン状態となつた後
のインバータ12の入力レベルが動作点レベルよ
りも低いレベルとなるため、インバータ16の出
力は0レベル、また安定回路20の出力は1レベ
ルとなる。一方、これとは逆にアナログ入力信号
レベルよりも小さな基準レベルが供給されている
レベル比較回路10における安定回路20の出力
は0レベルとなる。このように複数のレベル比較
回路101〜10iではそれぞれレベルの異なる
基準レベルとアナログ入力信号レベルとが並列的
に比較され、その出力状態としてはアナログ入力
信号レベルよりも大きな基準レベルが供給されて
いるものはすべて1レベルとなり、またアナログ
入力信号レベルよりも小さな基準レベルが供給さ
れているものはすべて0レベルとなる。
準レベルが供給されているレベル比較回路10で
は、アナログスイツチ15がオン状態となつた後
のインバータ12の入力レベルが動作点レベルよ
りも低いレベルとなるため、インバータ16の出
力は0レベル、また安定回路20の出力は1レベ
ルとなる。一方、これとは逆にアナログ入力信号
レベルよりも小さな基準レベルが供給されている
レベル比較回路10における安定回路20の出力
は0レベルとなる。このように複数のレベル比較
回路101〜10iではそれぞれレベルの異なる
基準レベルとアナログ入力信号レベルとが並列的
に比較され、その出力状態としてはアナログ入力
信号レベルよりも大きな基準レベルが供給されて
いるものはすべて1レベルとなり、またアナログ
入力信号レベルよりも小さな基準レベルが供給さ
れているものはすべて0レベルとなる。
上記各レベル比較回路101〜10iの出力は
デイジタル信号発生回路30に供給される。この
回路30は各レベル比較回路101〜10iの出
力に基づき前記アナログ入力信号レベルに対応し
た複数ビツトのデイジタル信号を発生するもの
で、ここでは6ビツトのデイジタル信号を発生す
る場合のものが示されている。なお、6ビツトの
デイジタル信号を発生する場合、前記レベル比較
回路10は合計64個設けられる(すなわちi=64
である)。
デイジタル信号発生回路30に供給される。この
回路30は各レベル比較回路101〜10iの出
力に基づき前記アナログ入力信号レベルに対応し
た複数ビツトのデイジタル信号を発生するもの
で、ここでは6ビツトのデイジタル信号を発生す
る場合のものが示されている。なお、6ビツトの
デイジタル信号を発生する場合、前記レベル比較
回路10は合計64個設けられる(すなわちi=64
である)。
このデイジタル信号発生回路30において、前
記各レベル比較回路101〜10iからの出力は
複数の各インバータ311〜31iそれぞれによ
つて反転される。そしてこれら各インバータ31
1〜31iの出力は複数の各NANDゲート321
〜32iの一方入力端に供給される。そして最も
大きい基準レベルが供給されているレベル比較回
路101の出力を反転するインバータ311の出
力を一方入力とするNANDゲート321の他方入
力端には常に正極性の電源電圧が供給される。ま
た上記各NANDゲート322〜32iの他方入力
端には、各レベル比較回路102〜10iに供給
されている基準レベルと隣接しこの基準レベルよ
りも大きな基準レベルが供給されている各レベル
比較回路101〜10i-1からの出力が直接供給
される。また最も小さい基準レベルが供給されて
いるレベル比較回路10iの出力はもう1つの
NANDゲート32i+1の一方入力端に供給され、
またこのNANDゲート32i+1の他方入力端に
は、常に接地電圧が供給されているインバータ3
1i+1の出力が供給されている。
記各レベル比較回路101〜10iからの出力は
複数の各インバータ311〜31iそれぞれによ
つて反転される。そしてこれら各インバータ31
1〜31iの出力は複数の各NANDゲート321
〜32iの一方入力端に供給される。そして最も
大きい基準レベルが供給されているレベル比較回
路101の出力を反転するインバータ311の出
力を一方入力とするNANDゲート321の他方入
力端には常に正極性の電源電圧が供給される。ま
た上記各NANDゲート322〜32iの他方入力
端には、各レベル比較回路102〜10iに供給
されている基準レベルと隣接しこの基準レベルよ
りも大きな基準レベルが供給されている各レベル
比較回路101〜10i-1からの出力が直接供給
される。また最も小さい基準レベルが供給されて
いるレベル比較回路10iの出力はもう1つの
NANDゲート32i+1の一方入力端に供給され、
またこのNANDゲート32i+1の他方入力端に
は、常に接地電圧が供給されているインバータ3
1i+1の出力が供給されている。
上記各インバータ312〜31iおよび各
NANDゲート321〜32iそれぞれからなる回
路は、隣接している2つの基準レベルが供給され
る2つを1組とするレベル比較回路101と10
2,102と103…10i-1と10iそれぞれの
出力レベルが相異なつているか否かを検出するた
めのものであり、2つのレベル比較回路の出力レ
ベルが等しい場合にはそのNANDゲート32の出
力は1レベルとなり、また相異なつている場合に
はそのNANDゲート32の出力は0レベルとな
る。また、上記NANDゲート321にはインバー
タ311を介してレベル比較回路101の出力が
供給されていると共に1レベル信号が供給されて
いるので、このインバータ311とNANDゲート
321とは、実際には存在していないがアナログ
入力信号レベルよりも常に大きな基準レベルが供
給されるレベル比較回路とレベル比較回路101
の出力が相異なつているか否かを検出する回路を
構成している。さらに上記NANDゲート32i+1
にはレベル比較回路10iからの出力とインバー
タ31i+1からの1レベル信号が供給されている
ので、このインバータ31i+1とNANDゲート3
2i+1とは、実際には存在していないがアナログ
入力信号レベルよりも常に小さな基準レベルが供
給されるレベル比較回路とレベル比較回路10i
の出力が相異なつているか否かを検出する回路を
構成している。上記各NANDゲート321〜32
i+1の出力は一定の方向に配列されている複数の
各制御線331〜33iに供給されると共に複数
の各インバータ341〜34i+1によつて反転さ
れる。そして上記各インバータ341〜34i+1
の出力は上記制御線331〜33i+1の配列方向
に沿つて配列されている複数の各制御線351〜
35i+1に供給される。上記制御線331〜33
i,35i〜35i+1と交差するように6本の出力線
36〜41が設けられ、これら6本の出力線36
〜41と電源電圧印加点または接地電位点との間
には、上記制御線331〜33i,351〜35i+
1の信号がゲートに選択的に供給されるNチヤネ
ルMOSトランジスタ42,42,…およびPチ
ヤネルMOSトランジスタ43,43,…が接続
されている。上記MOSトランジスタ42,4
2,…および43,43,…は所定のビツトパタ
ーン状に配置されてプログラマブルロジツクアレ
イ(PLA)を構成し、これらのMOSトランジス
タが前記制御線331〜33iおよび351〜3
5i+1の信号に応じて選択的にオン状態に設定さ
れることにより、上記6本の出力線36〜41か
ら前記アナログ入力信号INに対応した6ビツト
のデイジタル信号が出力される。また前記インバ
ータ341の出力端にはオーバーフロー線44が
接続され、前記アナログ入力信号レベルが前記レ
ベル比較回路101に供給されている基準レベル
よりも大きい場合にこのオーバーフロー線44が
1レベルに設定される。
NANDゲート321〜32iそれぞれからなる回
路は、隣接している2つの基準レベルが供給され
る2つを1組とするレベル比較回路101と10
2,102と103…10i-1と10iそれぞれの
出力レベルが相異なつているか否かを検出するた
めのものであり、2つのレベル比較回路の出力レ
ベルが等しい場合にはそのNANDゲート32の出
力は1レベルとなり、また相異なつている場合に
はそのNANDゲート32の出力は0レベルとな
る。また、上記NANDゲート321にはインバー
タ311を介してレベル比較回路101の出力が
供給されていると共に1レベル信号が供給されて
いるので、このインバータ311とNANDゲート
321とは、実際には存在していないがアナログ
入力信号レベルよりも常に大きな基準レベルが供
給されるレベル比較回路とレベル比較回路101
の出力が相異なつているか否かを検出する回路を
構成している。さらに上記NANDゲート32i+1
にはレベル比較回路10iからの出力とインバー
タ31i+1からの1レベル信号が供給されている
ので、このインバータ31i+1とNANDゲート3
2i+1とは、実際には存在していないがアナログ
入力信号レベルよりも常に小さな基準レベルが供
給されるレベル比較回路とレベル比較回路10i
の出力が相異なつているか否かを検出する回路を
構成している。上記各NANDゲート321〜32
i+1の出力は一定の方向に配列されている複数の
各制御線331〜33iに供給されると共に複数
の各インバータ341〜34i+1によつて反転さ
れる。そして上記各インバータ341〜34i+1
の出力は上記制御線331〜33i+1の配列方向
に沿つて配列されている複数の各制御線351〜
35i+1に供給される。上記制御線331〜33
i,35i〜35i+1と交差するように6本の出力線
36〜41が設けられ、これら6本の出力線36
〜41と電源電圧印加点または接地電位点との間
には、上記制御線331〜33i,351〜35i+
1の信号がゲートに選択的に供給されるNチヤネ
ルMOSトランジスタ42,42,…およびPチ
ヤネルMOSトランジスタ43,43,…が接続
されている。上記MOSトランジスタ42,4
2,…および43,43,…は所定のビツトパタ
ーン状に配置されてプログラマブルロジツクアレ
イ(PLA)を構成し、これらのMOSトランジス
タが前記制御線331〜33iおよび351〜3
5i+1の信号に応じて選択的にオン状態に設定さ
れることにより、上記6本の出力線36〜41か
ら前記アナログ入力信号INに対応した6ビツト
のデイジタル信号が出力される。また前記インバ
ータ341の出力端にはオーバーフロー線44が
接続され、前記アナログ入力信号レベルが前記レ
ベル比較回路101に供給されている基準レベル
よりも大きい場合にこのオーバーフロー線44が
1レベルに設定される。
すなわち、上記構成でなるA/D変換回路で
は、1回のA/D変換に際し、アナログ入力信号
レベルよりも大きな基準レベルが供給されている
レベル比較回路10の出力はすべて1レベルとな
り、またアナログ入力信号レベルよりも小さな基
準レベルが供給されているレベル比較回路10の
出力はすべて0レベルとなる。そしてデイジタル
信号発生回路30の各インバータ311〜31i+
1および各NANDゲート321〜32i+1によつて
レベル比較回路101〜10iの出力が1レベル
から0レベルに変化しているところが検出され、
この検出結果に応じて上記MOSトランジスタ4
2,43を選択動作させることによりデイジタル
信号を得るようにしたものである。
は、1回のA/D変換に際し、アナログ入力信号
レベルよりも大きな基準レベルが供給されている
レベル比較回路10の出力はすべて1レベルとな
り、またアナログ入力信号レベルよりも小さな基
準レベルが供給されているレベル比較回路10の
出力はすべて0レベルとなる。そしてデイジタル
信号発生回路30の各インバータ311〜31i+
1および各NANDゲート321〜32i+1によつて
レベル比較回路101〜10iの出力が1レベル
から0レベルに変化しているところが検出され、
この検出結果に応じて上記MOSトランジスタ4
2,43を選択動作させることによりデイジタル
信号を得るようにしたものである。
上記構成でなる従来の並列形A/D変換回路に
おいて、各レベル比較回路101〜10iを制御
するクロツクパルスφ1〜φ6の周波数を上げて
いくとA/D変換速度を高めることができるが、
レベル比較回路101〜10iの動作速度がその
限界速度に達するまでクロツクパルスφ1〜φ6
の周波数を上げると、不特定のレベル比較回路1
0が誤動作を起こす。そしてこのとき得られるデ
イジタル信号は不正確なものとなる。またこの回
路を集積化する場合、製造プロセス上のばらつき
によつて上記限界速度にもばらつきが生じる。こ
のため、集積化された各回路の上限速度を測定し
て一定の変換速度を持つように選別する必要があ
る。ところが、従来の回路では誤動作を起こして
いるレベル比較回路10が存在しているか否かを
直接判断することができる信号が出力されていな
いために、上記6ビツトのデイジタル信号によつ
て判断する必要がある。
おいて、各レベル比較回路101〜10iを制御
するクロツクパルスφ1〜φ6の周波数を上げて
いくとA/D変換速度を高めることができるが、
レベル比較回路101〜10iの動作速度がその
限界速度に達するまでクロツクパルスφ1〜φ6
の周波数を上げると、不特定のレベル比較回路1
0が誤動作を起こす。そしてこのとき得られるデ
イジタル信号は不正確なものとなる。またこの回
路を集積化する場合、製造プロセス上のばらつき
によつて上記限界速度にもばらつきが生じる。こ
のため、集積化された各回路の上限速度を測定し
て一定の変換速度を持つように選別する必要があ
る。ところが、従来の回路では誤動作を起こして
いるレベル比較回路10が存在しているか否かを
直接判断することができる信号が出力されていな
いために、上記6ビツトのデイジタル信号によつ
て判断する必要がある。
上記デイジタル信号を用いて判断する場合には
高速のアナログ処理装置が必要となるために、上
記選別に要するコストが高価となり、これが製造
コストに影響して製造コストの大幅な増加をもた
らすことになる。
高速のアナログ処理装置が必要となるために、上
記選別に要するコストが高価となり、これが製造
コストに影響して製造コストの大幅な増加をもた
らすことになる。
また上記高速のアナログ処理装置を用いて行な
われる選別の際には高速の信号が使用されるの
で、わずかな容量が存在すればこの容量によつて
信号に遅れが生じて正確な判断ができない。そし
て上記選別の際ウエハー上の電極に測定用のリー
ドを接触したり、またウエハーとアナログ処理装
置との間に相互配線を施こさなければならず、こ
のために容量が生じるので、従来の回路ではウエ
ハー状態のままでは実質的に各上限速度を測定す
ることは不可能である。
われる選別の際には高速の信号が使用されるの
で、わずかな容量が存在すればこの容量によつて
信号に遅れが生じて正確な判断ができない。そし
て上記選別の際ウエハー上の電極に測定用のリー
ドを接触したり、またウエハーとアナログ処理装
置との間に相互配線を施こさなければならず、こ
のために容量が生じるので、従来の回路ではウエ
ハー状態のままでは実質的に各上限速度を測定す
ることは不可能である。
さらに製品化された場合に、各レベル比較回路
101〜10iが誤動作を起こしているか否かを
判断する必要が生じたときでも、前記した理由に
よりこれを簡単に判断することができない。
101〜10iが誤動作を起こしているか否かを
判断する必要が生じたときでも、前記した理由に
よりこれを簡単に判断することができない。
この発明は上記のような事情を考慮してなされ
たもので、その第1の目的は、集積化した場合に
製造段階において変換速度の上限が容易に判定で
き、特にウエハー状態での判定が可能であり、ま
た製造コストが安価である並列形アナログ−デイ
ジタル変換回路を提供することにある。
たもので、その第1の目的は、集積化した場合に
製造段階において変換速度の上限が容易に判定で
き、特にウエハー状態での判定が可能であり、ま
た製造コストが安価である並列形アナログ−デイ
ジタル変換回路を提供することにある。
この発明の第2の目的は、製品化されて実際に
使用されている時に誤動作を起こしているか否か
を簡単に判断することができる並列形アナログ−
デイジタル変換回路を提供することにある。
使用されている時に誤動作を起こしているか否か
を簡単に判断することができる並列形アナログ−
デイジタル変換回路を提供することにある。
上記目的を達成するためにこの発明にあつて
は、レベルが隣接している2つの基準レベルそれ
ぞれとアナログ入力信号レベルとを比較する2つ
を1組とするレベル比較回路の出力が相異なる状
態の組がいくつあるかを検出し、この数に対応し
て非誤動作あるいは誤動作を示すデイジタル値を
出力するようにしたものである。
は、レベルが隣接している2つの基準レベルそれ
ぞれとアナログ入力信号レベルとを比較する2つ
を1組とするレベル比較回路の出力が相異なる状
態の組がいくつあるかを検出し、この数に対応し
て非誤動作あるいは誤動作を示すデイジタル値を
出力するようにしたものである。
〔発明の実施例〕
以下図面を参照してこの発明の実施例を説明す
る。この発明に係る並列形アナログ−デイジタル
変換回路では、前記第1図に示す従来回路にさら
に第2図に示すような構成の回路を付加するよう
にしたものである。
る。この発明に係る並列形アナログ−デイジタル
変換回路では、前記第1図に示す従来回路にさら
に第2図に示すような構成の回路を付加するよう
にしたものである。
すなわち、第2図において複数の各インバータ
511〜51iには前記各レベル比較回路101
〜10iからの出力がそれぞれ供給されている。
上記各インバータ511〜51iの出力は複数の
各NANDゲート521〜52iの一方入力端に供
給されている。上記NANDゲート521の他方入
力端には常に電源電圧が供給される。また上記各
NANDゲート522〜52iの他方入力端には、
前記各レベル比較回路102〜10iに供給され
ている基準レベルと隣接しこの基準レベルよりも
大きな基準レベルが供給されている前記各レベル
比較回路101〜10i-1からの出力が直接供給
される。また最も小さい基準レベルが供給されて
いる前記レベル比較回路10iからの出力はもう
1つのNANDゲート52i+1の一方入力端に供給
され、このNANDゲート52i+1の他方入力端に
は、常に接地電圧が供給されているインバータ5
1i+1の出力が供給されている。上記各NANDゲ
ート521〜52i+1の出力は複数の各インバー
タ531〜53i+1を介して複数の各Nチヤネル
MOSトランジスタ541〜54i+1のゲートに供
給される。上記各MOSトランジスタ541〜5
4i+1のソースは接地電位点に接続され、また各
ドレインは共通接続され、この共通接続点である
A点と電源電圧印加点との間には負荷手段として
の抵抗55が接続される。そして上記A点にはこ
の点のレベルVAを検出するためのインバータ5
6の入力端が接続されていて、このインバータ5
6の出力が前記各レベル比較回路101〜10i
の動作状態を検出するための信号として使用され
る。
511〜51iには前記各レベル比較回路101
〜10iからの出力がそれぞれ供給されている。
上記各インバータ511〜51iの出力は複数の
各NANDゲート521〜52iの一方入力端に供
給されている。上記NANDゲート521の他方入
力端には常に電源電圧が供給される。また上記各
NANDゲート522〜52iの他方入力端には、
前記各レベル比較回路102〜10iに供給され
ている基準レベルと隣接しこの基準レベルよりも
大きな基準レベルが供給されている前記各レベル
比較回路101〜10i-1からの出力が直接供給
される。また最も小さい基準レベルが供給されて
いる前記レベル比較回路10iからの出力はもう
1つのNANDゲート52i+1の一方入力端に供給
され、このNANDゲート52i+1の他方入力端に
は、常に接地電圧が供給されているインバータ5
1i+1の出力が供給されている。上記各NANDゲ
ート521〜52i+1の出力は複数の各インバー
タ531〜53i+1を介して複数の各Nチヤネル
MOSトランジスタ541〜54i+1のゲートに供
給される。上記各MOSトランジスタ541〜5
4i+1のソースは接地電位点に接続され、また各
ドレインは共通接続され、この共通接続点である
A点と電源電圧印加点との間には負荷手段として
の抵抗55が接続される。そして上記A点にはこ
の点のレベルVAを検出するためのインバータ5
6の入力端が接続されていて、このインバータ5
6の出力が前記各レベル比較回路101〜10i
の動作状態を検出するための信号として使用され
る。
第2図において、各インバータ511〜51i+
1と各NANDゲート521〜52i+1それぞれから
なる回路は、前記第1図に示す回路の各インバー
タ311〜31i+1と各NANDゲート32i〜32i+
1それぞれからなる回路と同様に、隣接している
2つの基準レベルが供給されている各2つを1組
とするレベル比較回路101と102,103と
104,…10i-1と10iそれぞれの出力状態が
相異なつているか否かを検出するための回路であ
り、相異なつている状態が検出された組の数に対
応した数だけのNANDゲート52から0レベル信
号が出力される。
1と各NANDゲート521〜52i+1それぞれから
なる回路は、前記第1図に示す回路の各インバー
タ311〜31i+1と各NANDゲート32i〜32i+
1それぞれからなる回路と同様に、隣接している
2つの基準レベルが供給されている各2つを1組
とするレベル比較回路101と102,103と
104,…10i-1と10iそれぞれの出力状態が
相異なつているか否かを検出するための回路であ
り、相異なつている状態が検出された組の数に対
応した数だけのNANDゲート52から0レベル信
号が出力される。
またいいかえれば、各インバータ511〜51
i+1と各NANDゲート521〜52i+1それぞれか
らなる回路は、各組のレベル比較回路に供給され
ている2つの基準レベルの範囲内にアナログ入力
信号レベルがある状態、あるいはレベル比較回路
の出力からみると入力側がこれに相当している場
合を検出するものである。
i+1と各NANDゲート521〜52i+1それぞれか
らなる回路は、各組のレベル比較回路に供給され
ている2つの基準レベルの範囲内にアナログ入力
信号レベルがある状態、あるいはレベル比較回路
の出力からみると入力側がこれに相当している場
合を検出するものである。
また抵抗55の値は、前記複数のMOSトラン
ジスタ541〜54i+1のうち1つがオン状態の
ときに前記A点のレベルVAがインバータ56に
よつて1レベル入力とみなされ、またMOSトラ
ンジスタ541〜54i+1のうちの2つ以上がオ
ン状態となつたときにA点のレベルVAがインバ
ータ56によつて0レベル入力とみなされるよう
に予め設定されている。すなわち、インバータ5
6の出力状態は、その出力が0レベルとなる前記
NANDゲート52の数に応じて設定される。
ジスタ541〜54i+1のうち1つがオン状態の
ときに前記A点のレベルVAがインバータ56に
よつて1レベル入力とみなされ、またMOSトラ
ンジスタ541〜54i+1のうちの2つ以上がオ
ン状態となつたときにA点のレベルVAがインバ
ータ56によつて0レベル入力とみなされるよう
に予め設定されている。すなわち、インバータ5
6の出力状態は、その出力が0レベルとなる前記
NANDゲート52の数に応じて設定される。
次に上記のように構成された回路の作用を説明
する。いま第1図回路において、すべてのレベル
比較回路101〜10i+1が正常に動作している
場合には、第2図回路においてインバータ511
〜51iの入力信号はまず1レベルがいくつか連
続し残りはすべて0レベルとなる。ここでたとえ
ばインバータ511〜51i-2までの入力信号が
1レベルであり、残りのインバータ51i-1,5
1iの両入力信号が0レベルであるとすると、
NANDゲート52i-1の出力のみが0レベルとな
り残りのNANDゲート521〜52i-2,52i,
52i+1の出力はすべて1レベルとなる。これに
より複数のインバータ531〜53i+1のうち1
つのインバータ53i-1の出力が高レベルとな
り、この結果、1つのMOSトランジスタ54i-1
がオン状態となる。するとA点のレベルVAが電
源電圧よりも低下して、インバータ56の出力は
0レベルとなる。
する。いま第1図回路において、すべてのレベル
比較回路101〜10i+1が正常に動作している
場合には、第2図回路においてインバータ511
〜51iの入力信号はまず1レベルがいくつか連
続し残りはすべて0レベルとなる。ここでたとえ
ばインバータ511〜51i-2までの入力信号が
1レベルであり、残りのインバータ51i-1,5
1iの両入力信号が0レベルであるとすると、
NANDゲート52i-1の出力のみが0レベルとな
り残りのNANDゲート521〜52i-2,52i,
52i+1の出力はすべて1レベルとなる。これに
より複数のインバータ531〜53i+1のうち1
つのインバータ53i-1の出力が高レベルとな
り、この結果、1つのMOSトランジスタ54i-1
がオン状態となる。するとA点のレベルVAが電
源電圧よりも低下して、インバータ56の出力は
0レベルとなる。
一方、このとき第1図回路では、第2図回路中
のNANDゲート52i-1に対応するNANDゲート3
2i-1の出力が0レベルになり、これに続くイン
バータ34i-1の出力が1レベルとなる。このと
き、上記NANDゲート32i-1に接続されている
制御線33i-1にゲートが接続されているPチヤ
ネルMOSトランジスタ43およびインバータ3
4i-1に接続されている制御線35i-1にゲートが
接続されているNチヤネルMOSトランジスタ4
2がオン状態になるため、出力線40は1レベル
に設定されまた出力線36〜39,41は0レベ
ルに設定される。したがつて、このときはアナロ
グ入力信号INに対応して上位ビツトから順に
「0、0、0、0、1、0」となる6ビツトのデ
イジタル信号が得られる。
のNANDゲート52i-1に対応するNANDゲート3
2i-1の出力が0レベルになり、これに続くイン
バータ34i-1の出力が1レベルとなる。このと
き、上記NANDゲート32i-1に接続されている
制御線33i-1にゲートが接続されているPチヤ
ネルMOSトランジスタ43およびインバータ3
4i-1に接続されている制御線35i-1にゲートが
接続されているNチヤネルMOSトランジスタ4
2がオン状態になるため、出力線40は1レベル
に設定されまた出力線36〜39,41は0レベ
ルに設定される。したがつて、このときはアナロ
グ入力信号INに対応して上位ビツトから順に
「0、0、0、0、1、0」となる6ビツトのデ
イジタル信号が得られる。
一方、第1図回路において1つのレベル比較回
路10が誤動作を起こしている場合、たとえば上
記正常動作時と同様にインバータ511〜51i-
2までの入力信号がすべて1レベルでありかつイ
ンバータ51i-1,51iの両入力信号が0レベル
となつているべきところを、レベル比較回路10
2が誤動作してインバータ512の入力信号が0
レベルとなつている場合には、インバータ53i-
1に加えてもう1つのインバータ532の出力も
1レベルになる。すると2つのMOSトランジス
タ542,54i-1が同時にオン状態となり、こ
のときインバータ56の出力は1レベルになる。
このとき、第1図回路において前記制御線33i-
1,35i-1にそれぞれのゲートが接続されたPチ
ヤネルMOSトランジスタ43およびNチヤネル
MOSトランジスタ42の他に新たに制御線33
2にそれぞれのゲートが接続されているPチヤネ
ルMOSトランジスタ43もオン状態となるの
で、この場合には前記した6ビツトのデイジタル
信号と同じ信号が出力線36〜41から得られる
保証はない。
路10が誤動作を起こしている場合、たとえば上
記正常動作時と同様にインバータ511〜51i-
2までの入力信号がすべて1レベルでありかつイ
ンバータ51i-1,51iの両入力信号が0レベル
となつているべきところを、レベル比較回路10
2が誤動作してインバータ512の入力信号が0
レベルとなつている場合には、インバータ53i-
1に加えてもう1つのインバータ532の出力も
1レベルになる。すると2つのMOSトランジス
タ542,54i-1が同時にオン状態となり、こ
のときインバータ56の出力は1レベルになる。
このとき、第1図回路において前記制御線33i-
1,35i-1にそれぞれのゲートが接続されたPチ
ヤネルMOSトランジスタ43およびNチヤネル
MOSトランジスタ42の他に新たに制御線33
2にそれぞれのゲートが接続されているPチヤネ
ルMOSトランジスタ43もオン状態となるの
で、この場合には前記した6ビツトのデイジタル
信号と同じ信号が出力線36〜41から得られる
保証はない。
また第1図回路において、1つ以上のレベル比
較回路10が誤動作を起こしている場合、MOS
トランジスタ541〜54i+1のうち少なくとも
2つ以上は同時にオン状態となるので、このとき
もインバータ56の出力は1レベルとなる。
較回路10が誤動作を起こしている場合、MOS
トランジスタ541〜54i+1のうち少なくとも
2つ以上は同時にオン状態となるので、このとき
もインバータ56の出力は1レベルとなる。
したがつて、レベル比較回路10が誤動作を起
こしているか否かを判断するためにはインバータ
56の出力をみればよい。このため、この回路を
集積化して各回路の上限速度を測定して一定の変
換速度を持つように選別する必要が生じた場合に
は、上記したように各インバータ56の出力が1
レベルになつているかあるいは0レベルになつて
いるかをみればよいため、従来のような高速のア
ナログ処理装置は不要である。この結果、上記選
別に要するコストは極めて安価なものとなり、し
たがつて製造コストも大幅に低下せしめることが
できる。
こしているか否かを判断するためにはインバータ
56の出力をみればよい。このため、この回路を
集積化して各回路の上限速度を測定して一定の変
換速度を持つように選別する必要が生じた場合に
は、上記したように各インバータ56の出力が1
レベルになつているかあるいは0レベルになつて
いるかをみればよいため、従来のような高速のア
ナログ処理装置は不要である。この結果、上記選
別に要するコストは極めて安価なものとなり、し
たがつて製造コストも大幅に低下せしめることが
できる。
また、上記選別を行なう場合、各回路において
各インバータ56から出力されるデイジタル値を
確認するのみでよいので、ウエハー状態のままで
各上限速度を測定することができる。
各インバータ56から出力されるデイジタル値を
確認するのみでよいので、ウエハー状態のままで
各上限速度を測定することができる。
さらにまた、製品化された場合であつても、各
インバータ56からの出力をみればその内部のレ
ベル比較回路10が誤動作を起こしているか否か
を簡単に判断することができる。
インバータ56からの出力をみればその内部のレ
ベル比較回路10が誤動作を起こしているか否か
を簡単に判断することができる。
なお、第2図において、インバータ511〜5
1i+1、NANDゲート521〜52i+1およびイン
バータ531〜53i+1からなる回路は、第1図
回路におけるインバータ311〜31i+1,32
1〜32i+1およびインバータ341〜34i+1か
らなる回路と同様の構成になつているために、第
1図回路における各インバータ341〜34i+1
の出力を第2図回路の各MOSトランジスタ54
1〜54i+1のゲートに供給するようにしてもよ
い。
1i+1、NANDゲート521〜52i+1およびイン
バータ531〜53i+1からなる回路は、第1図
回路におけるインバータ311〜31i+1,32
1〜32i+1およびインバータ341〜34i+1か
らなる回路と同様の構成になつているために、第
1図回路における各インバータ341〜34i+1
の出力を第2図回路の各MOSトランジスタ54
1〜54i+1のゲートに供給するようにしてもよ
い。
第3図はこの発明の他の実施例の回路構成図で
あり、上記第2図回路に対応している。
あり、上記第2図回路に対応している。
この実施例回路では前記A点のレベルVAを検
出する手段として、抵抗61とNチヤネルMOS
トランジスタ62からなり一定レベルVREFを発
生する一定レベル発生回路63およびこのレベル
VREFとA点のレベルVAとを比較するコンパレー
タ64を用いるようにしたものである。そして上
記一定レベルVREFは前記複数のMOSトランジス
タ541〜54i+1のうち1つがオン状態となつ
たときのA点のレベルVAよりも小さくかつ2つ
以上がオン状態となつたときのレベルよりも大き
く設定されている。
出する手段として、抵抗61とNチヤネルMOS
トランジスタ62からなり一定レベルVREFを発
生する一定レベル発生回路63およびこのレベル
VREFとA点のレベルVAとを比較するコンパレー
タ64を用いるようにしたものである。そして上
記一定レベルVREFは前記複数のMOSトランジス
タ541〜54i+1のうち1つがオン状態となつ
たときのA点のレベルVAよりも小さくかつ2つ
以上がオン状態となつたときのレベルよりも大き
く設定されている。
なお、この実施例回路の場合にも複数の各
MOSトランジスタ54i〜54i+1のゲートに前記
第1図回路における複数の各インバータ341〜
34i+1の出力を供給するようにでき、この場合
にはインバータ511〜51i+1、NANDゲート
521〜52i+1およびインバータ531〜53i+
1は省略することができる。
MOSトランジスタ54i〜54i+1のゲートに前記
第1図回路における複数の各インバータ341〜
34i+1の出力を供給するようにでき、この場合
にはインバータ511〜51i+1、NANDゲート
521〜52i+1およびインバータ531〜53i+
1は省略することができる。
第4図はこの発明のさらに他の実施例の回路構
成図である。この回路ではPチヤネルMOSトラ
ンジスタ71,72を負荷MOSとしかつゲート
に電源電圧が供給されていて常にオン状態に設定
されているNチヤネルMOSトランジスタ73を
一方の駆動MOSとする差動増幅回路74の他方
の駆動MOSとして、互いに並列接続され前記複
数の各インバータ341〜34i+1または各イン
バータ531〜53i+1の出力がゲートに供給さ
れる複数のNチヤネルMOSトランジスタ751
〜75i+1を設け、かつMOSトランジスタ72,
73の接続点レベルをバツフア回路76で検出す
るようにしたものである。そして、いま1つのN
チヤネルMOSトランジスタ75のgm値をg
mx、NチヤネルMOSトランジスタ73のgm値
をgmsとするとgmx<gms<2gmxの関係が
成立するように各gm値が設定されている。
成図である。この回路ではPチヤネルMOSトラ
ンジスタ71,72を負荷MOSとしかつゲート
に電源電圧が供給されていて常にオン状態に設定
されているNチヤネルMOSトランジスタ73を
一方の駆動MOSとする差動増幅回路74の他方
の駆動MOSとして、互いに並列接続され前記複
数の各インバータ341〜34i+1または各イン
バータ531〜53i+1の出力がゲートに供給さ
れる複数のNチヤネルMOSトランジスタ751
〜75i+1を設け、かつMOSトランジスタ72,
73の接続点レベルをバツフア回路76で検出す
るようにしたものである。そして、いま1つのN
チヤネルMOSトランジスタ75のgm値をg
mx、NチヤネルMOSトランジスタ73のgm値
をgmsとするとgmx<gms<2gmxの関係が
成立するように各gm値が設定されている。
この回路では、複数のMOSトランジスタ75
1〜75i+1のうち1つがオン状態となるような
場合、MOSトランジスタ73に流れる電流が大
きなものとなり、MOSトランジスタ72と73
の接続点レベルはより接地レベルに近ずき、この
レベルを検出するバツフア回路76の出力0レベ
ルになる。またMOSトランジスタ751〜75i+
1のうち2つ以上がオン状態になると、今度は
MOSトランジスタ73に流れる電流が小さなも
のとなり、この結果、MOSトランジスタ72と
73の接続点レベルが電源レベルに近ずいてバツ
フア回路76の出力は1レベルに反転する。
1〜75i+1のうち1つがオン状態となるような
場合、MOSトランジスタ73に流れる電流が大
きなものとなり、MOSトランジスタ72と73
の接続点レベルはより接地レベルに近ずき、この
レベルを検出するバツフア回路76の出力0レベ
ルになる。またMOSトランジスタ751〜75i+
1のうち2つ以上がオン状態になると、今度は
MOSトランジスタ73に流れる電流が小さなも
のとなり、この結果、MOSトランジスタ72と
73の接続点レベルが電源レベルに近ずいてバツ
フア回路76の出力は1レベルに反転する。
このように上記各実施例では第1図に示す従来
の並列形A/D変換回路に第2図ないし第4図に
示すいずれかの誤動作検出用の回路を付加したこ
とによつて当初の目的を達成しているものであ
る。
の並列形A/D変換回路に第2図ないし第4図に
示すいずれかの誤動作検出用の回路を付加したこ
とによつて当初の目的を達成しているものであ
る。
なお、この発明は上記各実施例に限定されるも
のではなく種々の変形が可能である。たとえば各
レベル比較回路10は供給される基準レベルの方
がアナログ入力信号レベルよりも大きい時に1レ
ベルの信号を出力する場合について説明したが、
これはその逆のレベルを出力するような構成にし
てもよい。そしてこの場合にはレベル比較回路1
0の出力が0レベルから1レベルに変化したとこ
ろを検出し、この検出状態の数に応じて誤動作し
ているか否かを示すデイジタル信号を得るように
すればよい。
のではなく種々の変形が可能である。たとえば各
レベル比較回路10は供給される基準レベルの方
がアナログ入力信号レベルよりも大きい時に1レ
ベルの信号を出力する場合について説明したが、
これはその逆のレベルを出力するような構成にし
てもよい。そしてこの場合にはレベル比較回路1
0の出力が0レベルから1レベルに変化したとこ
ろを検出し、この検出状態の数に応じて誤動作し
ているか否かを示すデイジタル信号を得るように
すればよい。
さらに上記実施例では、各インバータ511〜
51i+1と2入力の各NANDゲート521〜52i+
1それぞれからなる回路によつて、隣接している
2つの基準レベルが供給されている各2つを1組
とするレベル比較回路それぞれの出力状態が相異
なつているか否かを検出し、この検出結果によつ
て前記MOSトランジスタ541〜54i+1を駆動
する場合について説明したが、これは要するにア
ナログ入力信号レベルがあるいくつかの数の基準
レベルの範囲内に含まれている場合、あるいはレ
ベル比較回路10が誤動作することによりアナロ
グ入力信号レベルがこのいくつかの数の基準レベ
ルの範囲内に含まれている状態に相当する場合の
それぞれの場合におけるいくつかのレベル比較回
路10の特定の出力状態を検出し、この検出数に
応じた数だけMOSトランジスタ54をオン状態
にすればよい。たとえば第5図に示すように、最
も大きな基準レベルが供給されているレベル比較
回路10とこの基準レベルに隣接し、この基準レ
ベルよりも小さな基準レベルが供給されているレ
ベル比較回路10の出力が共に1レベル(“1”)
であり、次に大きな基準レベルが供給されている
レベル比較回路10の出力が0レベル(“0”)で
あることを検出する3入力のNANDゲート81に
よつて、3つのレベル比較回路10の出力の特定
状態(“1”、“1”、“0”の状態)を検出し、こ
のNANDゲート81の出力で前記MOSトランジ
スタ541〜54i+1のうちの1つを制御するよ
うにしてもよい。
51i+1と2入力の各NANDゲート521〜52i+
1それぞれからなる回路によつて、隣接している
2つの基準レベルが供給されている各2つを1組
とするレベル比較回路それぞれの出力状態が相異
なつているか否かを検出し、この検出結果によつ
て前記MOSトランジスタ541〜54i+1を駆動
する場合について説明したが、これは要するにア
ナログ入力信号レベルがあるいくつかの数の基準
レベルの範囲内に含まれている場合、あるいはレ
ベル比較回路10が誤動作することによりアナロ
グ入力信号レベルがこのいくつかの数の基準レベ
ルの範囲内に含まれている状態に相当する場合の
それぞれの場合におけるいくつかのレベル比較回
路10の特定の出力状態を検出し、この検出数に
応じた数だけMOSトランジスタ54をオン状態
にすればよい。たとえば第5図に示すように、最
も大きな基準レベルが供給されているレベル比較
回路10とこの基準レベルに隣接し、この基準レ
ベルよりも小さな基準レベルが供給されているレ
ベル比較回路10の出力が共に1レベル(“1”)
であり、次に大きな基準レベルが供給されている
レベル比較回路10の出力が0レベル(“0”)で
あることを検出する3入力のNANDゲート81に
よつて、3つのレベル比較回路10の出力の特定
状態(“1”、“1”、“0”の状態)を検出し、こ
のNANDゲート81の出力で前記MOSトランジ
スタ541〜54i+1のうちの1つを制御するよ
うにしてもよい。
また、前記第1図に示すデイジタル信号発生回
路30の構成もこれに限定されるものではなく、
たとえば2入力のNANDゲート321〜32i+1
の代りに3入力のものを用いるような構成のもの
でもよいことはもちろんである。
路30の構成もこれに限定されるものではなく、
たとえば2入力のNANDゲート321〜32i+1
の代りに3入力のものを用いるような構成のもの
でもよいことはもちろんである。
以上説明したようにこの発明によれば、レベル
が近接しているいくつかの基準レベルそれぞれと
アナログ入力信号レベルとを比較するレベル比較
手段の2つ以上をそれぞれ1組にし、各組のレベ
ル比較手段における特定の出力状態を検出し、特
定の出力状態にあるレベル比較手段の組の数に対
応してデイジタル値を出力するようにしたので、
集積化した場合に製造段階において変換速度の上
限が容易に判定でき、特にウエハー状態での判定
が可能であり、また製造コストが安価であり、か
つ製品化されて実際に使用されている時に誤動作
を起こしているか否かを簡単に判断することがで
きる並列形アナログ−デイジタル変換回路を提供
することができる。
が近接しているいくつかの基準レベルそれぞれと
アナログ入力信号レベルとを比較するレベル比較
手段の2つ以上をそれぞれ1組にし、各組のレベ
ル比較手段における特定の出力状態を検出し、特
定の出力状態にあるレベル比較手段の組の数に対
応してデイジタル値を出力するようにしたので、
集積化した場合に製造段階において変換速度の上
限が容易に判定でき、特にウエハー状態での判定
が可能であり、また製造コストが安価であり、か
つ製品化されて実際に使用されている時に誤動作
を起こしているか否かを簡単に判断することがで
きる並列形アナログ−デイジタル変換回路を提供
することができる。
第1図は従来の並列形アナログ−デイジタル変
換回路の構成図、第2図はこの発明の一実施例の
回路構成図、第3図はこの発明の他の実施例の回
路構成図、第4図はこの発明のさらに他の実施例
の回路構成図、第5図はこの発明の異なる他の実
施例の回路構成図である。 10……レベル比較回路、30……デイジタル
信号発生回路、51,53,56……インバー
タ、52……NANDゲート、54,71,72,
75……MOSトランジスタ、55……抵抗、6
3……一定レベル発生回路、64……コンパレー
タ、76……バツフア回路。
換回路の構成図、第2図はこの発明の一実施例の
回路構成図、第3図はこの発明の他の実施例の回
路構成図、第4図はこの発明のさらに他の実施例
の回路構成図、第5図はこの発明の異なる他の実
施例の回路構成図である。 10……レベル比較回路、30……デイジタル
信号発生回路、51,53,56……インバー
タ、52……NANDゲート、54,71,72,
75……MOSトランジスタ、55……抵抗、6
3……一定レベル発生回路、64……コンパレー
タ、76……バツフア回路。
Claims (1)
- 【特許請求の範囲】 1 レベルが異なるn個の基準レベルそれぞれと
アナログ入力信号レベルとを並列的に比較するn
個のレベル比較手段およびこれらn個のレベル比
較手段の比較結果に応じて上記アナログ入力信号
レベルに対応するデイジタル値を出力する手段を
備えた並列形アナログ−デイジタル変換回路にお
いて、上記n個の基準レベルのうちレベルが近接
しているm個(m<n)の基準レベルそれぞれと
上記アナログ入力信号レベルとを比較するm個を
1組とするレベル比較手段の出力の特定状態を検
出する検出手段と、出力が特定状態にあるレベル
比較手段の組の数に基づいて上記レベル比較手段
の動作状態に応じた信号を出力する出力手段とを
具備したことを特徴とする並列形アナログ−デイ
ジタル変換回路。 2 前記出力手段は、1回のアナログ−デイジタ
ル変換に際して、出力が特定状態にあるレベル比
較手段の組の数が1つの場合には非誤動作を示す
信号を出力し、組の数が2つ以上の場合には誤動
作を示す信号を出力する特許請求の範囲第1項に
記載の並列形アナログ−デイジタル変換回路。 3 前記検出手段は、2個の基準レベルそれぞれ
と前記アナログ入力信号レベルとを比較する2個
を1組とするレベル比較手段の出力が互いに相異
なる状態を検出する特許請求の範囲第1項に記載
の並列形アナログ−デイジタル変換回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57067942A JPS58184819A (ja) | 1982-04-22 | 1982-04-22 | 並列形アナログ−デイジタル変換回路 |
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EP83103919A EP0092808B1 (en) | 1982-04-22 | 1983-04-21 | Parallel analog-to-digital converter circuit |
US06/487,131 US4600916A (en) | 1982-04-22 | 1983-04-21 | Parallel analog-to-digital converter circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57067942A JPS58184819A (ja) | 1982-04-22 | 1982-04-22 | 並列形アナログ−デイジタル変換回路 |
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---|---|
JPS58184819A JPS58184819A (ja) | 1983-10-28 |
JPS6260851B2 true JPS6260851B2 (ja) | 1987-12-18 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57067942A Granted JPS58184819A (ja) | 1982-04-22 | 1982-04-22 | 並列形アナログ−デイジタル変換回路 |
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EP (1) | EP0092808B1 (ja) |
JP (1) | JPS58184819A (ja) |
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- 1983-04-21 DE DE8383103919T patent/DE3380139D1/de not_active Expired
- 1983-04-21 EP EP83103919A patent/EP0092808B1/en not_active Expired
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EP0092808A2 (en) | 1983-11-02 |
DE3380139D1 (en) | 1989-08-03 |
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EP0092808A3 (en) | 1986-10-15 |
JPS58184819A (ja) | 1983-10-28 |
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