JPS6260851B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は誤動作検出機能を内蔵すると共に集
積化するのに最適な並列形アナログ−デイジタル
変換回路に関する。

〔発明の技術的背景〕

ビデオ信号等、周波数が比較的高いアナログ信
号をデイジタル信号に変換する場合には高速のア
ナログ−デイジタル変換回路（以下Ａ／Ｄ変換回
路と略称する）が用いられる。

第１図は上記ビデオ信号等、周波数が高いアナ
ログ信号をＡ／Ｄ変換するのに適した、従来の並
列形Ａ／Ｄ変換回路の構成図である。この回路で
は、正極性の基準電圧＋Ｖ_REF印加点と負極性の
基準電圧−Ｖ_REF印加点との間に複数の抵抗１，
１，…を直列接続することによつて各一対の抵抗
１，１の直列接続点から互いにレベルの異なる基
準レベルを発生させる。上記基準レベルはアナロ
グ入力信号INと共に複数のレベル比較回路１０
_１〜１０_iそれぞれに供給され、ここでアナログ
入力信号レベルと各基準レベルの大小が並列的に
比較される。

すなわち、上記１つのレベル比較回路１０_２を
例にすれば、まず最初に一対のクロツクパルスφ
_１，φ_２によつてアナログスイツチ１１がオン状
態に設定され、これによりインバータ１２の入出
力端間が短絡されてこのインバータ１２の動作点
が決定される。またこれと同時に、入力端に１つ
の基準レベルが供給されているアナログスイツチ
１３も上記と同じ一対のクロツクパルスφ_１，φ
_２によつてオン状態に設定され、これによつて基
準レベルが結合コンデンサ１４の一端に供給され
る。このとき、上記コンデンサ１４の一端のレベ
ルは上記基準レベルに設定され、他端のレベルは
前記インバータ１２の動作点レベルたとえばイン
バータ１２に供給されている電源電圧の1/2のレ
ベルに設定される。次に一対のクロツクパルスφ
_３，φ_４によつてもう１つのアナログスイツチ１
５がオン状態に設定され、これによつてアナログ
入力信号レベルが結合コンデンサ１４の一端に供
給される。このとき、コンデンサ１４の他端のレ
ベルは前記インバータ１２の動作点レベルから基
準レベルとアナログ入力信号レベルとの差のレベ
ルだけずれたものとなる。そしてこのずれに相当
するレベルが前記インバータ１２によつて反転増
幅される。さらにこのインバータ１２の出力はも
う１つのインバータ１６によつて波形整形され、
インバータ１６からは基準レベルとアナログ入力
信号レベルの比較結果が１レベルまたは０レベル
のデイジタル値として出力される。次にもう一対
のクロツクパルスφ_５，φ_６によつてアナログス
イツチ１７がオン状態に設定されて、これによつ
て上記比較結果がインバータ１８の入力端に供給
され、ここでそのレベルが反転される。次に上記
一対のクロツクパルスφ_５，φ_６の反転期間に、
上記インバータ１８に対して逆並列的に接続され
ているクロツクドインバータ１９が動作状態とな
つて、このクロツクドインバータ１９によつてイ
ンバータ１８の出力が反転されて再び入力端に帰
還される。したがつて、アナログスイツチ１７を
介してインバータ１８に供給される比較結果は、
インバータ１８とクロツクドインバータ１９から
なる安定回路２０によつて、クロツクパルスφ
_５，φ_６の１ビツト期間中安定に保持される。

ここでアナログ入力信号レベルよりも大きな基
準レベルが供給されているレベル比較回路１０で
は、アナログスイツチ１５がオン状態となつた後
のインバータ１２の入力レベルが動作点レベルよ
りも低いレベルとなるため、インバータ１６の出
力は０レベル、また安定回路２０の出力は１レベ
ルとなる。一方、これとは逆にアナログ入力信号
レベルよりも小さな基準レベルが供給されている
レベル比較回路１０における安定回路２０の出力
は０レベルとなる。このように複数のレベル比較
回路１０_１〜１０_iではそれぞれレベルの異なる
基準レベルとアナログ入力信号レベルとが並列的
に比較され、その出力状態としてはアナログ入力
信号レベルよりも大きな基準レベルが供給されて
いるものはすべて１レベルとなり、またアナログ
入力信号レベルよりも小さな基準レベルが供給さ
れているものはすべて０レベルとなる。

上記各レベル比較回路１０_１〜１０_iの出力は
デイジタル信号発生回路３０に供給される。この
回路３０は各レベル比較回路１０_１〜１０_iの出
力に基づき前記アナログ入力信号レベルに対応し
た複数ビツトのデイジタル信号を発生するもの
で、ここでは６ビツトのデイジタル信号を発生す
る場合のものが示されている。なお、６ビツトの
デイジタル信号を発生する場合、前記レベル比較
回路１０は合計64個設けられる（すなわちｉ＝64
である）。

このデイジタル信号発生回路３０において、前
記各レベル比較回路１０_１〜１０_iからの出力は
複数の各インバータ３１_１〜３１_iそれぞれによ
つて反転される。そしてこれら各インバータ３１
_１〜３１_iの出力は複数の各NANDゲート３２_１
〜３２_iの一方入力端に供給される。そして最も
大きい基準レベルが供給されているレベル比較回
路１０_１の出力を反転するインバータ３１_１の出
力を一方入力とするNANDゲート３２_１の他方入
力端には常に正極性の電源電圧が供給される。ま
た上記各NANDゲート３２_２〜３２_iの他方入力
端には、各レベル比較回路１０_２〜１０_iに供給
されている基準レベルと隣接しこの基準レベルよ
りも大きな基準レベルが供給されている各レベル
比較回路１０_１〜１０_i-1からの出力が直接供給
される。また最も小さい基準レベルが供給されて
いるレベル比較回路１０_iの出力はもう１つの
NANDゲート３２_i+1の一方入力端に供給され、
またこのNANDゲート３２_i+1の他方入力端に
は、常に接地電圧が供給されているインバータ３
１_i+1の出力が供給されている。

上記各インバータ３１_２〜３１_iおよび各
NANDゲート３２_１〜３２_iそれぞれからなる回
路は、隣接している２つの基準レベルが供給され
る２つを１組とするレベル比較回路１０_１と１０
_２，１０_２と１０_３…１０_i-1と１０_iそれぞれの
出力レベルが相異なつているか否かを検出するた
めのものであり、２つのレベル比較回路の出力レ
ベルが等しい場合にはそのNANDゲート３２の出
力は１レベルとなり、また相異なつている場合に
はそのNANDゲート３２の出力は０レベルとな
る。また、上記NANDゲート３２_１にはインバー
タ３１_１を介してレベル比較回路１０_１の出力が
供給されていると共に１レベル信号が供給されて
いるので、このインバータ３１_１とNANDゲート
３２_１とは、実際には存在していないがアナログ
入力信号レベルよりも常に大きな基準レベルが供
給されるレベル比較回路とレベル比較回路１０_１
の出力が相異なつているか否かを検出する回路を
構成している。さらに上記NANDゲート３２_i+1
にはレベル比較回路１０_iからの出力とインバー
タ３１_i+1からの１レベル信号が供給されている
ので、このインバータ３１_i+1とNANDゲート３
２_i+1とは、実際には存在していないがアナログ
入力信号レベルよりも常に小さな基準レベルが供
給されるレベル比較回路とレベル比較回路１０_i
の出力が相異なつているか否かを検出する回路を
構成している。上記各NANDゲート３２_１〜３２
_i+1の出力は一定の方向に配列されている複数の
各制御線３３_１〜３３_iに供給されると共に複数
の各インバータ３４_１〜３４_i+1によつて反転さ
れる。そして上記各インバータ３４_１〜３４_i+1
の出力は上記制御線３３_１〜３３_i+1の配列方向
に沿つて配列されている複数の各制御線３５_１〜
３５_i+1に供給される。上記制御線３３_１〜３３
_i，３５_i〜３５_i+1と交差するように６本の出力線
３６〜４１が設けられ、これら６本の出力線３６
〜４１と電源電圧印加点または接地電位点との間
には、上記制御線３３_１〜３３_i，３５_１〜３５_i+
１の信号がゲートに選択的に供給されるＮチヤネ
ルMOSトランジスタ４２，４２，…およびＰチ
ヤネルMOSトランジスタ４３，４３，…が接続
されている。上記MOSトランジスタ４２，４
２，…および４３，４３，…は所定のビツトパタ
ーン状に配置されてプログラマブルロジツクアレ
イ（PLA）を構成し、これらのMOSトランジス
タが前記制御線３３_１〜３３_iおよび３５_１〜３
５_i+1の信号に応じて選択的にオン状態に設定さ
れることにより、上記６本の出力線３６〜４１か
ら前記アナログ入力信号INに対応した６ビツト
のデイジタル信号が出力される。また前記インバ
ータ３４_１の出力端にはオーバーフロー線４４が
接続され、前記アナログ入力信号レベルが前記レ
ベル比較回路１０_１に供給されている基準レベル
よりも大きい場合にこのオーバーフロー線４４が
１レベルに設定される。

すなわち、上記構成でなるＡ／Ｄ変換回路で
は、１回のＡ／Ｄ変換に際し、アナログ入力信号
レベルよりも大きな基準レベルが供給されている
レベル比較回路１０の出力はすべて１レベルとな
り、またアナログ入力信号レベルよりも小さな基
準レベルが供給されているレベル比較回路１０の
出力はすべて０レベルとなる。そしてデイジタル
信号発生回路３０の各インバータ３１_１〜３１_i+
１および各NANDゲート３２_１〜３２_i+1によつて
レベル比較回路１０_１〜１０_iの出力が１レベル
から０レベルに変化しているところが検出され、
この検出結果に応じて上記MOSトランジスタ４
２，４３を選択動作させることによりデイジタル
信号を得るようにしたものである。

〔背景技術の問題点〕

上記構成でなる従来の並列形Ａ／Ｄ変換回路に
おいて、各レベル比較回路１０_１〜１０_iを制御
するクロツクパルスφ_１〜φ_６の周波数を上げて
いくとＡ／Ｄ変換速度を高めることができるが、
レベル比較回路１０_１〜１０_iの動作速度がその
限界速度に達するまでクロツクパルスφ_１〜φ_６
の周波数を上げると、不特定のレベル比較回路１
０が誤動作を起こす。そしてこのとき得られるデ
イジタル信号は不正確なものとなる。またこの回
路を集積化する場合、製造プロセス上のばらつき
によつて上記限界速度にもばらつきが生じる。こ
のため、集積化された各回路の上限速度を測定し
て一定の変換速度を持つように選別する必要があ
る。ところが、従来の回路では誤動作を起こして
いるレベル比較回路１０が存在しているか否かを
直接判断することができる信号が出力されていな
いために、上記６ビツトのデイジタル信号によつ
て判断する必要がある。

上記デイジタル信号を用いて判断する場合には
高速のアナログ処理装置が必要となるために、上
記選別に要するコストが高価となり、これが製造
コストに影響して製造コストの大幅な増加をもた
らすことになる。

また上記高速のアナログ処理装置を用いて行な
われる選別の際には高速の信号が使用されるの
で、わずかな容量が存在すればこの容量によつて
信号に遅れが生じて正確な判断ができない。そし
て上記選別の際ウエハー上の電極に測定用のリー
ドを接触したり、またウエハーとアナログ処理装
置との間に相互配線を施こさなければならず、こ
のために容量が生じるので、従来の回路ではウエ
ハー状態のままでは実質的に各上限速度を測定す
ることは不可能である。

さらに製品化された場合に、各レベル比較回路
１０_１〜１０_iが誤動作を起こしているか否かを
判断する必要が生じたときでも、前記した理由に
よりこれを簡単に判断することができない。

〔発明の目的〕

この発明は上記のような事情を考慮してなされ
たもので、その第１の目的は、集積化した場合に
製造段階において変換速度の上限が容易に判定で
き、特にウエハー状態での判定が可能であり、ま
た製造コストが安価である並列形アナログ−デイ
ジタル変換回路を提供することにある。

この発明の第２の目的は、製品化されて実際に
使用されている時に誤動作を起こしているか否か
を簡単に判断することができる並列形アナログ−
デイジタル変換回路を提供することにある。

〔発明の概要〕

上記目的を達成するためにこの発明にあつて
は、レベルが隣接している２つの基準レベルそれ
ぞれとアナログ入力信号レベルとを比較する２つ
を１組とするレベル比較回路の出力が相異なる状
態の組がいくつあるかを検出し、この数に対応し
て非誤動作あるいは誤動作を示すデイジタル値を
出力するようにしたものである。

〔発明の実施例〕 以下図面を参照してこの発明の実施例を説明す
る。この発明に係る並列形アナログ−デイジタル
変換回路では、前記第１図に示す従来回路にさら
に第２図に示すような構成の回路を付加するよう
にしたものである。

すなわち、第２図において複数の各インバータ
５１_１〜５１_iには前記各レベル比較回路１０_１
〜１０_iからの出力がそれぞれ供給されている。
上記各インバータ５１_１〜５１_iの出力は複数の
各NANDゲート５２_１〜５２_iの一方入力端に供
給されている。上記NANDゲート５２_１の他方入
力端には常に電源電圧が供給される。また上記各
NANDゲート５２_２〜５２_iの他方入力端には、
前記各レベル比較回路１０_２〜１０_iに供給され
ている基準レベルと隣接しこの基準レベルよりも
大きな基準レベルが供給されている前記各レベル
比較回路１０_１〜１０_i-1からの出力が直接供給
される。また最も小さい基準レベルが供給されて
いる前記レベル比較回路１０_iからの出力はもう
１つのNANDゲート５２_i+1の一方入力端に供給
され、このNANDゲート５２_i+1の他方入力端に
は、常に接地電圧が供給されているインバータ５
１_i+1の出力が供給されている。上記各NANDゲ
ート５２_１〜５２_i+1の出力は複数の各インバー
タ５３_１〜５３_i+1を介して複数の各Ｎチヤネル
MOSトランジスタ５４_１〜５４_i+1のゲートに供
給される。上記各MOSトランジスタ５４_１〜５
４_i+1のソースは接地電位点に接続され、また各
ドレインは共通接続され、この共通接続点である
Ａ点と電源電圧印加点との間には負荷手段として
の抵抗５５が接続される。そして上記Ａ点にはこ
の点のレベルＶ_Aを検出するためのインバータ５
６の入力端が接続されていて、このインバータ５
６の出力が前記各レベル比較回路１０_１〜１０_i
の動作状態を検出するための信号として使用され
る。

第２図において、各インバータ５１_１〜５１_i+
１と各NANDゲート５２_１〜５２_i+1それぞれから
なる回路は、前記第１図に示す回路の各インバー
タ３１_１〜３１_i+1と各NANDゲート３２_i〜３２_i+
１それぞれからなる回路と同様に、隣接している
２つの基準レベルが供給されている各２つを１組
とするレベル比較回路１０_１と１０_２，１０_３と
１０_４，…１０_i-1と１０_iそれぞれの出力状態が
相異なつているか否かを検出するための回路であ
り、相異なつている状態が検出された組の数に対
応した数だけのNANDゲート５２から０レベル信
号が出力される。

またいいかえれば、各インバータ５１_１〜５１
_i+1と各NANDゲート５２_１〜５２_i+1それぞれか
らなる回路は、各組のレベル比較回路に供給され
ている２つの基準レベルの範囲内にアナログ入力
信号レベルがある状態、あるいはレベル比較回路
の出力からみると入力側がこれに相当している場
合を検出するものである。

また抵抗５５の値は、前記複数のMOSトラン
ジスタ５４_１〜５４_i+1のうち１つがオン状態の
ときに前記Ａ点のレベルＶ_Aがインバータ５６に
よつて１レベル入力とみなされ、またMOSトラ
ンジスタ５４_１〜５４_i+1のうちの２つ以上がオ
ン状態となつたときにＡ点のレベルＶ_Aがインバ
ータ５６によつて０レベル入力とみなされるよう
に予め設定されている。すなわち、インバータ５
６の出力状態は、その出力が０レベルとなる前記
NANDゲート５２の数に応じて設定される。

次に上記のように構成された回路の作用を説明
する。いま第１図回路において、すべてのレベル
比較回路１０_１〜１０_i+1が正常に動作している
場合には、第２図回路においてインバータ５１_１
〜５１_iの入力信号はまず１レベルがいくつか連
続し残りはすべて０レベルとなる。ここでたとえ
ばインバータ５１_１〜５１_i-2までの入力信号が
１レベルであり、残りのインバータ５１_i-1，５
１_iの両入力信号が０レベルであるとすると、
NANDゲート５２_i-1の出力のみが０レベルとな
り残りのNANDゲート５２_１〜５２_i-2，５２_i，
５２_i+1の出力はすべて１レベルとなる。これに
より複数のインバータ５３_１〜５３_i+1のうち１
つのインバータ５３_i-1の出力が高レベルとな
り、この結果、１つのMOSトランジスタ５４_i-1
がオン状態となる。するとＡ点のレベルＶ_Aが電
源電圧よりも低下して、インバータ５６の出力は
０レベルとなる。

一方、このとき第１図回路では、第２図回路中
のNANDゲート５２_i-1に対応するNANDゲート３
２_i-1の出力が０レベルになり、これに続くイン
バータ３４_i-1の出力が１レベルとなる。このと
き、上記NANDゲート３２_i-1に接続されている
制御線３３_i-1にゲートが接続されているＰチヤ
ネルMOSトランジスタ４３およびインバータ３
４_i-1に接続されている制御線３５_i-1にゲートが
接続されているＮチヤネルMOSトランジスタ４
２がオン状態になるため、出力線４０は１レベル
に設定されまた出力線３６〜３９，４１は０レベ
ルに設定される。したがつて、このときはアナロ
グ入力信号INに対応して上位ビツトから順に
「０、０、０、０、１、０」となる６ビツトのデ
イジタル信号が得られる。

一方、第１図回路において１つのレベル比較回
路１０が誤動作を起こしている場合、たとえば上
記正常動作時と同様にインバータ５１_１〜５１_i-
２までの入力信号がすべて１レベルでありかつイ
ンバータ５１_i-1，５１_iの両入力信号が０レベル
となつているべきところを、レベル比較回路１０
_２が誤動作してインバータ５１_２の入力信号が０
レベルとなつている場合には、インバータ５３_i-
１に加えてもう１つのインバータ５３_２の出力も
１レベルになる。すると２つのMOSトランジス
タ５４_２，５４_i-1が同時にオン状態となり、こ
のときインバータ５６の出力は１レベルになる。
このとき、第１図回路において前記制御線３３_i-
１，３５_i-1にそれぞれのゲートが接続されたＰチ
ヤネルMOSトランジスタ４３およびＮチヤネル
MOSトランジスタ４２の他に新たに制御線３３
_２にそれぞれのゲートが接続されているＰチヤネ
ルMOSトランジスタ４３もオン状態となるの
で、この場合には前記した６ビツトのデイジタル
信号と同じ信号が出力線３６〜４１から得られる
保証はない。

また第１図回路において、１つ以上のレベル比
較回路１０が誤動作を起こしている場合、MOS
トランジスタ５４_１〜５４_i+1のうち少なくとも
２つ以上は同時にオン状態となるので、このとき
もインバータ５６の出力は１レベルとなる。

したがつて、レベル比較回路１０が誤動作を起
こしているか否かを判断するためにはインバータ
５６の出力をみればよい。このため、この回路を
集積化して各回路の上限速度を測定して一定の変
換速度を持つように選別する必要が生じた場合に
は、上記したように各インバータ５６の出力が１
レベルになつているかあるいは０レベルになつて
いるかをみればよいため、従来のような高速のア
ナログ処理装置は不要である。この結果、上記選
別に要するコストは極めて安価なものとなり、し
たがつて製造コストも大幅に低下せしめることが
できる。

また、上記選別を行なう場合、各回路において
各インバータ５６から出力されるデイジタル値を
確認するのみでよいので、ウエハー状態のままで
各上限速度を測定することができる。

さらにまた、製品化された場合であつても、各
インバータ５６からの出力をみればその内部のレ
ベル比較回路１０が誤動作を起こしているか否か
を簡単に判断することができる。

なお、第２図において、インバータ５１_１〜５
１_i+1、NANDゲート５２_１〜５２_i+1およびイン
バータ５３_１〜５３_i+1からなる回路は、第１図
回路におけるインバータ３１_１〜３１_i+1，３２
_１〜３２_i+1およびインバータ３４_１〜３４_i+1か
らなる回路と同様の構成になつているために、第
１図回路における各インバータ３４_１〜３４_i+1
の出力を第２図回路の各MOSトランジスタ５４
_１〜５４_i+1のゲートに供給するようにしてもよ
い。

第３図はこの発明の他の実施例の回路構成図で
あり、上記第２図回路に対応している。

この実施例回路では前記Ａ点のレベルＶ_Aを検
出する手段として、抵抗６１とＮチヤネルMOS
トランジスタ６２からなり一定レベルＶ_REFを発
生する一定レベル発生回路６３およびこのレベル
Ｖ_REFとＡ点のレベルＶ_Aとを比較するコンパレー
タ６４を用いるようにしたものである。そして上
記一定レベルＶ_REFは前記複数のMOSトランジス
タ５４_１〜５４_i+1のうち１つがオン状態となつ
たときのＡ点のレベルＶ_Aよりも小さくかつ２つ
以上がオン状態となつたときのレベルよりも大き
く設定されている。

なお、この実施例回路の場合にも複数の各
MOSトランジスタ５４_i〜５４_i+1のゲートに前記
第１図回路における複数の各インバータ３４_１〜
３４_i+1の出力を供給するようにでき、この場合
にはインバータ５１_１〜５１_i+1、NANDゲート
５２_１〜５２_i+1およびインバータ５３_１〜５３_i+
１は省略することができる。

第４図はこの発明のさらに他の実施例の回路構
成図である。この回路ではＰチヤネルMOSトラ
ンジスタ７１，７２を負荷MOSとしかつゲート
に電源電圧が供給されていて常にオン状態に設定
されているＮチヤネルMOSトランジスタ７３を
一方の駆動MOSとする差動増幅回路７４の他方
の駆動MOSとして、互いに並列接続され前記複
数の各インバータ３４_１〜３４_i+1または各イン
バータ５３_１〜５３_i+1の出力がゲートに供給さ
れる複数のＮチヤネルMOSトランジスタ７５_１
〜７５_i+1を設け、かつMOSトランジスタ７２，
７３の接続点レベルをバツフア回路７６で検出す
るようにしたものである。そして、いま１つのＮ
チヤネルMOSトランジスタ７５のｇｍ値をｇ
mx、ＮチヤネルMOSトランジスタ７３のｇｍ値
をｇmsとするとｇmx＜ｇms＜２ｇmxの関係が
成立するように各ｇｍ値が設定されている。

この回路では、複数のMOSトランジスタ７５
_１〜７５_i+1のうち１つがオン状態となるような
場合、MOSトランジスタ７３に流れる電流が大
きなものとなり、MOSトランジスタ７２と７３
の接続点レベルはより接地レベルに近ずき、この
レベルを検出するバツフア回路７６の出力０レベ
ルになる。またMOSトランジスタ７５_１〜７５_i+
１のうち２つ以上がオン状態になると、今度は
MOSトランジスタ７３に流れる電流が小さなも
のとなり、この結果、MOSトランジスタ７２と
７３の接続点レベルが電源レベルに近ずいてバツ
フア回路７６の出力は１レベルに反転する。

このように上記各実施例では第１図に示す従来
の並列形Ａ／Ｄ変換回路に第２図ないし第４図に
示すいずれかの誤動作検出用の回路を付加したこ
とによつて当初の目的を達成しているものであ
る。

なお、この発明は上記各実施例に限定されるも
のではなく種々の変形が可能である。たとえば各
レベル比較回路１０は供給される基準レベルの方
がアナログ入力信号レベルよりも大きい時に１レ
ベルの信号を出力する場合について説明したが、
これはその逆のレベルを出力するような構成にし
てもよい。そしてこの場合にはレベル比較回路１
０の出力が０レベルから１レベルに変化したとこ
ろを検出し、この検出状態の数に応じて誤動作し
ているか否かを示すデイジタル信号を得るように
すればよい。

さらに上記実施例では、各インバータ５１_１〜
５１_i+1と２入力の各NANDゲート５２_１〜５２_i+
１それぞれからなる回路によつて、隣接している
２つの基準レベルが供給されている各２つを１組
とするレベル比較回路それぞれの出力状態が相異
なつているか否かを検出し、この検出結果によつ
て前記MOSトランジスタ５４_１〜５４_i+1を駆動
する場合について説明したが、これは要するにア
ナログ入力信号レベルがあるいくつかの数の基準
レベルの範囲内に含まれている場合、あるいはレ
ベル比較回路１０が誤動作することによりアナロ
グ入力信号レベルがこのいくつかの数の基準レベ
ルの範囲内に含まれている状態に相当する場合の
それぞれの場合におけるいくつかのレベル比較回
路１０の特定の出力状態を検出し、この検出数に
応じた数だけMOSトランジスタ５４をオン状態
にすればよい。たとえば第５図に示すように、最
も大きな基準レベルが供給されているレベル比較
回路１０とこの基準レベルに隣接し、この基準レ
ベルよりも小さな基準レベルが供給されているレ
ベル比較回路１０の出力が共に１レベル（“１”）
であり、次に大きな基準レベルが供給されている
レベル比較回路１０の出力が０レベル（“０”）で
あることを検出する３入力のNANDゲート８１に
よつて、３つのレベル比較回路１０の出力の特定
状態（“１”、“１”、“０”の状態）を検出し、こ
のNANDゲート８１の出力で前記MOSトランジ
スタ５４_１〜５４_i+1のうちの１つを制御するよ
うにしてもよい。

また、前記第１図に示すデイジタル信号発生回
路３０の構成もこれに限定されるものではなく、
たとえば２入力のNANDゲート３２_１〜３２_i+1
の代りに３入力のものを用いるような構成のもの
でもよいことはもちろんである。

以上説明したようにこの発明によれば、レベル
が近接しているいくつかの基準レベルそれぞれと
アナログ入力信号レベルとを比較するレベル比較
手段の２つ以上をそれぞれ１組にし、各組のレベ
ル比較手段における特定の出力状態を検出し、特
定の出力状態にあるレベル比較手段の組の数に対
応してデイジタル値を出力するようにしたので、
集積化した場合に製造段階において変換速度の上
限が容易に判定でき、特にウエハー状態での判定
が可能であり、また製造コストが安価であり、か
つ製品化されて実際に使用されている時に誤動作
を起こしているか否かを簡単に判断することがで
きる並列形アナログ−デイジタル変換回路を提供
することができる。

【図面の簡単な説明】

第１図は従来の並列形アナログ−デイジタル変
換回路の構成図、第２図はこの発明の一実施例の
回路構成図、第３図はこの発明の他の実施例の回
路構成図、第４図はこの発明のさらに他の実施例
の回路構成図、第５図はこの発明の異なる他の実
施例の回路構成図である。 １０……レベル比較回路、３０……デイジタル
信号発生回路、５１，５３，５６……インバー
タ、５２……NANDゲート、５４，７１，７２，
７５……MOSトランジスタ、５５……抵抗、６
３……一定レベル発生回路、６４……コンパレー
タ、７６……バツフア回路。

Claims (1)

1. 【特許請求の範囲】 １ レベルが異なるｎ個の基準レベルそれぞれと
   アナログ入力信号レベルとを並列的に比較するｎ
   個のレベル比較手段およびこれらｎ個のレベル比
   較手段の比較結果に応じて上記アナログ入力信号
   レベルに対応するデイジタル値を出力する手段を
   備えた並列形アナログ−デイジタル変換回路にお
   いて、上記ｎ個の基準レベルのうちレベルが近接
   しているｍ個（ｍ＜ｎ）の基準レベルそれぞれと
   上記アナログ入力信号レベルとを比較するｍ個を
   １組とするレベル比較手段の出力の特定状態を検
   出する検出手段と、出力が特定状態にあるレベル
   比較手段の組の数に基づいて上記レベル比較手段
   の動作状態に応じた信号を出力する出力手段とを
   具備したことを特徴とする並列形アナログ−デイ
   ジタル変換回路。 ２ 前記出力手段は、１回のアナログ−デイジタ
   ル変換に際して、出力が特定状態にあるレベル比
   較手段の組の数が１つの場合には非誤動作を示す
   信号を出力し、組の数が２つ以上の場合には誤動
   作を示す信号を出力する特許請求の範囲第１項に
   記載の並列形アナログ−デイジタル変換回路。 ３ 前記検出手段は、２個の基準レベルそれぞれ
   と前記アナログ入力信号レベルとを比較する２個
   を１組とするレベル比較手段の出力が互いに相異
   なる状態を検出する特許請求の範囲第１項に記載
   の並列形アナログ−デイジタル変換回路。