JPS63234730A

JPS63234730A - アナログ・デジタル変換器

Info

Publication number: JPS63234730A
Application number: JP63054726A
Authority: JP
Inventors: アイナー・オブジョーン・タラ
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1987-03-09
Filing date: 1988-03-08
Publication date: 1988-09-30
Also published as: US4774498A; JPH0319732B2; EP0282154A3; EP0282154A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、並列型アナログ・デジタル変換器、特にエラ
ー検査及びエラー補正回路を有するアナログ・デジタル
変換器に関するものである。

〔従来の技術〕

並列型アナログ・デジタル変換器は１組の電圧−比較器
を具えており、各比較器は、アナログ入力信号及び異な
る基準電圧を比較している。これら比較器の出力は「サ
ーモミタ（温度計）コード」（人力値が大きくなるに従
って、０又は１が下位ビットから連続的に増えていくコ
ード）を形成し、このサーモミタ・コードをデコードし
てアナログ入力信号の電圧振幅に対応するデジタル・ワ
ード出力を発生している。

〔発明が解決しようとする課題〕

しかし、かか・るアナログ・デジタル変換器に用いる比
較器は、とりわけ機能や動作に関係するオフセット・エ
ラーを受は易い。かかるエラーは、個々の比較器の帯域
幅及び入力信号のスルー（ｓｌｅｗ）レートの如き要素
が装置全体の動作に大幅に影響する高速変換器において
、特に厄介になってくる。

よって、高速アナログ・デジタル変換器には、エラー検
査及びエラー補正機構を設け、更に、その比較器のエラ
ーを効率的に検出できるようにすることが望ましい。

したがって、本発明の目的の１つは、効率的なエラー検
査回路網及びこのエラー検査回路網と共に用いるエラー
補正回路を有するアナログ・デジタル変換器を提供する
にある。

本発明の他の目的は、エラー検査及びエラー補正に適合
した比較器を有するアナログ・デジタル変換器の提供に
ある。

本発明の更に他の目的は、高速動作用であるにも拘ｌら
ず効率的で構成の簡単なアナログ・デジタル変換器の提
供にある。

〔課題を解決するだめの手段及び作用〕本発明のアナロ
グ・デジタル変換器は、１組の並列比較器、デコーダ、
エラー検査回路網及びエラー補正回路を有する。エラー
検査回路網は、前処理回路及びエラー検出回路を有する
。前処理回路は、比較器の出力信号から１組の中間信号
を発生する。この中間信号の特徴は、論理状態（１及び
０）間を電圧が変移する規則正しい繰返しパターンの波
形をもつことである。エラー検出回路は、アナログ・デ
ジタル変換器の動作が正常であれば発生しない中間信号
の組合せに応答してエラー信号を発生する。

本発明のアナログ・デジタル変換器は、好適な実施例に
おいて、２個以上の差動増幅器を有する高速比較器を具
えている。これら複数の差動増幅器は、それぞれ異なる
基準電圧が供給され、交互に逆に２個の共通差動出力導
体に接続される。これら比較器は、１つ以上の電圧範囲
（ウィンドー）にわたって一方の論理状態を示す出力信
号を発生する。本発明ではまた、エラー補正回路を設け
、エラー検査回路網からのエラー信号に応答してアナロ
グ・デジタル変換器のデジタル出力信号を補正する。

前処理回路に必要な変化を加えると共に、本発明に用い
る比較器のシステムをこれに応じて別の構成にすること
も可能である。この別の構成では、「プッシュプル」構
造の２組の比較器を用い、これらの比較器に、アナログ
入力信号及びこのアナログ入力信号を反転した信号を加
える。

〔実施例〕

第１図は、本発明のアナログ・デジタル変換器（１０）
の全体を示すブロック図である。アナログ・デジタル変
換器（１０）は複数の比較器（１２ａ）　　〜（１２ｆ
）を具え、これらの比較器は、入力線（１４）からのア
ナログ入力信号■１Ｎ及び基準はしご抵抗回路網（１６
）からの一連の基準電圧を受ける。変換器（１０）は１
６ボルトの入力範囲にわたって動作し、入力信号の±０
．５　ボルトの振幅を表わす範囲をおおう４ビツト・デ
ジタル２進出力（２進で００００〜１１１１、すなわち
１０進で０〜１５）　を発生するように構成されている
。比較器（１２ａ）　　〜（１２ｆ）　　は、それぞれ
出力信号Ａ−Ｆを発生する。これらの各出力信号は、ア
ナログ入力信号ｖ！ｎの電圧レベルに応じて別々に変化
し、全体でサーモミタ・コード出力システム構成する。

信号Ａ−Ｆは、各出力線（１８ａ）　　〜（１８ｆ）　
　を介してデコーダ（２０）及びエラー検査回路ｉｔ！
Ｉ（２２）に供給される。デコーダ（２０）は、比較器
出力信号Ａ−Ｆをアナログ入力信号Ｖ１１＋の電圧振幅
に対応する４ビツト・デジタル２進ワードｂ３〜ｂ０　
に変換する。エラー検査回路網（２２）は、出力信号Ａ
−Ｄを処理し、比較器出力信号Ａ−Ｄ内にエラーが存在
することを検出すると、エラー信号ＥＲを発生する。エ
ラー信号ＥＲは、信号線（２４）を介して補正回路（２
６）に供給される。この補正回路（２６）は、エラー信
号ＥＲに応答してデジタル・ワードｂ３〜ｂ０　の最下
位ピッ）ｂｏ　を補正する。

各比較器（１２ａ）　　〜（１２ｆ）　　は、アナログ
入力信号Ｖｒｗの電圧レベルに応じて２つの動作状態の
うちの一方の状態となり、論理１　（「高」電圧）又は
論理０−（−ｒ低〕電圧）の一方の一出力信号を所定電
圧として出力する。第５Ａ図は、アナログ・デジタル変
換器（１０）の入力電圧範囲にわたって各出力信号Ａ−
Ｆがどのように変化するかを示す図表で、横軸に入力電
圧範囲を取っである。波形のベースラインより高い部分
は論理ｌを表わし、波形のベースライン部分は論理０を
表わす。出力信号Ａ〜Ｄの波形は、４つとも類似の波形
である。各波形は、４つの論理状態変移と、信号が論理
１にある２つの電圧範囲（ウィンドー）とを具えている
。

これらの電圧範囲は、４ボルトの電圧間隔で分離された
４ボルトの電圧範囲である。各出力信号Ａ〜Ｄの波形の
ウィンドーは、一様に１ボルトずつ位置がずれ、互いに
共通する（重なり合う）部分をもっている。

第２図は、高速動作に適する比較器（１２ａ）〜（１２
ｄ）　のうちの１つの回路例を示す。各比較器（１２ａ
）　〜（１２ｄ）　　はそれぞれ４つの差動増幅器、（
３０）　、、　（３２）　、　（３４）及び（３６）を
具え、これらの増幅器はそれぞれ２個のトランジスタ対
（３０ａ）　−（３０ｂ）　　、（３２ａ）　−（３２
ｂ）　、（３４ａ）−（３４ｂ）及び（３６ａ）　−（
３６ｂ）　　を有する。トランジスタ（３０ａ）、　（
３２ａ）、　（３４ａ’）及び（３６ａ）　　は、それ
ぞれ抵抗回路網（１６）　（第１図）に接続され４ボル
トずつレベルが増加する基準電圧Ｖｌｌｌ−ＶＲ４を受
ける。トランジスタ（３０ｂ）、　（３２ｂ）。

（３４ｂ）　　及び（３６ｂ）　　は、アナログ入力線
（１４）　（第１図）１こ接続され、アナログ入力信号
Ｖ　Ｉ　Ｎを受ける。

トランジスタ対（３０ａ）　−（３０ｂ）　　、（３２
ａ）　−（３２ｂ）　　、（３４ａ）　−（３４ｂ）及
び（３６ａ）　−（３６ｂ）　のエミッタをそれぞれ定
電流源（３８ａ）　〜（３８ｄ）　　に接続する。これ
らの定電流源は、それぞれ定電流■、を供給する。トラ
ンジスタ対（３０ａ）　−（３０ｂ）　　、（３２ａ）
　−（３２ｂ）　、（３４ａ）−（３４ｂ）及び（３６
ａ）　−（３６ｂ）　　の各コレクタ対（４０ａ）　−
（４０ｂ）　、’（４２ａ）　＝（４２ｂ）　、（４４
ａ）　−（４４ｂ）及び（４６ａ）　−（４６ｂ）をそ
れぞれ１対の共通差動出力導体（５０）　−（５２）に
接続する。しかし、基準電圧信号を受けるトランジスタ
のコレクタ及びアナログ入力信号色々けるトランジスタ
のコレクタは、（基準電圧レベルに応じて配置した）交
互の差動増幅器において、反対側の出力導体に接続する
。すなわち、コレクタ（４０ａ）、　（４２ｂ）。

（４４ａ）　　及び（４６ｂ）　　を導体（５０）に接
続し、コレクタ（４０ｂ）、　（４２ａ）、　（４４ｂ
）　及び（４６ａ）　を導体（５２）に接続する。差動
出力導体（５０）は、抵抗値Ｒ（オーム）の負荷抵抗器
（５４）を介して電圧源Ｖｃｃに接続すると共に、定電
流Ｉ、／２の電流源（５５）にも接続する。

同様に、差動出力導体（５２）は、抵抗値Ｒの負荷抵抗
器（５６）を介して電圧源Ｖｃｃに接続するが、定電流
源には接続しない。

逆接続されたコレクタ及び定電流（５５）の組合せは、
導体（５０）及び（５２）のそれぞれに、出力信号ＤＶ
Ｉ及びＤＶ２を発生する。これらの出力信号ＤＶＩ及び
ＤＶ２　は、アナログ・デジタル変換器（１０）の動作
範囲にわたって、基準電圧Ｖ　Ｉ　Ｉ　ｒ　　Ｖ　１２
　ｒＶＲ３及びＶ　Ｈ４を供給したときの所望の電圧変
化をする。第３図はこの動作を表わすもので信号ＤＶ１
及びＤＶ２の電圧を横軸に沿ったアナログ入力信号の関
数として描くと共に基準電圧を添えて示しである。アナ
ログ入力信号の任意の電圧に対して、信号ＤＶＩ及びＤ
Ｖ２　は常に異なる電圧レベルにある（　ｉｆ！Ｉｈろ
、Ｄ　Ｖ１＝　Ｖｃｃ　−５／２１　、又はＶｃｃ　−
３／２１　ｍであり、ＤＶ２　＝Ｖｃｃ　　２　ＩＲ又
Ｉ；！＝Ｖｃｃ　　３　Ｉｔである）。また、これらの
信号間の大小関係（例えばＤ　Ｖｌ　＞　Ｄ　Ｖ２又＋
ｔＤＶ２　＞ＤＶＩ）は、常に基準電圧の所で変化する
。

出力導体（５０）及び（５２）は、エミッタ・フォロア
を構成するトランジスタ（６０）及び（６２）のベース
にそれぞれ接続する。トランジスタ（６２）及び（６０
）のエミッタは、差動増幅器（６４）を構成するトラン
ジスタ（６６）及び（６８）のベースにそれぞれ接続す
る。

差、動増幅器（６４）は、差動信号ＤＶＩ　及びＤＶ２
　を接地電位を基準にした単一出力に変化する。この出
力は、トランジスタ（６６）のコレクタから出力トラン
ジスタ（７０）のベースに供給される。この出力トラン
ジスタ（７０）は、電圧レベル変換器として作用し、出
力線（７２）に比較器（１２ａ）　　〜（１２ｄ）　　
の１つの最終出力として信号Ｖ。、ア（Ａ、Ｂ、Ｃ又は
Ｄ）を発生する。トランジスタ（６０）、　（６２）、
　（６６）、　（６Ｂ）　　、（７０）及び付属部品は
、比較器（１２ａ）　　〜（１２ｄ）　　とデコーダ（
２０）及び゛エラー検査回路網（２２）内の回路との間
のバッファ回路（７４）を構成し、ＥＣＬ素子で実現す
ることができる。比較器（１２ｅ）　　及び（１２ｆ）
は、通常のステップ関数出力信号Ｅ及びＦを発生するも
ので、本変換器には標準設計のものでよい。

第４図は、デコーダ（２０）の例を示す回路図である。

このデコーダ（２０）は、入力Ａ−Ｆを処理してデジタ
ル９進ワードｂ、〜ｂ０　を発生する論理回路網形式の
ものでよい。デコーダ（２０）は２個の排他的オア・ゲ
ー）　（８２）及び（８４）を含み、これらのゲートは
入力信号Ａ、Ｂ、Ｃ及びＢ、Ｄに応答して出力す。及び
す、をそれぞれ供給する。入力信号りは、何ら処理され
ないで出力ｂ２　となる。また、デコーダ（２０）は、
アンド・ゲー）　（８６）、　（８８）及びオア・ゲー
）　（９０）から成る回路（９２）をも含む。

アンド・ゲート（８６）及びアンド・ゲート（８８）は
、それぞれ入力信号り、Ｆ及びＥ、Ｄを受ける。オア・
ゲート（９０）は、アンド・ゲート（８６）及び（８８
）の出力に応答して出力ｂ３　を発生する。デコーダ（
２０）が発生するデジタル・ワードのビットｂ３〜ｂ、
は、次の論理関数で表わせる。すなわち、ｂ３＝ＤＦ＋
ＤＥＳｂ２＝ＤＳｂｌ＝ＢｅＤＳｂｏ＝ＡΦＢｅＣ■Ｄ
である。なお、■は、排他的論理和を表わす。

第６図は、エラー検査回路網（２２）の例を示す回路図
である。このエラー検査回路網（２２）は、比較器（１
２ａ）　　〜（１２ｄ）　（第１図）　の各出力信号Ａ
、Ｂ。

Ｃ及びＤを受け、エラー信号ＥＲを発生する。このエラ
ー検査回路網（２２）は、前処理回路（１００）　及び
検出回路（１０２）　　より成る。前処理回路（１００
）　　は３個の排他的オア・ゲー）　（１０４）、　（
１０６）及び（１０８）を具え、これらのゲートはそれ
ぞれ信号Ａ及びり。

Ｂ及びり、Ｃ及びＤを受け、中間出力信号Ａ　’＝　Ａ
○ＤＳＢ’＝ＢΦＤＳＣ’＝Ｃ（Ｅ）Ｄをそれぞれ発生
する。前処理回路（１００）　　は、出力信号Ａ、Ｂ及
びＣのプログラマブル反転器と考えることができる。

すなわち、これら出力信号の論理状態は、出力信号りの
論理状態の関数であり、出力信号りが論理１のとき信号
Ａ、Ｂ、Ｃの論理状態が反転し、信号りが論理０のとき
信号Ａ、Ｂ、Ｃの論理状態は変化しない。

第５Ｂ図に、横軸に沿うアナログ・デジタル変換器（１
０）の０〜１５ボルトの動作範囲にわたる出力Ａ’　、
Ｂ’及びＣ′の波形を示す。これらの波形は、信号Ａ、
Ｂ、Ｃ及びＤに含まれる情報を表わしており、エラー検
出に有効な構成をもっている。

中間信号Ａ’　、Ｂ’及びＣ′の波形の特徴は、４ボル
トの間隔にわたる電圧変移のパターンが周期的に繰返す
ことである。信号Ａ’、Ｂ’及びＣ′は、異なる一様な
電圧間隔（例えばそれぞれ１．２及び３ボルト）をおい
て論理１に変化し、同一電圧レベル（例えば４ボルト）
ですべて論理０に変化する。その結果、信号Ａ’、Ｂ’
及びＣ′は、アナログ・デジタル変換器（１０）の正常
時にはその電圧範囲にわたる限られた数の組合せのみを
表わすと考えられる。よって、アナログ・デジタル変換
器（１０）の正常な動作によっては生じない信号Ａ′Ｂ
′及びＣ′の組合せを検出することにより、幾つかのエ
ラーの存在を発見できる。

第７図は、デコーダ（２０）からのデジタル２進ワード
の最下位ピッ）ｂｏ　の論理状態と共にＡ′。

Ｂ′及びＣ′の総ての組合せを示す。この図表の上側半
分は、アナログ・デジタル変換器（１０）の比較器（１
２ａ）　〜（１２ｄ）　　が正常に動作していれば生じ
ない信号Ａ’　、Ｂ’及びＣ′の「許されない」組合せ
を示す。検出回路（１０２）　　は、これらの組合せを
検出し、これらの組合せが生じた時に信号ＥＲを発生す
る。この検出回路（１０２）　　は、３個の反転器（１
１２）、　（１１４）　　及び（１１６）　　を含み、
信号Ａ’、Ｂ’及びＣ′の相補信号を作成する。Ａ’Ｂ
’Ｃ’＝１、Ａ’　Ｂ’　Ｃ’＝１、Ａ’　Ｂ’　Ｃ’
＝１及びＡ’　Ｂ’　Ｃ’−１（許されない組合せを表
わす）の時、アンド・ゲート（１１６）、　（１１８）
、　（１２０）　及び（１２２）　　は、それぞれ論理
ｌ信号を発生する。これらの信号をオア・ゲー）　（１
２４）　　に供給する。ゲート（１１６）、　（１１８
）。

（１２０）　及び（１２２）　の１つが論理ｌ信号をゲ
ート（１２４）　　に供給すると、このゲート（１２４
）　　が論理１信号ＥＲを発生する。よって、このＥＲ
倍信号、比較器（１２ａ）　〜（１２ｄ）　　のどれか
１つの動作にエラーがあり、不正確なデジタル２進ワー
ドが存在することを指示する。

第１０図の図表は、アナログ・デジタル変換器（１０）
のアナログ入力信号範囲にわたって生じるエラーのうち
検出できるものと検出できないものの概要を示す。説明
を簡単にするため、出力信号Ａ〜Ｆに単一のエラーが生
じ、このエラーが最下位ビットに影響すると仮定して、
この図表を作成しである。「Ｘ」の記載は、許されない
組合せの出力が発生するエラーを示し、これはエラー検
査回路網（２２）により検出できる。数字の記載は、エ
ラーが生じた時に発生するデジタル・ワードの１０進値
を表わすが、これは許される組合せの出力である。よっ
て、これらは検出できないエラーである。

この図表から判る如く、信号Ａ−Ｄのエラーの約５０パ
ーセントは検出でき、検出できないエラーの大部分は１
つの最下位ビットのエラーのみである。

第８図は、エラー補正回路（２６）の例を示す回路図で
あり、この回路は排他的オア・ゲート（１３２）を有す
る。このゲート（１３２）　　は、信号す、及びＥＲを
受け、論理関数ｂ　ｏ　””　ｂ　ｏ■ＥＲに応じて補
正した信号ｂ０′を発生する。エラー信号ＥＲが論理１
のとき、ゲー）　（１３２）　　は信号ｂ０を反転して
ｂｏ′＝６を発生する。第９Ａ図〜第９Ｄ図は、アナロ
グ・デジタル変換器（１０）の動作において最も多く発
生すると予想されるタイプのエラーに関係する波形を示
す。これらのエラーは、エラー検査回路網（２２）が検
出できる信号Ａ−Ｄの許されない組合せに対応するもの
である。第９Ａ図においては、信号Ａが右にずれ、比較
器（１２ａ）　が所望値よりも高い基準電圧レベルで動
作していることを示す。第９Ｂ図では、信号Ａが左にず
れ、比較器（１２＆）　が所望値よりも低い基準電圧レ
ベルで動作していることを示す。第９Ｃ図においては、
信号Ｃが右にずれ、比較器（１２ｃ）　　が所望値より
も高い基準電圧レベルで動作していることを示す。第９
Ｄ図においては、信号Ｃが左にずれ、比較器（１２Ｃ）
が所望値よりも低い基準電圧レベルで動作していること
を示す。

これらの各オフセット（ずれた）状態は、信号Ａ−Ｃの
エラーを示す組合せの異なる２７）のタイプを関連付け
て示している。しかし、これらの組合せは、互いに相補
的に生じる。これらの組合せを電圧Ｖ　Ｈｌ及びｖＥ２
の代表的なレベルの近傍に示す。これは、アナログ・デ
ジタル変換器（１０）の動作中、これらの電圧において
エラーの相補的な組合せが生じていることを示す。上述
の如く、信号Ａ、Ｂ及びＣは、前処理回路網（１００）
　　により処理されて信号りと排他的オア結合される。

よって、検出回路（１０２＞による最終エラー検出の前
に、Ｖｌｌ電圧レベルに関連付けて示した組合せが反転
されてそれらの相補信号が作成される。したがって、４
つの各オフセット状態は、信号Ａ′〜Ｃ′の１つの組合
せと相互に関連している。そして、これらの各状態を調
べれば、補正は単にデジタル・ワードのｂｏ　ビットを
反転すればよいことが明らかであろう（第７図参照）。

これは、上述した如く、エラー補正回路（２６）によっ
て行われる。

第１１図は、第４図に示したデコーダの他の例を示す回
路図である。この回路では、第６図を参照して上述した
前処理回路（１００）　　が発生した入力Ａ′。

Ｂ′及びＣ′から、デコーダ・サブユニｔ　）　（１５
０）がデジタル・ワードの最下位ビットｂ０　を発生す
る。Ｂ′信号はｂ＋（すなわち、Ｂ　（ｆ）　Ｄ　）と
等しいので、回路（１００）　　の排他的オア・ゲー）
　（１０６）　　の出力から直接ｂ１　を得る。ピッ）
ｂａ　は、比較器（１２ｄ）の出力りから直接得る。第
４図のデコーダ（２０）を参照して上述した如く、回路
（９２）の如き回路がピッｌ’ｂｓ　を供給する。第１
１図の他の要素（１０２）　　及び（２６）は、第６図
及び第８図を参照して上述したものと同様である。

第１２図に、デコーダ・サブユニット（１５０）　　の
詳細を示す。このサブユニツ）　（１５０）　　は、信
号Ａ′。

Ｂ′及びＣ′の相補信号を発生する反転器（１５４）。

（１５６）及び（１５８）　を含む。アンド・ゲート（
１６０）。

（１６２）、　（１６４）　　及び（１６６）　　は、
ｂｏ　　ビットが論理１にあるべきことを示す状態に対
応する信号（Ａ’■′で’＝１、Ａ’　Ｂ’　Ｃ’＝１
、Ａ’　Ｂ’で′＝１、Ａ’　Ｂ’　Ｃ’＝１）を発生
する。アンド・ゲート（１６０）、　（１６２）、　（
１６４）　　及び（１６６）　　からの信号のどれかが
論理１の時、オア・ゲー）　（１６８）　　は論理１信
号を発生してす。ビット信号（ｂ、＝Ａ’　Ｂ’　Ｃ’
＋Ａ’■’　Ｃ’　＋Ａ’　Ｂ’で’　＋Ａ’　Ｂ’　
Ｃ’　）とする。

本発明に用いる比較器の組合せは、第１３図に示す如く
構成してもよい。比較器（２００ａ）〜（２００ｈ）は
、２つの組に分かれる。比較器（２００ａ）〜（２００
ｄ）の第１組は、入力線（２０２）　　の入力信号ＶＸ
Ｎを受ける。

比較器（２００ｅ）〜（２００ｈ’）の第２組は、アナ
ログ入力信号ＶＩＮを反転する反転器（２０５）からの
入力信号Ｖｌｌ＋を受ける。比較器（２００ａ）　〜（
２００ｈ）は、並列に動作し、共通抵抗回路網（２０４
）　からの基準電圧信号を受ける。この抵抗回路網（２
０４）　　は、２ボルトずつ増加する一連の基準電圧を
比較器に供給する。比較器（２００ａ）　〜（２００ｄ
）及び（２０Ｏｆ）　〜（２００ｈ）は、それぞれ２つ
の基準電圧を受ける。これらの基準電圧は異なる１６ボ
ルト範囲（ウィンドー）を定め、各比較器は、これらの
ウィンドー範囲にわたって論理１出力信号を発生するよ
うに動作する。異なる比較器（２００ａ）　〜（２００
ｄ）及び（２０Ｏｆ）　〜（２００ｈ）の１６ボルト範
囲は、等しい２ボルト増分で分割するが、総ての範囲が
互いに重なるようにする。比較器（２００ｅ）は、０ボ
ルトの電圧基準信号を受ける。

第１４図は、比較器（２００ａ）　〜（２００ｄ）及び
（２０Ｏｆ）　〜（２００ｈ）の中の１つの構成例を示
す回路図である。

これらの比較器は、第２図に示した回路に類似している
が、２個の差動増幅器（２０６）　及び（２０８）　　
のみを存する。差動増幅器（２０６）及び（２０８）　
　は、トランジスタ（２１０）　　及び（２１２）　　
のベースにアナログ人力ＶＩＮ　（又は−ＶｒＮ）　　
を受け、トランジスタ（２１４）　及び（２１６）　　
のベースにそれぞれ基準電圧ＶＲＩ及びＶＨ２を受ける
。差動増幅器（２０６）　及び（２０ｇ）　　のコレク
タを共通差動出力導体（２１８）　　及び（２２０）　
　に接続する。しかし、「基準電圧を受ける」　トラン
ジスタ（２１４）　　及び（２１６）　　のコレクタは
、「アナログ入力信号を受ける」トランジスタ（２１０
）及び（２１２）　　のコレクタとは反対の出力導体に
接続する。すなわち、トランジスタ（２１０）　　及び
（２１６）のコレクタを導体（２１８）　　に接続し、
トランジスタ（２１２）　　及び（２１４）　　のコレ
クタを導体（２２０）　　に接続する。負荷抵抗器（２
２６）　　及び（２２８）　　は、その抵抗値が共にＲ
であり、導体（２１１１Ｆ）、　（２２０）と電圧源Ｖ
ｃｃとの間に接続する。しかし、導体（２１ｇ）　　は
、電流工、／２の定電流源（２２５）　　にも接続する
。

差動信号ＤＶＩ及びＤＶ２　は、第１５図に示すように
、導体（２１８）　　及び（２２０）　　に発生する。

電圧レベルＶＲＩ及びＶＨ２において、信号ＤＶ１及び
ＤＶ２の状態が変化し、アナログ・デジタル変換器の動
作範囲にわたってＤＶＩ　　＞ＤＶ２がＤＶ２＞ＤＶＩ
　になるか、又はＤ　Ｖ２　＞　Ｄ　ＶｌがＤＶＩ＞Ｄ
Ｖ２　になる。差動出力導体（２１８）　及び（２２０
）はまた、バッファ回路（１７４）　　に接続する。こ
のバッファ回路（１７４）　　は、第２図の右上に示し
た回路（７４）と同じものでよく、差動信号ＤＶＩ及び
ＤＶ２を接地電位を基準とした単一出力Ｖ。ＬＩＴ　に
変換する。（Ｖｏｕｙ　は、Ａ２．　Ｂ２．　Ｃ２，Ｄ
２．　Ｆ２．　Ｇ又はＨのどれかになる）。比較器（２
００ｅ）は、通常のステップ関数出力信号Ｅ２を発生し
、本変換器に適する標準設計のものである。

第１６図は、アナログ・デジタル変換器の動作範囲が＋
１５ボルトから一１５ボルトにわたる各比較器（２００
ａ）　〜（２００ｈ）からの出力信号Ａ２．　Ｂ２．　
Ｃ２，Ｄ２゜Ｂ２．　Ｆ２．　Ｇ及びＨを示す。これら
の各出力信号は、論理１出力信号（Ｂ２を除く）　を供
給するただ１つの電圧範囲（ウィンドー）をもつ。しか
し、排他的オア結合Ｊ　＝　８２　（ｉＥ）Ｄ２　、Ｋ
　＝　Ｆ２０Ｈ１Ｌ　＝　Ａ２■Ｃ２及びＭ＝Ｇ■Ｅ２
を表わすような新たな組の信号を作ると、これら新たな
信号は、第１８Ａ図に示すように２つのウィンドーをも
つよ゛うになる。信号Ｊ、に、Ｌ及びＭの波形は、第５
Ａ図に示した信号Ａ−Ｄの波形に類似している。

更に、これら新たな信号を順番に用いて排他的オア結合
０＝ＪΦＭ、Ｐ＝ＫＯＭ及びＱ＝Ｌ■Ｍを表わす最終組
の信号を作成すると、これらの最緒信号は、第１８Ｂ図
に示すような特徴をもつ波形になる。これらの波形は第
５Ｂ図に示した波形に類似であ゛す、これらが表わす信
号をエラー検出には第６図（１０２）　　の如き検出回
路、エラー補正には第８図（２６）の如き補正回路にお
いて同様に用いることができる。よって、前処理回路（
１００）に信号Ａ２〜Ｈを処理する予備的な排他的オア
段階を設けなければならない点を除いて、第６図に示す
のと同様な方法及び回路により、比較器（２００ａ）〜
（２００ｈ）の出力中のエラーを検出するシステムを実
現できる。

第１７図は、信号Ａ２．　Ｂ２．　Ｃ２，Ｄ２．　Ｂ２
．　Ｆ２．　Ｇ及びＨを前処理して信号０．Ｐ及びＱを
発生するのに適した回路（１９０）　　を示すものであ
る。排他的オア・ゲー）　（２３０）、　（２３２）、
　（２３４）及び（２３６）　　は、入力信号Ａ２．　
Ｂ２．　Ｃ２，Ｄ２．　Ｂ２．　Ｆ２．　Ｇ及びＨから
出力信号Ｊ、に、Ｌ及びＭを発生する。排他的オア・ゲ
ー）　（２３ｇ）、　（２４０）　及び（２４２）　　
は、入力信号Ｊ。

Ｋ、Ｌ及びＭから信号０．Ｐ及びＱを発生する。

信号０．Ｐ及びＱは第１図のアナログ・デジタル変換器
（１０）内で発生される信号Ａ’　、Ｂ’及びＣ′（第
６図）と等価であるので、回路（１９０）　　は回路（
１００）　　と機能的に等価である。

比較器システムの別の例に関する上述の説明は、比較器
の出力信号を適切に前処理することにより、回路（１０
０）　　及び（１０２）　　において例示したエラー検
査の原理を、他の形式の比較器にも適用できることを示
すものでるある。

上述より明らかな如く、本発明の要旨を逸脱することな
く、上述の構成を変更することが可能である。上述の実
施例及び図面の簡単な説明のためだけのものであり、本
発明を限定するものではない。

〔発明の効果〕

本発明によれば、効率的なエラー検査回路網及びこのエ
ラー検査回路網と共に用いるエラー補正回路を有し、効
率的な高速動作が可能で構成の簡単なアナログ・デジタ
ル変換器を得ることができる。

【図面の簡単な説明】

第１図は本発明のアナログ・デジタル変換器の全体を示
すブロック図、第２図は第１図の比較器の１つの例を示す回路図、第３図は第２図に示す差動増幅器用の共通差動出力導体
上に発生する電圧信号を示す波形図、第４図は第１図の
デコーダの例を示す回路図、第５Ａ及び第５Ｂ図はそれ
ぞれ第１図の比較器の出力信号及び第６図の前処理回路
の出力信号の論理状態を表わす波形を示す図表、第６図は第１図のエラー検査回路網の例を示す回路図、第７図は第６図の前処理回路及びエラー検出回路と第８
図のエラー補正回路とが発生する信号の異なる組合せを
示す図表、第８面は第１図のエラー補正回路の例を示す回路図、第９Ａ〜第９Ｄ図は第１図のアナログ・デジタル変換器
の信号中最も一般的なタイプのエラーに関する波形を示
す図表、第１０図は本発明の動作範囲にわたる検出可能なエラー
及び検出不能なエラーの発生状況を示す図表、第１１図は第１図の比較器からの出力信号をデコードす
るのに使用できるデコーダの他の例を示すブロック図、第１２図は第１１図のデコーダの一部におけるデジタル
出力ワードの最下位ビットを発生する回路の例を示す回
路図、第１３図は本発明に用いる比較器システムの他の例を示
すブロック図、第１４図は第１３図における１つの比較器の例を示す回
路図、第１５図は第１４図の差動増幅器の共通差動出力導体上
の信号を表わす波形図、第１６図は第１３図の比較器システムの出力信号の論理
状態を表わす波形を示す図表、第１７図は第１３図の出力信号を処理するのに必要な前
処理回路例を示す回路図、第１８Ａ図及び第１８Ｂ図は第１７図の前処理回路の２
つの回路段でそれぞれ発生される信号の論理状態を表わ
す波形を示す図表である。（１２ａ〜１２ｆ）、（２００ａ〜２００ｈ）・・・比
較器、（２０）・・・デコーダ、（２２）、　（１００
〜１０２）・・・エラー検査回路網、（２６）・・・エ
ラー補正回路。代　　理　　人　　　　　伊　　藤　　　　　頁間　　
　　　　　　松　　隈　　秀　　盛ｖＲ１ｖＲ２ｖＲ３
ｖＲ４ＦＩＧ、４美１猟Ｏ了すＯり゛ミルのＴｏｉｌイ直＋１５ｖＦＩＧ、　１２ＦＩＧ、　１５ＶＲ２ＶＲＩＦＩＧ、１７ −１６−１２−Ｊ−４０＋４１・８÷１２−）１６ＦＩ
Ｇ、１８Ｂ

Claims

【特許請求の範囲】１、各比較器がそれぞれアナログ入力信号に応じて１つ
以上の互いに異なる電圧範囲にわたって同一論理状態の
出力信号を発生する複数の比較器と、これら複数の比較器の出力信号をデコードして上記アナ
ログ入力信号の振幅を表わすデジタル出力信号を発生す
るデコーダと、上記比較器の２個以上の出力信号を処理し、該出力信号
が所定の組合せでない時にエラー信号を発生するエラー
検査回路網とを具えたアナログ・デジタル変換器。２、エラー検査回路網からのエラー信号に応じてデコー
ダからのデジタル信号を補正する補正回路を具えた請求
項１記載のアナログ・デジタル変換器。