JP4354906B2 - エラーのない信号アナログ・デジタル変換のための電子回路 - Google Patents

Description

本発明は、請求項１の前提部分に記載の、エラーのないアナログ・デジタル変換のための回路に関する。

上記の制御機器のための回路の全体的な信頼性を改善するために、機能にとって非常に重要な個々の回路部分を冗長的にまたは部分冗長的に形成することが知られている。最も簡単な場合、回路全体が完全冗長的に形成され、すなわち二重化され、多少はっきりした空間的／物理的に分離されるので、エラーはできるだけ二重回路部分の一方にのみ生じる。この方法の欠点は、コスト、スペースおよび電流消費が２倍になることである。安全上重要な信号を処理するために通常は、冗長性の理由から、２個のアナログ・デジタル変換器が使用される。以下において、アナログ・デジタル変換器とは、アナログ・デジタルインターフェース全体を意味する。すなわち、アナログ・デジタル変換器の入力部のアナログマルチプレクサと、出力部の結果レジスタおよび（デジタル）マルチプレクサを含んでいる。

本発明の課題は、エラー監視と関連して１個だけのアナログ・デジタル変換器を使用することによって、発生エラーを確実に検出する、アナログ・デジタル変換のための低コスト回路を提供することである。

この課題は、請求項１記載の回路によって解決される。

次に、図に基づいて本発明を詳しく説明する。好ましい実施形は図の説明と従属請求項から明らかである。

図１は、２個のアナログ・デジタル変換器１，２を備えたそれ自体公知の構造のブロック図である。この場合、信号Ｎ_i・・・は処理のためにアナログマルチプレクサ３を経てアナログ・デジタル変換器１に供給される。他のアナログ・デジタル変換器２には、冗長的な信号Ｎ′_i・・・がアナログマルチプレクサ４を経て供給される。破線は、両アナログ・デジタル変換器１，２が互いに独立して機能するために空間的に（レイアウト）分離可能であることを示している。アナログ・デジタル変換器１，２の出力信号はデマルチプレクサ１５に伝送され、続いて結果レジスタ８，９に記憶される。結果レジスタ８，９はデジタルマルチプレクサ６，７に接続されている。このデジタルマルチプレクサはデータ出力部１９から図示していない評価装置に出力信号を伝送する。この場合、アナログマルチプレキサ３，４、アナログ・デジタル変換器１，２、デマルチプレクサ１５、結果レジスタ８，９およびデジタルマルチプレクサ６，７は制御論理５を介して制御される。他の入力信号として、バンドギャップ(BANDGAP)と呼ばれる静信号がアナログマルチプレクサ３，４に供給される。この静信号はアナログ・デジタル変換器の基準電圧とは関係なく発生させられる。このような静信号の監視によって、基準電圧のエラーが検出される。

図２には、アナルグ・デジタル変換器の理想的な伝達曲線２０が示してある。この場合、見やすくするために、階段の段は記入されていない。この場合、アナログ・デジタル変換器のアナログ入力電圧Ｕ_inが横軸に記入され、デジタル出力ＯＵＴが縦軸に記入されている。理想的な伝達曲線２０からの偏差＋ｘＬＳＢ，−ｘＬＳＢによって示したエラー帯域が、理想的な伝達曲線２０の周りに設けられている。

図３は、アナログ・デジタル変換器を１個だけ使用した本発明による第１の回路を示している。次に、図１との違いについてのみ説明する。アナログマルチプレクサ１１，１２には、信号Ｎ_i・・・または信号Ｎ′_i・・・と静信号BANDGAPが供給される。付加的な入力部から他の試験信号Test, Test′がアナログマルチプレクサ１１，１２に供給される。アナログマルチプレクサ１１，１２の出力部は（２対１）のアナログマルチプレクサ１３に接続されている。このアナログマルチプレクサの出力部はアナログ・デジタル変換器１０に接続されている。このアナログ・デジタル変換器１０はデマルチプレクサ１５に接続れ、このデマルチプレクサの後には、結果レジスタ８，９とデジタルマルチプレクサ６，７が接続配置されている。デジタルマルチプレクサ６，７の出力部の信号データは（２対１）デジタルマルチプレクサ１４を介してデータ出力部１９に供給される。この場合、（２対１）のアナログマルチプレクサ１３、アナログ・デジタル変換器１０、デマルチプレクサ１５、結果レジスタ８，９、デジタルマルチプレクサ６，７および（２対１）デジタルマルチプレクサ１４は制御論理５′を介して制御される。

図４には、図３で説明したアナログ・デジタル変換器１０に入力信号として供給される逆向きの信号Ｕ_Ni,Ｕ_N′_iが示してある。横軸には測定すべき信号、例えば圧力または電流が記入され、縦軸にはアナログ・デジタル変換器の入力電圧Ｕが記入されている。

図５は、本発明による他の回路を示している。アナログマルチプレクサ１６には入力信号Ｎ_i,Ｎ′_iと、静信号BANDGAPが供給される。アナログマルチプレクサ１６の出力部はアナログ・デジタル変換器１０に接続され、このアナログ・デジタル変換器の出力部は更にデマルチプレクサ１５を介して後続配置の結果レジスタ８，９に接続されている。結果レジスタ８，９の出力部はデジタルマルチプレクサ１７に接続されている。このデジタルマルチプレクサはデータ出力部１９を介して、図示していない評価装置に出力信号を伝送する。この場合、アナログマルチプレクサ１６、アナログ・デジタル変換器１０、デマルチプレクサ１５、結果レジスタ８，９およびデジタルマルチプレクサ１７は制御論理５″を介して制御される。

図６には、逆向きの信号を発生するための回路が示してある。この場合、一方では入力信号Ｕ_Niがアナログマルチプレクサの図示していない入力部に案内され、他方では入力信号Ｕ_Niがアナログインバータ１８を経て図示していないアナログマルチプレクサに、逆変換された入力信号Ｎ′_iとして供給される。

図１の公知の回路において、図示していない評価装置は、例えばシリアルインターフェースまたはデータバスの形に形成可能なデータ出力部１９を経て、デジタル信号を受け取る。このデジタル信号は、センサ、例えば圧力センサから生じたアナログ入力信号Ｎ_i・・・_,Ｎ′_i・・・から得られる。この場合、評価装置はデジタル信号の誤りを生じる万一の信号エラーを、エラー源に割り当てることができない。例えばアナログ・デジタル変換器１のエラーをエラー源に割り当てることができない。なぜなら、評価装置が、デジタル信号と、信号経路で発生するすべてのエラーとの重ね合わせを、入力信号として受け取るからである。例えばセンサの不正確さまたはアナログ・デジタル変換器１，２の静的誤差がエラーとして見なされる。この場合、アナログ・デジタル変換器１，２の静的誤差は、図２において偏差＋ｘＬＳＢと−ｘＬＳＢによって示した誤差帯域の形で理想的な伝達曲線２０の周りに位置する全体エラーにまとめられる。例えば、アナログ・デジタル変換器１，２の静的誤差とセンサの不正確さだけが存在すると仮定すると、適当な手段、例えば加算によって、静的誤差と不正確さから、信号エラーを検出するために適した、理想的な伝達曲線２０周りの許容誤差範囲を定めることができる。しかしながら、この方法の場合、許容誤差範囲内にあるすべての信号がエラーを含まない値として見なされる。エラーが重なると、偏差のないセンサの場合に、アナログ・デジタル変換器のエラーがアナログ・デジタル変換器の許容誤差とセンサの許容誤差を上回るときに、アナログ・デジタル変換器のエラーが検出される。これに対して、許容誤差を完全に利用するセンサの場合、アナログ・デジタル変換器のエラーは早く検出される。なぜなら、これによって、残りの許容誤差範囲が偏差のないセンサと比べて狭いからである。

図１に示した回路は完全に冗長的であり、上述のようにレイアウトの選択によって空間的に分離されて形成されている。これにより、入力信号とその冗長的な信号はアナログマルチプレクサ３，４においてもアナログ・デジタル変換器１，２および結果レジスタ８，９においても、制御論理５の（共通の）アドレス論理内のエラーによって影響を受けない。デジタルマルチプレクサ６，７の場合には異なる。なぜなら、結果レジスタ８，９からの信号がデータ出力部、例えばデータバス、シリアルインターフェース等に供給されるからである。これは例えば時間ウインドウによって行われる。この時間ウインドウでは、第１の時間ウインドウで１つの信号が伝送され、第２の時間ウインドウではこの信号に対して冗長的な信号が伝送される。例では、デジタルマルチプレクサ６，７が空間的に分離され、“トライステート”出力部に接続された。アドレス論理は、それにエラーがある場合にも、信号とこの信号に対して冗長的な信号が同じ時間ウインドウ内で決して重ならないように、適当なコーディングによって設計しなければならない。

上記のエラーのほかに、他のエラーを考慮しなければならない。二重エラーが発生せず、両アナログ・デジタル変換器１，２の制御信号（例えばクロック）が互いに独立しているという仮定の下で、両アナログ・デジタル変換器１，２の一方の変換器のエラーは冗長的な設計によって検出可能である。信号経路に沿った固着エラー（St-at-0,St-at-1,St-at-x,St-at-open) (この信号Ｎ_i,Ｎ′_iはデータ出力部に一緒に案内される）は冗長性と空間的な分離に基づいて検出される。

アナログ・デジタルマルチプレクサの場合、次のエラーが発生する。
１．マルチプレクサが停止する（例えば制御信号の固着エラーによって）。
２．マルチプレクサが１つの入力信号を飛ばす（その代わりに、他の入力が選択される。

例えば制御信号の固着エラーのために）。
３．アナログマルチプレクサの結合：先行する入力信号の値（電圧）が使用される。

このエラーの検出のために、冗長性と空間的な分離のほかに、制御信号の独立性を満たさなければならない。これは同様に、結果レジスタの制御信号のために当てはまる。

次に、アナログ・デジタル変換器コアの試験について説明する。アナログ・デジタル変換器を単独で、すなわちそのコア（Core）だけを考察すると、個々のアナログ・デジタル変換器コアを適当に変形するときには、冗長的な形成を省略することができる。そのために、普通の動作中に挿入される連続するアナログ・デジタル変換器テストを行うことができる。例えばデジタル・アナログ変換器による励起またはランプおよび対応する評価を行うことができる。この方法は独国特許出願公開第１９９１２７６６号明細書（Ｐ９５４１）によってそれ自体公知である。

第１の実施の形態では、１個のアナログ・デジタル変換器による動作のためにマルチプレクサ構造体が再現される。１個だけのアナログ・デジタル変換器の試験と比較して、全体のアナログ・デジタルインターフェースを考察すると、上記の設計では不充分である。そこで、図３はアナログ・デジタル変換器１０を１個だけ備えた装置を示している。この場合、マルチプレクサ構造体はエラーの場合に、空間的に分離されたアナログマルチプレクサ３，４に似た挙動をするように形成されている（図１）。基本思想は、空間的に分離された２つのアナログマルチプレクサ１１，１２と、アナログマルチプレクサ１１，１２の分離された出力を共通の１つの信号にする（２対１）アナログマルチプレクサ１３とからなる範囲に分割することである。積極的な監視により、（２対１）アナログマルチプレクサ１３と、（２対１）デジタルマルチプレクサ１４は規定通りに機能する。そのために、第１のアナログマルチプレクサ３から試験的に信号Testが供給され、第２のアナログマルチプレクサ４から信号Test′が供給される。両信号は互いに明確に区別可能でなければならない。すなわち、Test′はTestの反転に制限されない。更に、TestおよびTest′と持続的に区別不可能な他の信号は許容されない。緊急の場合、両試験信号がそれぞれ静的値（例えば２．５Ｖや１．２５Ｖ）からなっていてもよいのではなく、値の適当な連続を試験のために順々に供給しなればならない。この場合、アナログ・デジタル変換器１０（コア）は依然として上述のように特別に試験しなければならない。

図５には、第２の実施の形態の回路が示してある。この場合、例えば図４に示した逆向きの冗長的な信号を使用することにより、全部そろった第２のアナログ・デジタル変換器が省略され、アナログ・デジタル変換器検査が回避される。本発明において、逆向きの信号とは、主信号Ｎ_iが冗長信号Ｎ_i′と異なっていると理解される。すなわち、そうでなければ冗長的な信号の処理の際に普通であるように、これらの信号が互いに一致していないと理解される。区別可能であることは、オフセットレベルによっておよび／または各々のチャンネルにとって特徴的で回路に知られている特性曲線によってもたらされる。最も簡単な好ましいケースでは、主信号と冗長信号が勾配の反対の正負符号を有する一次関数である。

例えば圧力センサ信号、ヨーレートセンサ信号、ＰＷＭ弁（パルス幅変調弁）の電流値等である、アナログ・デジタル変換器１０で変換すべき信号は、アナログ・デジタル変換器１０の入力部に逆向きに供給される。すなわち特に、低い電圧レベルの信号は高い電圧信号の冗長的な信号に一致し（測定すべき信号、例えば圧力または電流の相対が同じである場合）、そして逆もまた同様である。図４は、測定すべき信号に依存して、互いに冗長的な両信号Ｎ_i，Ｎ_i′の電圧（ここではアナログ・デジタル変換器１０の電圧）を示している。

信号の逆向きによって、互いに冗長的な信号の間の短絡が信号経路の任意の個所で（あるいはマルチプレクサに関する対応する論理エラーで）検出される。これは、信号の全体の連鎖について、例えばプロセッサコア内まで当てはまる。短絡は、対応する電圧レベルが中間範囲内にあるときにのみ検出されない。しかしながら、そのとき測定された値はまだ正しい。しかし、遅くともスイッチを切るときに（例えばＰＷＭ弁）、短絡は検出される。

冗長的な測定によって同様に、使用されるアナログ・デジタル変換器１０がその都度使用される電圧範囲において検査される。この電圧範囲では入力値が移動する。互いに冗長的な信号は伝達曲線の異なる個所で、同じアナログ・デジタル変換器１０を介して測定される。それによって、信号＋ｘＬＳＢは理想的な伝達曲線２０（図２）から離れていてもよく、それに対して冗長的な信号−ｘＬＳＢも同様であるかまたは逆もまた同様である。エラー監視に関して、２個のアナログ・デジタル変換器を備えた上記の実施の形態の場合と同じ考察が当てはまる。それによって、両方法による、アナログ・デジタル変換器の監視の質は同じである。

逆向きの冗長的な信号がセンサから直接供されない場合には、その代わりに、逆向きの信号を発生するために、アナログマルチプレクサ１６の入力部にアナログインバータ１８を設けることができる。これに適した回路が図６に示してある。これによって、マルチプレクサを含むアナログ・デジタル変換器１０のために、エラー監視を行うことができる。

主信号と冗長信号を区別可能にする他の方法について、次に説明する。エラー検出の場合の問題は特に、信号が基本レベルに固定されているときに発生する。例えば上記基本レベルの主信号は０Ｖであり、冗長信号はＵ_REFである。主信号がエラーによって０Ｖに固定されると、論理エラーにより、ほぼ０Ｖの静信号が間違って（アナログマルチプレクサまたはデジタルマルチプレクサによって）この主信号に加えられる。基本レベルを逸脱しないで、任意の時間の後で、冗長的な信号がＵ_REFに固定されると、このエラーパターンは事情によっては検出不可能である。

ソフトウェアがアクション（弁の切換え、圧力調整等）を設定し、反応が予想されるいわゆるアクティブ信号の場合、冗長信号がその基本レベルに固定されたことが検出される。これは、外部からの影響だけが監視されるいわゆるパッシブ信号の場合には当てはまらない。ヨーレート信号は基本レベルで例えば代表的な場合Ｕ_REFの半分のレベルにある（それによって、冗長的なヨーレート信号もこれと同じレベルにある）。アナログ・デジタル変換器を１個だけ備えた解決策の場合、事情によっては、バンドギャップ電圧（例えば同様にＵ_REF／２のレベルにある）を間違って両ヨーレート信号に供給するために、簡単な論理エラーで充分である。そのときヨーレートの変化が発生すると、評価（ソフトウェア）は例えば操舵角センサエラーを推論するであろう。なぜなら、両ヨーレート信号が妥当な値を供給するからである。

従って、例えば分圧器によって、静信号をプログラミング可能にまたは切換え可能に形成することが合目的である。それによって、静信号はダイナミックに形成される。上記の問題の解決策として、例えば、バンドギャップ電圧をプログラミング可能に形成すること、すなわちＵ_REF／２のレベルとＵ_REF／４のレベルの間で切換え可能に形成することが望ましい。そして、規則的な間隔おいてＵ_REF／４のレベルに切換えなければならず、両ヨーレート信号を検査しなければならない。そして、このヨーレート信号は両方共基本レベルでＵ_REF／２のレベルの電圧を供給しなければならない。この解決策の場合、バンドギャップ電圧の切換えをアナログマルチプレクサから空間的に分離して行うことが重要である。更に、約Ｕ_REF／２のレベルの他の電圧を、アナログマルチプレクサの近くにかけるべきではない。

例えばバンドギャップ電圧が間違ってヨーレート信号に重なるという、静信号によるこの問題は、２個のアナログ・デジタル変換器を備えた解決策の場合にも発生する。この場合勿論、二重エラーが必要である。第１のエラーは睡眠エラーである。従って、このようなエラーパターンの確率は小さい。

２個のアナログ・デジタル変換器を備えたそれ自体公知の装置を示す図である。 アナログ・デジタル変換器の伝達曲線を示すグラフである。 １個のアナログ・デジタル変換器による動作のためのマルチプレクサ構造体の再現である。 逆向きの信号を示すグラフである。 １個のアナログ・デジタル変換器による逆向きの冗長的な信号を有する装置を示す図である。 逆向きの信号を発生する回路を示す図である。

Claims (12)

1. １個のアナログ・デジタル変換器（１０）によって、Ｎ個のアナログ入力信号Ｎiを、数Ｎと同じ数のデジタル出力信号に、エラーのないようにアナログ・デジタル変換するための回路であって、Ｎ≧１であり、Ｎ′個の他の冗長的な入力信号Ｎ′iが設けられ、この冗長的な入力信号の数が数Ｎに一致し、冗長的な入力信号が上記のアナログ・デジタル変換器（１０）に供給され、Ｎ個とＮ′個の入力信号が１個または複数のアナログマルチプレクサ（３，４，１１，１２，１６）に供給され、回路がエラー検査機能を有する回路において、
   各入力信号Ｎiが、対応する冗長信号Ｎ′iと逆向きであることを特徴とする回路。
2. 少なくとも１つの入力信号が、区別可能な信号を発生するためにアナログインバータ（１８）を経て案内されることを特徴とする請求項１に記載の回路。
3. アナログ・デジタル変換器（１０）の出力がデマルチプレクサ（１５）に供給されることを特徴とする請求項１又は２に記載の回路。
4. デマルチプレクサ（１５）の出力が、Ｎ＋Ｎ′のデジタル語を記憶するために１個または複数の結果レジスタ（８，９）の入力部に案内されることを特徴とする請求項３に記載の回路。
5. アナログ入力信号が、特に電気油圧式弁を制御するための負荷駆動段の測定された電流であることを特徴とする請求項１〜３のいずれか１項に記載の回路。
6. 検査手段が設けられ、この検査手段により、テストサイクルを開始するための回路とランプ信号発生器を備えたアナログ・デジタル変換器（１０）の規定通りの機能を検査することができることを特徴とする請求項１〜５のいずれか１項に記載の回路。
7. 変換されたＮ＋Ｎ′個の信号がデータ信号を発生するマルチプレクサ（１７）に供給されることを特徴とする請求項１〜６のいずれか１項に記載の回路。
8. エラーを検出するために、バンドギャップ電圧を変更するための手段および／または外部から設定可能な他の電圧が設けられていることを特徴とする請求項１〜７のいずれか１項に記載の回路。
9. バンドギャップ電圧および／または外部から設定可能な他の電圧がエラーを検出するためにアナログ・デジタル変換器（１０）の入力部に案内されることを特徴とする請求項１〜８のいずれか１項に記載の回路。
10. 第１のアナログ入力信号と第２の入力信号が設けられ、Ｎ個の信号を有する第１の入力信号が第１のテスト信号（Test）と共に第１の（Ｎ対１）アナログマルチプレクサ（１１）に供給され、第２のＮ′個の入力信号が、第１のテスト信号Testと区別可能な第２のテスト信号（Test′）と共に、第２の（Ｎ′対１）アナログマルチプレクサ（１２）に供給されることを特徴とする請求項１〜９のいずれか１項に記載の回路。
11. アナログマルチプレクサ（１１，１２）の出力が（２対１）アナログマルチプレクサ（１３）に供給され、アナログ・デジタル変換器（１０）の出力がデマルチプレクサ（１５）によって２倍の数のデジタル信号チャンネルに再び分割され、続いて、２倍の数のデジタル信号チャンネルが（２対１）デジタルマルチプレクサ（１４）を介して１つのデータ出力部（１９）に接続されることを特徴とする請求項１０に記載の回路。
12. アンチロック機能を有する自動車の電子制御機器、特に電子ブレーキシステム、特にＥＳＰ制御機器、ＥＨＢ制御機器またはＥＭＢ制御機器における請求項１〜１１のいずれか１項に記載の回路の使用。

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