JPH08154055A - アナログ／デジタル変換器 - Google Patents
アナログ／デジタル変換器Info
- Publication number
- JPH08154055A JPH08154055A JP6291468A JP29146894A JPH08154055A JP H08154055 A JPH08154055 A JP H08154055A JP 6291468 A JP6291468 A JP 6291468A JP 29146894 A JP29146894 A JP 29146894A JP H08154055 A JPH08154055 A JP H08154055A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- digital signal
- input
- analog
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1071—Measuring or testing
- H03M1/108—Converters having special provisions for facilitating access for testing purposes
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/3167—Testing of combined analog and digital circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
Abstract
(57)【要約】
【目的】 Ａ／Ｄ変換器のテストを確実に行う。
【構成】 アナログ入力信号ＡがＡ／Ｄ変換部１でＡ／
Ｄ変換されてデータバス２にデジタル信号Ｓ１として出
力される。選択信号ｓｅｌが“Ｈ”のときは、デジタル
信号Ｓ１がセレクタ４で選択されてＡ／Ｄリザルトレジ
スタ３に入力される。Ａ／Ｄ変換部１によりＡ／Ｄ変換
が完了し、デジタル信号Ｓ１がＡ／Ｄリザルトレジスタ
３の入力端子に伝えられた時点で、書き込み信号ｗによ
りデジタル信号Ｓ１がラッチされる。デジタル信号Ｓ１
を読み出すときは、読み出し信号ｒを“Ｈ”にすること
により、出力端子ＯＵＴから出力信号ｏｕｔが出力され
る。一方、選択信号ｓｅｌが“Ｌ”のときは、セレクタ
４により外部からのデジタル信号Ｓ５が選択され、書き
込み信号ｗによりＡ／Ｄリザルトレジスタ３に格納され
る。
Ｄ変換されてデータバス２にデジタル信号Ｓ１として出
力される。選択信号ｓｅｌが“Ｈ”のときは、デジタル
信号Ｓ１がセレクタ４で選択されてＡ／Ｄリザルトレジ
スタ３に入力される。Ａ／Ｄ変換部１によりＡ／Ｄ変換
が完了し、デジタル信号Ｓ１がＡ／Ｄリザルトレジスタ
３の入力端子に伝えられた時点で、書き込み信号ｗによ
りデジタル信号Ｓ１がラッチされる。デジタル信号Ｓ１
を読み出すときは、読み出し信号ｒを“Ｈ”にすること
により、出力端子ＯＵＴから出力信号ｏｕｔが出力され
る。一方、選択信号ｓｅｌが“Ｌ”のときは、セレクタ
４により外部からのデジタル信号Ｓ５が選択され、書き
込み信号ｗによりＡ／Ｄリザルトレジスタ３に格納され
る。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ／デジタル変
換器（Analog Degital Converter、以下、ＡＤＣとい
う）、特にアナログ値をデジタル値に変換（以下、Ａ／
Ｄ変換という）した後の変換結果を格納するレジスタ回
路に関するものである。
換器（Analog Degital Converter、以下、ＡＤＣとい
う）、特にアナログ値をデジタル値に変換（以下、Ａ／
Ｄ変換という）した後の変換結果を格納するレジスタ回
路に関するものである。
【０００２】
【従来の技術】ＡＤＣは、一般にＡ／Ｄ変換後、このデ
ジタル値を格納するレジスタを有し、そのレジスタは、
格納されているデジタル値を読み出すことのみができる
構成になっている。ＡＤＣの機能としては、Ａ／Ｄ変換
が完了した後の変換結果を知ることができれば良いた
め、Ａ／Ｄ変換部からの出力系統以外にはレジスタへの
データ書き込みの手段を有していない。又、Ａ／Ｄ変換
結果が格納されるレジスタに、Ａ／Ｄ変換結果以外のデ
ータを格納できる構成になっていない。図２は、従来の
ＡＤＣの概略の構成ブロック図である。このＡＤＣは、
アナログ信号Ａを入力する入力端子ＩＮを有している。
入力端子ＩＮは、アナログ信号Ａを量子化してｎ（ｎ；
自然数）ビットのデジタル信号Ｓ１に変換するアナログ
／デジタル変換部（以下、Ａ／Ｄ変換部という）１の入
力端子に接続されている。Ａ／Ｄ変換部１の出力側は、
ｎビットのデータバス２を介し、Ａ／Ｄ変換部１から出
力されたデジタル信号Ｓ１を保持する保持手段であるＡ
／Ｄリザルトレジスタ３のデータ入力端子に接続されて
いる。Ａ／Ｄリザルトレジスタ３は、書き込み信号入力
端子ＷＲに書き込み信号ｗが入力されたとき、デジタル
信号Ｓ１を取り込んで保持し、読み出し信号入力端子Ｒ
Ｄに読み出し信号ｒが入力されたとき、出力端子ＯＵＴ
からデジタル信号Ｓ１をｎビットの出力信号ｏｕｔとし
て出力する回路である。
ジタル値を格納するレジスタを有し、そのレジスタは、
格納されているデジタル値を読み出すことのみができる
構成になっている。ＡＤＣの機能としては、Ａ／Ｄ変換
が完了した後の変換結果を知ることができれば良いた
め、Ａ／Ｄ変換部からの出力系統以外にはレジスタへの
データ書き込みの手段を有していない。又、Ａ／Ｄ変換
結果が格納されるレジスタに、Ａ／Ｄ変換結果以外のデ
ータを格納できる構成になっていない。図２は、従来の
ＡＤＣの概略の構成ブロック図である。このＡＤＣは、
アナログ信号Ａを入力する入力端子ＩＮを有している。
入力端子ＩＮは、アナログ信号Ａを量子化してｎ（ｎ；
自然数）ビットのデジタル信号Ｓ１に変換するアナログ
／デジタル変換部（以下、Ａ／Ｄ変換部という）１の入
力端子に接続されている。Ａ／Ｄ変換部１の出力側は、
ｎビットのデータバス２を介し、Ａ／Ｄ変換部１から出
力されたデジタル信号Ｓ１を保持する保持手段であるＡ
／Ｄリザルトレジスタ３のデータ入力端子に接続されて
いる。Ａ／Ｄリザルトレジスタ３は、書き込み信号入力
端子ＷＲに書き込み信号ｗが入力されたとき、デジタル
信号Ｓ１を取り込んで保持し、読み出し信号入力端子Ｒ
Ｄに読み出し信号ｒが入力されたとき、出力端子ＯＵＴ
からデジタル信号Ｓ１をｎビットの出力信号ｏｕｔとし
て出力する回路である。
【０００３】図３は、図２中のリザルトレジスタ３の回
路図である。リザルトレジスタ３は、入力信号ｄ１〜ｄ
ｎをそれぞれ入力するデータ入力端子Ｄ１〜Ｄｎを有し
ている。データ入力端子Ｄ１〜Ｄｎは、遅延フリップフ
ロップ（以下、Ｄ−ＦＦという）３−１〜３−ｎのデー
タ端子Ｄにそれぞれ接続されている。書き込み信号入力
端子ＷＲは、Ｄ−ＦＦ３−１〜３−ｎの各クロック入力
端子ＣＫに共通に接続されている。Ｄ−ＦＦ３−１〜３
−ｎは、入力信号ｄ１〜ｄｎを書き込み信号ｗに同期し
て取り込んで保持する回路である。Ｄ−ＦＦ３−１〜３
−ｎの各出力端子Ｑは、バッファＢ１〜Ｂｎの入力側に
それぞれ接続されている。読み出し信号入力端子ＲＤ
は、バッファＢ１〜Ｂｎの各制御端子に共通に接続され
ている。バッファＢ１〜Ｂｎは、読み出し信号ｒに同期
して、Ｄ−ＦＦ３−１〜３−ｎの各出力信号Ｓ３−１〜
Ｓ３−ｎを出力端子Ｑ１〜Ｑｎから出力信号ｑ１〜ｑｎ
としてそれぞれ出力する回路である。
路図である。リザルトレジスタ３は、入力信号ｄ１〜ｄ
ｎをそれぞれ入力するデータ入力端子Ｄ１〜Ｄｎを有し
ている。データ入力端子Ｄ１〜Ｄｎは、遅延フリップフ
ロップ（以下、Ｄ−ＦＦという）３−１〜３−ｎのデー
タ端子Ｄにそれぞれ接続されている。書き込み信号入力
端子ＷＲは、Ｄ−ＦＦ３−１〜３−ｎの各クロック入力
端子ＣＫに共通に接続されている。Ｄ−ＦＦ３−１〜３
−ｎは、入力信号ｄ１〜ｄｎを書き込み信号ｗに同期し
て取り込んで保持する回路である。Ｄ−ＦＦ３−１〜３
−ｎの各出力端子Ｑは、バッファＢ１〜Ｂｎの入力側に
それぞれ接続されている。読み出し信号入力端子ＲＤ
は、バッファＢ１〜Ｂｎの各制御端子に共通に接続され
ている。バッファＢ１〜Ｂｎは、読み出し信号ｒに同期
して、Ｄ−ＦＦ３−１〜３−ｎの各出力信号Ｓ３−１〜
Ｓ３−ｎを出力端子Ｑ１〜Ｑｎから出力信号ｑ１〜ｑｎ
としてそれぞれ出力する回路である。
【０００４】図４は、図３中のバッファＢ１の回路図で
ある。バッファＢ１は、Ｐチャネル型ＭＯＳＦＥＴ（以
下、ＰＭＯＳという）１１，１２、Ｎチャネル型ＭＯＳ
ＦＥＴ（以下、ＮＭＯＳという）１３，１４、インバー
タ１５，１６を備えている。ＰＭＯＳ１１のソースＳは
電源電位Ｖｄｄに接続され、ドレインＤがＰＭＯＳ１２
のソースＳに接続されている。ＰＭＯＳ１２のドレイン
ＤはＮＭＯＳ１３のドレインＤに接続されると共に、出
力端子Ｑ１に接続されている。ＮＭＯＳ１３のソースＳ
はＮＭＯＳ１４のドレインＤに接続され、ＮＭＯＳ１４
のソースＳがグランドに接続されている。Ｄ−ＦＦ３−
１からの出力信号Ｓ３−１は、インバータ１５の入力側
に入力されるようになっている。インバータ１５の出力
側は、ＰＭＯＳ１２のゲートＧに接続されると共に、Ｎ
ＭＯＳ１３のゲートＧに接続されている。読み出し信号
ｒは、インバータ１６を介してＰＭＯＳ１１のゲートＧ
に入力されると共に、ＮＭＯＳ１４のゲートＧに入力さ
れるようになっている。尚、バッファＢ２〜Ｂｎもバッ
ファＢ１と同様の構成になっている。
ある。バッファＢ１は、Ｐチャネル型ＭＯＳＦＥＴ（以
下、ＰＭＯＳという）１１，１２、Ｎチャネル型ＭＯＳ
ＦＥＴ（以下、ＮＭＯＳという）１３，１４、インバー
タ１５，１６を備えている。ＰＭＯＳ１１のソースＳは
電源電位Ｖｄｄに接続され、ドレインＤがＰＭＯＳ１２
のソースＳに接続されている。ＰＭＯＳ１２のドレイン
ＤはＮＭＯＳ１３のドレインＤに接続されると共に、出
力端子Ｑ１に接続されている。ＮＭＯＳ１３のソースＳ
はＮＭＯＳ１４のドレインＤに接続され、ＮＭＯＳ１４
のソースＳがグランドに接続されている。Ｄ−ＦＦ３−
１からの出力信号Ｓ３−１は、インバータ１５の入力側
に入力されるようになっている。インバータ１５の出力
側は、ＰＭＯＳ１２のゲートＧに接続されると共に、Ｎ
ＭＯＳ１３のゲートＧに接続されている。読み出し信号
ｒは、インバータ１６を介してＰＭＯＳ１１のゲートＧ
に入力されると共に、ＮＭＯＳ１４のゲートＧに入力さ
れるようになっている。尚、バッファＢ２〜Ｂｎもバッ
ファＢ１と同様の構成になっている。
【０００５】次に、図２に示す従来のＡＤＣの動作を説
明する。入力端子ＩＮから入力されたアナログ信号Ａ
は、Ａ／Ｄ変換部１でｎビットのデジタル信号Ｓ１に変
換され、データバス２を経てＡ／Ｄリザルトレジスタ３
に入力される。Ａ／Ｄリザルトレジスタ３は、書き込み
信号入力端子ＷＲに書き込み信号ｗが入力されたとき、
デジタル信号Ｓ１を取り込んで保持し、読み出し信号入
力端子ＲＤに読み出し信号ｒが入力されたとき、デジタ
ル信号Ｓ１を出力端子ＯＵＴからｎビットの出力信号ｏ
ｕｔとして出力する。
明する。入力端子ＩＮから入力されたアナログ信号Ａ
は、Ａ／Ｄ変換部１でｎビットのデジタル信号Ｓ１に変
換され、データバス２を経てＡ／Ｄリザルトレジスタ３
に入力される。Ａ／Ｄリザルトレジスタ３は、書き込み
信号入力端子ＷＲに書き込み信号ｗが入力されたとき、
デジタル信号Ｓ１を取り込んで保持し、読み出し信号入
力端子ＲＤに読み出し信号ｒが入力されたとき、デジタ
ル信号Ｓ１を出力端子ＯＵＴからｎビットの出力信号ｏ
ｕｔとして出力する。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
ＡＤＣにおいては、次のような課題があった。即ち、従
来のＡＤＣでは、Ａ／Ｄ変換部１が正常に動作している
か、或いはＡ／Ｄ変換結果を格納するリザルトレジスタ
３は正常に動作しているかを確認することが困難であっ
た。例えば、デジタルデータで００ｈ（ｈ；１６進
数）、５５ｈ、ＡＡｈ、ＦＦｈ等、任意のデータをリザ
ルトレジスタ３に確実に書き込みでき、かつ一定時間ラ
ッチでき、更に読み出し可能であるか否かをテストする
ことを考える。Ａ／Ｄ変換部１のテストは、所定のアナ
ログ信号源を用意し、このアナログ信号源から出力され
るアナログ信号を入力端子ＩＮに入力した状態でＡ／Ｄ
変換部１を起動する。Ａ／Ｄ変換結果Ｓ１はリザルトレ
ジスタ３に格納される。次に、リザルトレジスタ３に格
納されたデータを読み出し、このデータと理想のＡＤ
Ｃ、即ち誤差を含まない理論上のＡＤＣの場合のＡ／Ｄ
変換結果とを比較し、その差をＡＤＣの精度誤差として
確認する。
ＡＤＣにおいては、次のような課題があった。即ち、従
来のＡＤＣでは、Ａ／Ｄ変換部１が正常に動作している
か、或いはＡ／Ｄ変換結果を格納するリザルトレジスタ
３は正常に動作しているかを確認することが困難であっ
た。例えば、デジタルデータで００ｈ（ｈ；１６進
数）、５５ｈ、ＡＡｈ、ＦＦｈ等、任意のデータをリザ
ルトレジスタ３に確実に書き込みでき、かつ一定時間ラ
ッチでき、更に読み出し可能であるか否かをテストする
ことを考える。Ａ／Ｄ変換部１のテストは、所定のアナ
ログ信号源を用意し、このアナログ信号源から出力され
るアナログ信号を入力端子ＩＮに入力した状態でＡ／Ｄ
変換部１を起動する。Ａ／Ｄ変換結果Ｓ１はリザルトレ
ジスタ３に格納される。次に、リザルトレジスタ３に格
納されたデータを読み出し、このデータと理想のＡＤ
Ｃ、即ち誤差を含まない理論上のＡＤＣの場合のＡ／Ｄ
変換結果とを比較し、その差をＡＤＣの精度誤差として
確認する。
【０００７】リザルトレジスタ３の不具合が生じている
場合、又はＡ／Ｄ変換部１の不具合が生じている場合、
又は、双方の不具合が生じている場合は、いずれも前記
の誤差が大きくなるという形で確認されるが、その原因
が何によるものか判別できない。又、従来のＡＤＣの回
路構成の場合、リザルトレジスタ３には不具合は生じて
いないものとしてテストを行っていた。そのため、もし
リザルトレジスタ３のみに不具合が生じている場合は、
ＡＤＣの解析、評価、及びテストにおいて、真の現象が
把握できないという問題があった。次に、リザルトレジ
スタ３の不具合の例を説明する。これは、一般に知られ
るデジタル回路の不具合であり、集積回路の製造工程で
生じるホトリソ欠陥、パーティクル、ウエハ欠陥等各種
要因によってレイアウトされたトランジスタの１部が異
常となるものである。この異常の現象としては、例え
ば、次のような現象（１）〜（６）がある。
場合、又はＡ／Ｄ変換部１の不具合が生じている場合、
又は、双方の不具合が生じている場合は、いずれも前記
の誤差が大きくなるという形で確認されるが、その原因
が何によるものか判別できない。又、従来のＡＤＣの回
路構成の場合、リザルトレジスタ３には不具合は生じて
いないものとしてテストを行っていた。そのため、もし
リザルトレジスタ３のみに不具合が生じている場合は、
ＡＤＣの解析、評価、及びテストにおいて、真の現象が
把握できないという問題があった。次に、リザルトレジ
スタ３の不具合の例を説明する。これは、一般に知られ
るデジタル回路の不具合であり、集積回路の製造工程で
生じるホトリソ欠陥、パーティクル、ウエハ欠陥等各種
要因によってレイアウトされたトランジスタの１部が異
常となるものである。この異常の現象としては、例え
ば、次のような現象（１）〜（６）がある。
【０００８】（１） トランジスタが動作しない。 （２） トランジスタ内部で漏れ電流が発生する。 （３） オン／オフ動作しない。 （４） １度オフするとオンしなくなる。 （５） 高温時のみ動作しない。 （６） 或る電圧レベルのみ動作しない。
【０００９】以上のような各種の現象が生じる。そのた
め、例えばラッチの場合を考えると、温度、電源、電
圧、周波数等が或る条件のとき、ラッチ中のデータが、
反転（リテンション）する、低レベル（以下、“Ｌ”と
いう）しか書き込めない、高レベル（以下、“Ｈ”とい
う）しか読み出せない等の現象となる。次に、複数のア
ナログ信号を処理するための多チャネルのＡＤＣの問題
点を説明する。一般に、多チャネルＡＤＣは、例えば８
チャネル、１０チャネル、１６チャネル等のように、所
定のチャネル数を備えた回路構成となっているが、実際
に使用するチャネル数が多チャネルＡＤＣのチャネル数
よりも少ない場合、残りの端子は使用しないため、無駄
が生じている。又、Ａ／Ｄ変換部が内蔵されているマイ
クロコントローラのＡ／Ｄ変換部のアナログ入力端子
は、マイクロコントローラの汎用入力ポートと兼用とな
っており、アナログ入力端子として使用しない場合、端
子の機能選択により、信号入力端子として利用する等の
提案はなされている。しかし、この場合でも、マイクロ
コントローラ内部では、複数のアナログ入力に対応する
リザルトレジスタがあっても使用できないという無駄が
生じており、問題となっていた。
め、例えばラッチの場合を考えると、温度、電源、電
圧、周波数等が或る条件のとき、ラッチ中のデータが、
反転（リテンション）する、低レベル（以下、“Ｌ”と
いう）しか書き込めない、高レベル（以下、“Ｈ”とい
う）しか読み出せない等の現象となる。次に、複数のア
ナログ信号を処理するための多チャネルのＡＤＣの問題
点を説明する。一般に、多チャネルＡＤＣは、例えば８
チャネル、１０チャネル、１６チャネル等のように、所
定のチャネル数を備えた回路構成となっているが、実際
に使用するチャネル数が多チャネルＡＤＣのチャネル数
よりも少ない場合、残りの端子は使用しないため、無駄
が生じている。又、Ａ／Ｄ変換部が内蔵されているマイ
クロコントローラのＡ／Ｄ変換部のアナログ入力端子
は、マイクロコントローラの汎用入力ポートと兼用とな
っており、アナログ入力端子として使用しない場合、端
子の機能選択により、信号入力端子として利用する等の
提案はなされている。しかし、この場合でも、マイクロ
コントローラ内部では、複数のアナログ入力に対応する
リザルトレジスタがあっても使用できないという無駄が
生じており、問題となっていた。
【００１０】
【課題を解決するための手段】本発明は、前記課題を解
決するために、アナログ信号を量子化して所定のビット
数のデジタル信号に変換するＡ／Ｄ変換部と、前記Ａ／
Ｄ変換部から出力されたデジタル信号を保持する保持手
段とを、備えたＡＤＣにおいて、次のような手段を設け
ている。即ち、前記Ａ／Ｄ変換部から出力されたデジタ
ル信号又は外部から入力された前記所定のビット数と同
一ビット数の任意のデジタル信号のいずれか一方を選択
して前記保持手段へ入力する選択手段を、設けている。
決するために、アナログ信号を量子化して所定のビット
数のデジタル信号に変換するＡ／Ｄ変換部と、前記Ａ／
Ｄ変換部から出力されたデジタル信号を保持する保持手
段とを、備えたＡＤＣにおいて、次のような手段を設け
ている。即ち、前記Ａ／Ｄ変換部から出力されたデジタ
ル信号又は外部から入力された前記所定のビット数と同
一ビット数の任意のデジタル信号のいずれか一方を選択
して前記保持手段へ入力する選択手段を、設けている。
【００１１】
【作用】本発明によれば、以上のようにＡＤＣを構成し
たので、アナログ信号は、Ａ／Ｄ変換部で量子化されて
所定のビット数のデジタル信号に変換される。前記Ａ／
Ｄ変換部から出力されたデジタル信号、又は外部から入
力された前記所定のビット数と同一ビット数の任意のデ
ジタル信号のうちのいずれか一方のデジタル信号が、選
択手段で選択されて保持手段へ入力されて保持される。
そのため、Ａ／Ｄ変換部及び保持手段の動作テストが個
別に実施される。従って、前記課題を解決できるのであ
る。
たので、アナログ信号は、Ａ／Ｄ変換部で量子化されて
所定のビット数のデジタル信号に変換される。前記Ａ／
Ｄ変換部から出力されたデジタル信号、又は外部から入
力された前記所定のビット数と同一ビット数の任意のデ
ジタル信号のうちのいずれか一方のデジタル信号が、選
択手段で選択されて保持手段へ入力されて保持される。
そのため、Ａ／Ｄ変換部及び保持手段の動作テストが個
別に実施される。従って、前記課題を解決できるのであ
る。
【００１２】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示すＡＤＣの構成ブロ
ック図であり、従来の図２中の要素と共通の要素には共
通の符号が付されている。このＡＤＣは、従来の図２と
同様に、アナログ信号Ａを入力する入力端子ＩＮを有し
ている。入力端子ＩＮは、アナログ信号Ａを量子化して
ｎビットのデジタル信号Ｓ１に変換するＡ／Ｄ変換部１
の入力端子に接続されている。Ａ／Ｄ変換部１の出力側
は、ｎビットのデータバス２を介し、選択手段であるセ
レクタ４の一方の入力側に接続されている。セレクタ４
の他方の入力側には、ｎビットの任意のデジタル信号Ｓ
５を外部から入力するためのデータバス５が接続されて
いる。セレクタ４の出力側は、データバス６を介してＡ
／Ｄリザルトレジスタ３のデータ入力端子に接続されて
いる。セレクタ４は、Ａ／Ｄ変換部１から出力されたデ
ジタル信号Ｓ１又は外部から入力されたデジタル信号Ｓ
５のいずれか一方を選択信号ｓｅｌに基づき選択してＡ
／Ｄリザルトレジスタ３へ入力する回路である。
ック図であり、従来の図２中の要素と共通の要素には共
通の符号が付されている。このＡＤＣは、従来の図２と
同様に、アナログ信号Ａを入力する入力端子ＩＮを有し
ている。入力端子ＩＮは、アナログ信号Ａを量子化して
ｎビットのデジタル信号Ｓ１に変換するＡ／Ｄ変換部１
の入力端子に接続されている。Ａ／Ｄ変換部１の出力側
は、ｎビットのデータバス２を介し、選択手段であるセ
レクタ４の一方の入力側に接続されている。セレクタ４
の他方の入力側には、ｎビットの任意のデジタル信号Ｓ
５を外部から入力するためのデータバス５が接続されて
いる。セレクタ４の出力側は、データバス６を介してＡ
／Ｄリザルトレジスタ３のデータ入力端子に接続されて
いる。セレクタ４は、Ａ／Ｄ変換部１から出力されたデ
ジタル信号Ｓ１又は外部から入力されたデジタル信号Ｓ
５のいずれか一方を選択信号ｓｅｌに基づき選択してＡ
／Ｄリザルトレジスタ３へ入力する回路である。
【００１３】図５は、図１中のセレクタ４の一構成例を
示す回路図である。但し、図５では、ｎビットのセレク
タ４のうちの１ビット分のみを示している。セレクタ４
は、２入力ＡＮＤゲート４−１，４−２、インバータ４
−３、及び２入力ＯＲゲート４−４を備えている。ＡＮ
Ｄゲート４−１の一方の入力端子には、ｎビットのデジ
タル信号Ｓ１のうちの或る１ビットが入力され、他方の
入力端子には、選択信号ｓｅｌが入力されるようになっ
ている。ＡＮＤゲート４−２の一方の入力端子には、ｎ
ビットのデジタル信号Ｓ５のうちの或る１ビットが入力
され、他方の入力端子には、選択信号ｓｅｌがインバー
タ４−３で反転されて入力されるようになっている。Ａ
ＮＤゲート４−１の出力端子及びＡＮＤゲート４−２の
出力端子は、２入力ＯＲゲート４−４の各入力端子にそ
れぞれ接続されている。ＯＲゲート４−４の出力端子か
らは、デジタル信号Ｓ１又はデジタル信号Ｓ５のいずれ
か一方が選択信号ｓｅｌに基づき選択されて出力される
ようになっている。
示す回路図である。但し、図５では、ｎビットのセレク
タ４のうちの１ビット分のみを示している。セレクタ４
は、２入力ＡＮＤゲート４−１，４−２、インバータ４
−３、及び２入力ＯＲゲート４−４を備えている。ＡＮ
Ｄゲート４−１の一方の入力端子には、ｎビットのデジ
タル信号Ｓ１のうちの或る１ビットが入力され、他方の
入力端子には、選択信号ｓｅｌが入力されるようになっ
ている。ＡＮＤゲート４−２の一方の入力端子には、ｎ
ビットのデジタル信号Ｓ５のうちの或る１ビットが入力
され、他方の入力端子には、選択信号ｓｅｌがインバー
タ４−３で反転されて入力されるようになっている。Ａ
ＮＤゲート４−１の出力端子及びＡＮＤゲート４−２の
出力端子は、２入力ＯＲゲート４−４の各入力端子にそ
れぞれ接続されている。ＯＲゲート４−４の出力端子か
らは、デジタル信号Ｓ１又はデジタル信号Ｓ５のいずれ
か一方が選択信号ｓｅｌに基づき選択されて出力される
ようになっている。
【００１４】次に、図１に示すＡＤＣの動作を説明す
る。先ず、Ａ／Ｄ変換開始からＡ／Ｄ変換結果格納まで
の動作を説明する。入力端子ＩＮにアナログ入力信号Ａ
が入力され、Ａ／Ｄ変換部１によってＡ／Ｄ変換が終了
した後、データバス２にデジタル信号Ｓ１が出力され
る。選択信号ｓｅｌが“Ｈ”のときは、デジタル信号Ｓ
１がセレクタ４で選択されてＡ／Ｄリザルトレジスタ３
に格納される。Ａ／Ｄ変換部１によりＡ／Ｄ変換が完了
し、デジタル信号Ｓ１がＡ／Ｄリザルトレジスタ３の入
力端子に伝えられた時点で、図示しないＡＤＣ制御ブロ
ックから書き込み制御端子ＷＲに書き込み信号ｗが入力
され、内部のＤ−ＦＦにデジタル信号Ｓ１がラッチされ
る。尚、デジタル信号Ｓ１を読み出すときは、読み出し
信号ｒを“Ｈ”にすることにより、出力端子ＯＵＴから
ｎビットの出力信号ｏｕｔが出力される。一方、選択信
号ｓｅｌが“Ｌ”のときは、セレクタ４により、Ａ／Ｄ
変換部１からのデジタル信号Ｓ１は選択されず、外部か
らのデジタル信号Ｓ５が選択される。そのため、選択信
号ｓｅｌが“Ｌ”のときは、データバス５に任意のデー
タを入力し、書き込み制御端子ＷＲに書き込み信号ｗを
入力することにより、任意のデータがＡ／Ｄリザルトレ
ジスタ３に格納される。読み出し動作は、選択信号ｓｅ
ｌが“Ｈ”の場合と同様である。
る。先ず、Ａ／Ｄ変換開始からＡ／Ｄ変換結果格納まで
の動作を説明する。入力端子ＩＮにアナログ入力信号Ａ
が入力され、Ａ／Ｄ変換部１によってＡ／Ｄ変換が終了
した後、データバス２にデジタル信号Ｓ１が出力され
る。選択信号ｓｅｌが“Ｈ”のときは、デジタル信号Ｓ
１がセレクタ４で選択されてＡ／Ｄリザルトレジスタ３
に格納される。Ａ／Ｄ変換部１によりＡ／Ｄ変換が完了
し、デジタル信号Ｓ１がＡ／Ｄリザルトレジスタ３の入
力端子に伝えられた時点で、図示しないＡＤＣ制御ブロ
ックから書き込み制御端子ＷＲに書き込み信号ｗが入力
され、内部のＤ−ＦＦにデジタル信号Ｓ１がラッチされ
る。尚、デジタル信号Ｓ１を読み出すときは、読み出し
信号ｒを“Ｈ”にすることにより、出力端子ＯＵＴから
ｎビットの出力信号ｏｕｔが出力される。一方、選択信
号ｓｅｌが“Ｌ”のときは、セレクタ４により、Ａ／Ｄ
変換部１からのデジタル信号Ｓ１は選択されず、外部か
らのデジタル信号Ｓ５が選択される。そのため、選択信
号ｓｅｌが“Ｌ”のときは、データバス５に任意のデー
タを入力し、書き込み制御端子ＷＲに書き込み信号ｗを
入力することにより、任意のデータがＡ／Ｄリザルトレ
ジスタ３に格納される。読み出し動作は、選択信号ｓｅ
ｌが“Ｈ”の場合と同様である。
【００１５】以上のように、この第１の実施例では、セ
レクタ４と任意のデータを入力するデータバス５とを設
け、Ａ／Ｄリザルトレジスタ３に対して任意のデータを
ラッチさせる手段を追加したので、以下に示す利点が得
られる。即ち、Ａ／Ｄ変換部１を動作させなくても、Ａ
／Ｄリザルトレジスタ３に任意のデータを書き込むか又
は読み出すことにより、Ａ／Ｄリザルトレジスタ３のテ
ストが容易にできる。例えば、８ビットのＡ／Ｄリザル
トレジスタのテストの場合、“0000,0000 ”、“1010,1
010 ”、“0101,0101 ”、“1111,1111 ”の４通りのデ
ータを、データバス５経由でＡ／Ｄリザルトレジスタ３
に書き込むか又は読み出すことでテストを実施できる。
このテストでは、隣り合うビット同志で干渉があるか否
かを確認するため、“0101・・・”や“1010・・・”の
テストをする。もし、データラインのショート等があれ
ば、“0101”と書き込んでも、例えば２ビット目の
“１”が“０”に引っ張られ、“0001”に変化すること
がある。そのため、ビット干渉テストデータを前記４通
りのデータのように容易かつ確実に用意し、かつ設定で
き、リザルトレジスタ３の動作テストを完全に実施でき
る。これに対し、従来のようにＡ／Ｄ変換部１のみから
Ａ／Ｄリザルトレジスタ３へデータ設定する場合は、次
のような操作（ａ）〜（ｃ）を行っていた。
レクタ４と任意のデータを入力するデータバス５とを設
け、Ａ／Ｄリザルトレジスタ３に対して任意のデータを
ラッチさせる手段を追加したので、以下に示す利点が得
られる。即ち、Ａ／Ｄ変換部１を動作させなくても、Ａ
／Ｄリザルトレジスタ３に任意のデータを書き込むか又
は読み出すことにより、Ａ／Ｄリザルトレジスタ３のテ
ストが容易にできる。例えば、８ビットのＡ／Ｄリザル
トレジスタのテストの場合、“0000,0000 ”、“1010,1
010 ”、“0101,0101 ”、“1111,1111 ”の４通りのデ
ータを、データバス５経由でＡ／Ｄリザルトレジスタ３
に書き込むか又は読み出すことでテストを実施できる。
このテストでは、隣り合うビット同志で干渉があるか否
かを確認するため、“0101・・・”や“1010・・・”の
テストをする。もし、データラインのショート等があれ
ば、“0101”と書き込んでも、例えば２ビット目の
“１”が“０”に引っ張られ、“0001”に変化すること
がある。そのため、ビット干渉テストデータを前記４通
りのデータのように容易かつ確実に用意し、かつ設定で
き、リザルトレジスタ３の動作テストを完全に実施でき
る。これに対し、従来のようにＡ／Ｄ変換部１のみから
Ａ／Ｄリザルトレジスタ３へデータ設定する場合は、次
のような操作（ａ）〜（ｃ）を行っていた。
【００１６】（ａ） 前記のようなテストデータを得る
ために、入力端子ＩＮにアナログ入力信号Ａを入力す
る。 （ｂ） Ａ／Ｄ変換部１を動作させる。 （ｃ） Ａ／Ｄ変換完了により、テストデータをラッチ
する。 そのため、テスト時間が長くかかっていた。又、時間が
かかるだけでなく、所定のデジタルデータを出力できな
い場合もあり、その場合、テストが不可能になることが
あった。例えば、Ａ／Ｄ変換部１のゼロスケール誤差や
フルスケール誤差が大きいと、変換結果として、２進表
示で全て“０”のときや、全て“１”の結果は得られな
い。そのため、最下位に当たるレジスタは、特にテスト
が困難であった。しかし、本実施例のように、直接デジ
タルデータを書き込む手段を持つとにより、これらの問
題点は全て解決される。
ために、入力端子ＩＮにアナログ入力信号Ａを入力す
る。 （ｂ） Ａ／Ｄ変換部１を動作させる。 （ｃ） Ａ／Ｄ変換完了により、テストデータをラッチ
する。 そのため、テスト時間が長くかかっていた。又、時間が
かかるだけでなく、所定のデジタルデータを出力できな
い場合もあり、その場合、テストが不可能になることが
あった。例えば、Ａ／Ｄ変換部１のゼロスケール誤差や
フルスケール誤差が大きいと、変換結果として、２進表
示で全て“０”のときや、全て“１”の結果は得られな
い。そのため、最下位に当たるレジスタは、特にテスト
が困難であった。しかし、本実施例のように、直接デジ
タルデータを書き込む手段を持つとにより、これらの問
題点は全て解決される。
【００１７】第２の実施例 図６は、本発明の第２の実施例を示すＡＤＣの構成ブロ
ック図であり、図１中の要素と共通の要素には共通の符
号が付されている。このＡＤＣは、多チャネルのアナロ
グ信号Ａ０〜Ａｍ（ｍ；自然数）を入力する入力端子Ｃ
Ｈ０〜ＣＨｍを有している。入力端子ＣＨ０〜ＣＨｍ
は、アナログスイッチ７−０〜７−ｍをそれぞれ介して
Ａ／Ｄ変換部１の入力端子に接続されている。アナログ
スイッチ７−０〜７−ｍは、制御信号ｓ０〜ｓｍに基づ
いてそれぞれオン／オフ動作する機能を有している。Ａ
／Ｄ変換部１の出力側は、ｎビットのデータバス２Ａを
介し、選択手段であるセレクタ４−０〜４−ｍの各一方
の入力側に接続されている。セレクタ４−０〜４−ｍの
各他方の入力側には、ｎビットの任意のデジタル信号Ｓ
５を外部から入力するためのデータバス５Ａが接続され
ている。セレクタ４−０〜４−ｍの各出力側は、データ
バス６−０〜６−ｍをそれぞれ介してＡ／Ｄリザルトレ
ジスタ３−０〜３−ｍの各データ入力端子にそれぞれ接
続されている。セレクタ４−０〜４−ｍは、Ａ／Ｄ変換
部１から出力されたデジタル信号Ｓ１又は外部から入力
されたデジタル信号Ｓ５のいずれか一方を選択信号ｓｅ
ｌに基づき選択してＡ／Ｄリザルトレジスタ３−０〜３
−ｍへそれぞれ入力する回路である。
ック図であり、図１中の要素と共通の要素には共通の符
号が付されている。このＡＤＣは、多チャネルのアナロ
グ信号Ａ０〜Ａｍ（ｍ；自然数）を入力する入力端子Ｃ
Ｈ０〜ＣＨｍを有している。入力端子ＣＨ０〜ＣＨｍ
は、アナログスイッチ７−０〜７−ｍをそれぞれ介して
Ａ／Ｄ変換部１の入力端子に接続されている。アナログ
スイッチ７−０〜７−ｍは、制御信号ｓ０〜ｓｍに基づ
いてそれぞれオン／オフ動作する機能を有している。Ａ
／Ｄ変換部１の出力側は、ｎビットのデータバス２Ａを
介し、選択手段であるセレクタ４−０〜４−ｍの各一方
の入力側に接続されている。セレクタ４−０〜４−ｍの
各他方の入力側には、ｎビットの任意のデジタル信号Ｓ
５を外部から入力するためのデータバス５Ａが接続され
ている。セレクタ４−０〜４−ｍの各出力側は、データ
バス６−０〜６−ｍをそれぞれ介してＡ／Ｄリザルトレ
ジスタ３−０〜３−ｍの各データ入力端子にそれぞれ接
続されている。セレクタ４−０〜４−ｍは、Ａ／Ｄ変換
部１から出力されたデジタル信号Ｓ１又は外部から入力
されたデジタル信号Ｓ５のいずれか一方を選択信号ｓｅ
ｌに基づき選択してＡ／Ｄリザルトレジスタ３−０〜３
−ｍへそれぞれ入力する回路である。
【００１８】書き込み信号ｗは、２入力ＡＮＤゲート８
−０〜８−ｍの各一方の入力端子に入力されるようにな
っている。ＡＮＤゲート８−０〜８−ｍの各他方の入力
端子には、制御信号ｓ０〜ｓｍがそれぞれ入力されるよ
うになっている。読み出し信号ｒは、２入力ＡＮＤゲー
ト９−０〜９−ｍの各一方の入力端子に入力されるよう
になっている。ＡＮＤゲート９−０〜９−ｍの各他方の
入力端子には、制御信号ｓ０〜ｓｍがそれぞれ入力され
るようになっている。ＡＮＤゲート８−０〜８−ｍの各
出力端子は、Ａ／Ｄリザルトレジスタ３−０〜３−ｍの
各書き込み信号入力端子ＷＲに接続され、ＡＮＤゲート
９−０〜９−ｍの各出力端子は、Ａ／Ｄリザルトレジス
タ３−０〜３−ｍの各読み出し信号入力端子ＲＤに接続
されている。Ａ／Ｄリザルトレジスタ３−０〜３−ｍの
各出力端子ＯＵＴからは、ｎビットのデータバス１０に
各出力信号ｏｕｔが出力されるようになっている。
−０〜８−ｍの各一方の入力端子に入力されるようにな
っている。ＡＮＤゲート８−０〜８−ｍの各他方の入力
端子には、制御信号ｓ０〜ｓｍがそれぞれ入力されるよ
うになっている。読み出し信号ｒは、２入力ＡＮＤゲー
ト９−０〜９−ｍの各一方の入力端子に入力されるよう
になっている。ＡＮＤゲート９−０〜９−ｍの各他方の
入力端子には、制御信号ｓ０〜ｓｍがそれぞれ入力され
るようになっている。ＡＮＤゲート８−０〜８−ｍの各
出力端子は、Ａ／Ｄリザルトレジスタ３−０〜３−ｍの
各書き込み信号入力端子ＷＲに接続され、ＡＮＤゲート
９−０〜９−ｍの各出力端子は、Ａ／Ｄリザルトレジス
タ３−０〜３−ｍの各読み出し信号入力端子ＲＤに接続
されている。Ａ／Ｄリザルトレジスタ３−０〜３−ｍの
各出力端子ＯＵＴからは、ｎビットのデータバス１０に
各出力信号ｏｕｔが出力されるようになっている。
【００１９】次に、図６に示すＡＤＣの動作を説明す
る。先ず、通常のＡ／Ｄ変換動作を説明する。入力端子
ＣＨ０から入力されたアナログ信号Ａ０を変換する場
合、制御信号ｓ０が“Ｈ”、かつ他の制御信号ｓ１〜ｓ
ｍは“Ｌ”になる。そのためアナログスイッチ７−０が
オン状態になり、かつＡＮＤゲート８−０，９−０がア
クティブ状態となる。又、選択信号ｓｅｌは、セレクタ
４−０がデジタル信号Ｓ１を選択するように所定のレベ
ルに設定される。この状態でＡ／Ｄ変換部１を起動し、
アナログ信号Ａ０のＡ／Ｄ変換完了後、書き込み端子Ｗ
Ｒに書き込み信号ｗを入力することにより、リザルトレ
ジスタ３−０にＡ／Ｄ変換結果であるデジタル信号Ｓ１
が格納される。又、読み出し端子ＲＤに読み出し信号ｒ
を入力することにより、データバス１０経由でリザルト
レジスタ３−０に格納されたデジタル信号Ｓ１が読み出
される。同様に、入力端子ＣＨ１〜ＣＨｍについても、
制御信号ｓ１〜ｓｍを制御することにより、アナログ信
号Ａ１〜Ａｍの各Ａ／Ｄ変換結果がリザルトレジスタ３
−１〜３−ｍにそれぞれ格納される。
る。先ず、通常のＡ／Ｄ変換動作を説明する。入力端子
ＣＨ０から入力されたアナログ信号Ａ０を変換する場
合、制御信号ｓ０が“Ｈ”、かつ他の制御信号ｓ１〜ｓ
ｍは“Ｌ”になる。そのためアナログスイッチ７−０が
オン状態になり、かつＡＮＤゲート８−０，９−０がア
クティブ状態となる。又、選択信号ｓｅｌは、セレクタ
４−０がデジタル信号Ｓ１を選択するように所定のレベ
ルに設定される。この状態でＡ／Ｄ変換部１を起動し、
アナログ信号Ａ０のＡ／Ｄ変換完了後、書き込み端子Ｗ
Ｒに書き込み信号ｗを入力することにより、リザルトレ
ジスタ３−０にＡ／Ｄ変換結果であるデジタル信号Ｓ１
が格納される。又、読み出し端子ＲＤに読み出し信号ｒ
を入力することにより、データバス１０経由でリザルト
レジスタ３−０に格納されたデジタル信号Ｓ１が読み出
される。同様に、入力端子ＣＨ１〜ＣＨｍについても、
制御信号ｓ１〜ｓｍを制御することにより、アナログ信
号Ａ１〜Ａｍの各Ａ／Ｄ変換結果がリザルトレジスタ３
−１〜３−ｍにそれぞれ格納される。
【００２０】次に、データバス５Ａ経由で、リザルトレ
ジスタ３−０〜３−ｍにデジタル信号Ｓ５を設定する場
合を説明する。選択信号ｓｅｌは、セレクタ４−０がデ
ジタル信号Ｓ５を選択するように所定のレベルに設定さ
れる。この状態で、データバス５Ａにデジタル信号Ｓ５
を入力し、以下、前記Ａ／Ｄ変換の場合と同様に各レジ
スタにデジタル信号Ｓ５が書き込まれる。以上のよう
に、この第２の実施例では、次のような利点がある。第
１の実施例と同様に、各レジスタ自体のテストが高速か
つ容易に確実に実施できる他に、未使用のアナログ信号
入力端子がある場合、内部回路の有効利用が可能にな
る。例えば、入力端子ＣＨ０〜ＣＨｍのうちの入力端子
０〜（ｍ−２）を使用する場合、入力端子ＣＨｍ−１及
びＣＨｍの２つの入力端子が未使用の状態になる。その
ため、入力端子ＣＨｍ−１，ＣＨｍに対応するリザルト
レジスタ３−（ｍ−１），ＣＨｍ及びＡＮＤゲート８−
（ｍ−１），８−ｍ，９−（ｍ−１），９−ｍは、全て
使用不可となっていた。このとき、入力端子ＣＨｍ−
１，ＣＨｍは、汎用の入力端子及び出力端子として使用
可能としておけば、端子の有効使用ができる。これは、
マイコンの１次機能／２次機能切り換えとしてよく知ら
れている。例えば、図６中には図示していないが、選択
信号ｓｅｌをセレクタ４−０〜４−ｍの各チャネル毎に
独立させることにより、或るチャネルから別のチャネル
まではデータバス２Ａを選択し、その他のチャネルは常
にデータバス５Ａを選択した状態とすることにより、汎
用メモリエリアとして使用可能となり、マイコンに搭載
する場合は、高速アクセスのフラグ用レジスタ等に使用
する等、利用範囲が広がる。
ジスタ３−０〜３−ｍにデジタル信号Ｓ５を設定する場
合を説明する。選択信号ｓｅｌは、セレクタ４−０がデ
ジタル信号Ｓ５を選択するように所定のレベルに設定さ
れる。この状態で、データバス５Ａにデジタル信号Ｓ５
を入力し、以下、前記Ａ／Ｄ変換の場合と同様に各レジ
スタにデジタル信号Ｓ５が書き込まれる。以上のよう
に、この第２の実施例では、次のような利点がある。第
１の実施例と同様に、各レジスタ自体のテストが高速か
つ容易に確実に実施できる他に、未使用のアナログ信号
入力端子がある場合、内部回路の有効利用が可能にな
る。例えば、入力端子ＣＨ０〜ＣＨｍのうちの入力端子
０〜（ｍ−２）を使用する場合、入力端子ＣＨｍ−１及
びＣＨｍの２つの入力端子が未使用の状態になる。その
ため、入力端子ＣＨｍ−１，ＣＨｍに対応するリザルト
レジスタ３−（ｍ−１），ＣＨｍ及びＡＮＤゲート８−
（ｍ−１），８−ｍ，９−（ｍ−１），９−ｍは、全て
使用不可となっていた。このとき、入力端子ＣＨｍ−
１，ＣＨｍは、汎用の入力端子及び出力端子として使用
可能としておけば、端子の有効使用ができる。これは、
マイコンの１次機能／２次機能切り換えとしてよく知ら
れている。例えば、図６中には図示していないが、選択
信号ｓｅｌをセレクタ４−０〜４−ｍの各チャネル毎に
独立させることにより、或るチャネルから別のチャネル
まではデータバス２Ａを選択し、その他のチャネルは常
にデータバス５Ａを選択した状態とすることにより、汎
用メモリエリアとして使用可能となり、マイコンに搭載
する場合は、高速アクセスのフラグ用レジスタ等に使用
する等、利用範囲が広がる。
【００２１】更に、入力端子の数とセレクタ及びリザル
トレジスタの数とを同一にできない場合、例えばリザル
トレジスタの数が入力端子の数よりも少ない場合は、入
力端子の一部を、選択可能な端子とすることにより、容
易に対応可能となる。例えば、１６チャネルの入力端子
をもつＡ／Ｄ変換部のうち、８チャネル分はＡ／Ｄ変換
部又はメモリと選択可とするような場合では、前記８チ
ャネルに対して８ビットの選択レジスタを用意して、例
えば、選択信号が“Ｈ”ならＡ／Ｄ変換部、選択信号が
“Ｌ”ならメモリ等と対応させ、ビット指定可能とした
り、或いは、或る特定のチャネル以降、例えば、ＣＨ７
〜０のうちＣＨ２〜０をメモリとして使用する設定であ
れば、そのチャネルナンバーのみを指定することによ
り、設定も可能となる。前記の例でいえば、８チャネル
分であるため、３ビット分の選択レジスタ及びデコード
ロジックを用意し、000 〜111 のデータをセットするこ
とにより、チャネル指定可能となる。このように回路の
構成変形は種々変えられる。以上説明したように、汎用
メモリ及びレジスタとしての使用も可能とすることによ
り、従来使用できなかった内部回路も有効利用が可能と
なる。尚、本発明は、上記実施例に限定されず種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。
トレジスタの数とを同一にできない場合、例えばリザル
トレジスタの数が入力端子の数よりも少ない場合は、入
力端子の一部を、選択可能な端子とすることにより、容
易に対応可能となる。例えば、１６チャネルの入力端子
をもつＡ／Ｄ変換部のうち、８チャネル分はＡ／Ｄ変換
部又はメモリと選択可とするような場合では、前記８チ
ャネルに対して８ビットの選択レジスタを用意して、例
えば、選択信号が“Ｈ”ならＡ／Ｄ変換部、選択信号が
“Ｌ”ならメモリ等と対応させ、ビット指定可能とした
り、或いは、或る特定のチャネル以降、例えば、ＣＨ７
〜０のうちＣＨ２〜０をメモリとして使用する設定であ
れば、そのチャネルナンバーのみを指定することによ
り、設定も可能となる。前記の例でいえば、８チャネル
分であるため、３ビット分の選択レジスタ及びデコード
ロジックを用意し、000 〜111 のデータをセットするこ
とにより、チャネル指定可能となる。このように回路の
構成変形は種々変えられる。以上説明したように、汎用
メモリ及びレジスタとしての使用も可能とすることによ
り、従来使用できなかった内部回路も有効利用が可能と
なる。尚、本発明は、上記実施例に限定されず種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。
【００２２】（ｉ） 第１及び第２の実施例では、ＡＤ
Ｃに適用した例を説明したが、ＡＤＣに限らず、アナロ
グ量を扱うシステム全般にも適用できる。本発明の目的
とする点は、Ａ／Ｄ変換部等のようにアナログ信号を扱
う回路では、動作確認のため、実際にアナログ信号を用
意する必要があり、かつ処理後の結果がデジタル値とし
て得られる場合のレジスタのテストが、前記処理するこ
とでしか実施できない点を解決することである。従っ
て、Ａ／Ｄ変換部に限らず、アナログコンパレータの比
較結果や周波数測定回路の測定結果等、デジタル値とし
て得られるような回路は、同様の問題点を有しており、
本来のアナログ処理回路ブロックからの信号ルートの他
に、任意のデータを設定するルートを設けることによ
り、各種の装置にも適用可能である。
Ｃに適用した例を説明したが、ＡＤＣに限らず、アナロ
グ量を扱うシステム全般にも適用できる。本発明の目的
とする点は、Ａ／Ｄ変換部等のようにアナログ信号を扱
う回路では、動作確認のため、実際にアナログ信号を用
意する必要があり、かつ処理後の結果がデジタル値とし
て得られる場合のレジスタのテストが、前記処理するこ
とでしか実施できない点を解決することである。従っ
て、Ａ／Ｄ変換部に限らず、アナログコンパレータの比
較結果や周波数測定回路の測定結果等、デジタル値とし
て得られるような回路は、同様の問題点を有しており、
本来のアナログ処理回路ブロックからの信号ルートの他
に、任意のデータを設定するルートを設けることによ
り、各種の装置にも適用可能である。
【００２３】（ii） 又、第１又は第２の実施例の回路
を搭載することにより、ＬＳＩの選別時や、多チャネル
アナログ処理ＬＳＩのメモリとしての利用について、有
効性と使用について説明してきたが、別の使用法や適用
法もある。即ち、ＡＤＣ等を含むアナログ処理システム
で、特に自動車用途等のように信頼性が要求されるシス
テムの場合、Ａ／Ｄ変換部等、アナログ処理等が正常に
動作しているか否かについて、自己診断を行い、補正を
かけるか又はフェイルセーフ処理に移る等、対応をする
ことがある。この場合、例えばＡＤＣであれば、センサ
系からのアナログ信号をセンスし、或る電圧のレベル以
上になったときに所定の処理を実施する場合、例えば、
温度が所定の温度を越えたらシステムを停止する等、一
定周期でＡ／Ｄ変換し、変換結果を確認しているが、そ
の変換結果が正常な値として使用してよいか否かの判断
を更に加えるため、通常の処理ルーチン中に、リザルト
レジスタへのテストデータを書き込み、所定時間経過し
た後にＡ／Ｄ変換結果が入り、データが更新されている
ことを確認することにより、Ａ／Ｄ変換部の周辺の回路
の評価を実行できる。特に、温度センス等の場合、毎回
同様の変換結果が得られるため、本当にＡ／Ｄ変換し、
データを更新しているか否かが判断できない。第１又は
第２の実施例に或る任意データ書き込み用のデータバス
を使用することで、リザルトレジスタへの書き込み動
作、リザルトレジスタのラッチ動作、及びデータホール
ド機能が正常か否か等を容易に判定可能となり、自己診
断機能を有するシステムにおいても用いることができ
る。
を搭載することにより、ＬＳＩの選別時や、多チャネル
アナログ処理ＬＳＩのメモリとしての利用について、有
効性と使用について説明してきたが、別の使用法や適用
法もある。即ち、ＡＤＣ等を含むアナログ処理システム
で、特に自動車用途等のように信頼性が要求されるシス
テムの場合、Ａ／Ｄ変換部等、アナログ処理等が正常に
動作しているか否かについて、自己診断を行い、補正を
かけるか又はフェイルセーフ処理に移る等、対応をする
ことがある。この場合、例えばＡＤＣであれば、センサ
系からのアナログ信号をセンスし、或る電圧のレベル以
上になったときに所定の処理を実施する場合、例えば、
温度が所定の温度を越えたらシステムを停止する等、一
定周期でＡ／Ｄ変換し、変換結果を確認しているが、そ
の変換結果が正常な値として使用してよいか否かの判断
を更に加えるため、通常の処理ルーチン中に、リザルト
レジスタへのテストデータを書き込み、所定時間経過し
た後にＡ／Ｄ変換結果が入り、データが更新されている
ことを確認することにより、Ａ／Ｄ変換部の周辺の回路
の評価を実行できる。特に、温度センス等の場合、毎回
同様の変換結果が得られるため、本当にＡ／Ｄ変換し、
データを更新しているか否かが判断できない。第１又は
第２の実施例に或る任意データ書き込み用のデータバス
を使用することで、リザルトレジスタへの書き込み動
作、リザルトレジスタのラッチ動作、及びデータホール
ド機能が正常か否か等を容易に判定可能となり、自己診
断機能を有するシステムにおいても用いることができ
る。
【００２４】
【発明の効果】以上詳細に説明したように、本発明によ
れば、Ａ／Ｄ変換部と保持手段とを備えたＡＤＣに、前
記Ａ／Ｄ変換部から出力されたデジタル信号又は外部か
ら入力された任意のデジタル信号のいずれか一方を選択
して前記保持手段へ入力する選択手段を設けたので、Ａ
／Ｄ変換部及び保持手段の動作テストを個別に実施でき
る。更に、前記Ａ／Ｄ変換部の入力端子及び前記保持手
段が複数備えられている場合でも、選択手段により複数
の入力端子及び保持手段を有効に活用できる。
れば、Ａ／Ｄ変換部と保持手段とを備えたＡＤＣに、前
記Ａ／Ｄ変換部から出力されたデジタル信号又は外部か
ら入力された任意のデジタル信号のいずれか一方を選択
して前記保持手段へ入力する選択手段を設けたので、Ａ
／Ｄ変換部及び保持手段の動作テストを個別に実施でき
る。更に、前記Ａ／Ｄ変換部の入力端子及び前記保持手
段が複数備えられている場合でも、選択手段により複数
の入力端子及び保持手段を有効に活用できる。
【図１】本発明の第１の実施例を示すＡＤＣの構成ブロ
ック図である。
ック図である。
【図２】従来のＡＤＣの構成ブロック図である。
【図３】図２中のリザルトレジスタの回路図である。
【図４】図３中のバッファの回路図である。
【図５】図１中のセレクタの回路図である。
【図６】本発明の第２の実施例を示すＡＤＣの構成ブロ
ック図である。
ック図である。
１ Ａ／Ｄ変換部 ３，３−０〜３−ｍ Ａ／Ｄリザルトレ
ジスタ（保持手段） ４，４−０〜４−ｍ セレクタ（選択手
段）
ジスタ（保持手段） ４，４−０〜４−ｍ セレクタ（選択手
段）
Claims (1)
- 【請求項１】 アナログ信号を量子化して所定のビット
数のデジタル信号に変換するアナログ／デジタル変換部
と、前記アナログ／デジタル変換部から出力されたデジ
タル信号を保持する保持手段とを、備えたアナログ／デ
ジタル変換器において、 前記アナログ／デジタル変換部から出力されたデジタル
信号又は外部から入力された前記所定のビット数と同一
ビット数の任意のデジタル信号のいずれか一方を選択し
て前記保持手段へ入力する選択手段を、 設けたことを特徴とするアナログ／デジタル変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6291468A JPH08154055A (ja) | 1994-11-25 | 1994-11-25 | アナログ／デジタル変換器 |
| EP95308282A EP0714170B1 (en) | 1994-11-25 | 1995-11-20 | Analog-to-digital converter with writable result register |
| DE69523537T DE69523537T2 (de) | 1994-11-25 | 1995-11-20 | Analog-Digital-Wandler mit schreibbarem Ergebnisregister |
| US08/562,118 US5815105A (en) | 1994-11-25 | 1995-11-22 | Analog-to-digital converter with writable result register |
| KR1019950043633A KR100457033B1 (ko) | 1994-11-25 | 1995-11-24 | 아날로그/디지탈변환기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6291468A JPH08154055A (ja) | 1994-11-25 | 1994-11-25 | アナログ／デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08154055A true JPH08154055A (ja) | 1996-06-11 |
Family
ID=17769266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6291468A Withdrawn JPH08154055A (ja) | 1994-11-25 | 1994-11-25 | アナログ／デジタル変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5815105A (ja) |
| EP (1) | EP0714170B1 (ja) |
| JP (1) | JPH08154055A (ja) |
| KR (1) | KR100457033B1 (ja) |
| DE (1) | DE69523537T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19643872A1 (de) | 1996-10-31 | 1998-05-07 | Alsthom Cge Alcatel | Optische Netzabschlußeinheit eines hybriden Glasfaser-Koaxialkabel-Zugangsnetzes |
| DE10392545B4 (de) | 2002-05-08 | 2018-03-15 | Continental Teves Ag & Co. Ohg | Elektronische Schaltungsanordnung zur fehlerabgesicherten Analog-/Digital-Umwandlung von Signalen |
| KR100531382B1 (ko) | 2003-10-25 | 2005-11-29 | 엘지전자 주식회사 | Ａｄｃ 샘플링 위상 결정 장치 및 방법 |
| DE102005016800A1 (de) * | 2005-04-12 | 2006-10-19 | Robert Bosch Gmbh | Wandleranordnung und Testverfahren für einen Wandler |
| DE102006003566B4 (de) * | 2006-01-25 | 2020-10-01 | Infineon Technologies Ag | Signal-Wandel-Vorrichtung, insbesondere Analog-Digital-Wandel-Vorrichtung, und Verfahren zum Betreiben einer Signal-Wandel-Vorrichtung |
| US20180198458A1 (en) * | 2017-01-06 | 2018-07-12 | Microchip Technology Incorporated | Verification, Validation, And Applications Support For Analog-To-Digital Converter Systems |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5422557A (en) * | 1977-07-22 | 1979-02-20 | Hitachi Ltd | Constant current circuit |
| US4922492A (en) * | 1988-05-13 | 1990-05-01 | National Semiconductor Corp. | Architecture and device for testable mixed analog and digital VLSI circuits |
| EP0350932B1 (en) * | 1988-07-13 | 1996-04-10 | Nec Corporation | One-chip data processor with built-in A/D converter |
| US5047770A (en) * | 1990-05-03 | 1991-09-10 | General Electric Company | Apparatus for testing data conversion/transfer functions in a vibratory energy imaging system |
| DE69125674T2 (de) * | 1990-09-04 | 1997-10-23 | Motorola Inc | Automatische analog digital Convertierung mit auswählbaren Formatresultaten |
| JP2553753B2 (ja) * | 1990-10-17 | 1996-11-13 | 三菱電機株式会社 | Ａｄ変換装置 |
| JPH04212524A (ja) * | 1990-12-06 | 1992-08-04 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| KR930004772Y1 (ko) * | 1991-05-13 | 1993-07-23 | 금성일렉트론 주식회사 | 아날로그/디지탈 변환기의 테스트장치 |
| US5185607A (en) * | 1992-01-31 | 1993-02-09 | Motorola, Inc. | Method and apparatus for testing an analog to digital converter |
| US5175547A (en) * | 1992-01-31 | 1992-12-29 | Motorola, Inc. | Method and apparatus for testing an analog to digital converter |
| JPH06164391A (ja) * | 1992-11-25 | 1994-06-10 | Mitsubishi Electric Corp | アナログ／デジタル変換装置 |
-
1994
- 1994-11-25 JP JP6291468A patent/JPH08154055A/ja not_active Withdrawn
-
1995
- 1995-11-20 DE DE69523537T patent/DE69523537T2/de not_active Expired - Lifetime
- 1995-11-20 EP EP95308282A patent/EP0714170B1/en not_active Expired - Lifetime
- 1995-11-22 US US08/562,118 patent/US5815105A/en not_active Expired - Lifetime
- 1995-11-24 KR KR1019950043633A patent/KR100457033B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69523537D1 (de) | 2001-12-06 |
| KR960020008A (ko) | 1996-06-17 |
| EP0714170B1 (en) | 2001-10-31 |
| KR100457033B1 (ko) | 2005-01-27 |
| DE69523537T2 (de) | 2002-06-27 |
| EP0714170A2 (en) | 1996-05-29 |
| EP0714170A3 (en) | 1998-12-02 |
| US5815105A (en) | 1998-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6640030B2 (ja) | メモリマクロおよび半導体集積回路装置 | |
| US7411538B1 (en) | SAR analog to digital converter having multiplexable ground sense pin | |
| EP0238283B1 (en) | High voltage detecting circuit | |
| US5809039A (en) | Semiconductor integrated circuit device with diagnosis function | |
| JP2566206B2 (ja) | 逐次近似レジスタ | |
| JPH08154055A (ja) | アナログ／デジタル変換器 | |
| US6255973B1 (en) | Address selection circuitry and method using single analog input line | |
| US6941494B1 (en) | Built-in test for multiple memory circuits | |
| WO1998014954A1 (fr) | Controleur de memoire | |
| US6611929B1 (en) | Test circuit for memory | |
| US5239656A (en) | Semiconductor memory device for self-correcting data output errors by taking the logical product of first and second identical data outputs | |
| JPH04195899A (ja) | 半導体装置 | |
| US4949343A (en) | Error detecting circuit for a decoder | |
| US6114946A (en) | Combinational logic for comparing N-bit wide buses | |
| JPH07307100A (ja) | メモリ集積回路 | |
| JP3077612B2 (ja) | 逐次比較型ａ／ｄ変換器及びそのテスト方法 | |
| US6728155B2 (en) | Serial access memory and data write/read method | |
| KR930004861B1 (ko) | A/d 컨버터 테스트장치 | |
| JPH0621815A (ja) | 集積回路 | |
| US20040179408A1 (en) | Microcomputer | |
| US5724290A (en) | Method and programming device for detecting an error in a memory | |
| JPH0450784A (ja) | 半導体集積回路 | |
| US6166984A (en) | Non-volatile counter | |
| JPH036469B2 (ja) | ||
| JPH05101699A (ja) | メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020205 |