KR20050099782A - 2개 이상의 선택적인 입력 신호를 버퍼링하는 입력 신호버퍼링 방법 및 입력 버퍼 - Google Patents

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Abstract

2개 이상의 입력을 선택적으로 1개 이상의 기준 전위와 비교하여, 선택된 입력신호를 버퍼링하여 출력노드에 출력하는 반도체 장치의 입력 버퍼가 개시되어 있다. 입력 버퍼는 2개 이상의 입력 신호중 하나가 선택되도록 하는 입력 선택회로와, 1개 이상의 기준 전위 신호중 하나가 선택되도록 하는 기준 전위 선택회로와, 선택된 입력 신호를 선택된 기준 전위 신호와 비교하여 버퍼링된 출력신호를 생성하는 버퍼수단을 포함하는 것을 특징으로 한다.

Description

2개 이상의 선택적인 입력 신호를 버퍼링하는 입력 신호 버퍼링 방법 및 입력 버퍼{Method of buffering 2 or more input signals and input buffer using the same}
본 발명은 반도체 장치의 입력 버퍼에 관한 것으로, 2개 이상의 선택적인 입력 신호를 갖는 입력 신호 버퍼링 방법 및 반도체 장치용 입력 버퍼에 관한 것이다.
메모리 반도체 장치에서 외부의 입력 신호를 내부에서 사용하는 신호로 바꾸어 주는 회로를 입력 버퍼라고 한다. 즉 장치 외부에서 사용하는 CMOS 혹은 TTL 레벨의 신호를 제품 내부에서 사용하는 CMOS신호로 변경시켜 주기 위하여 입력 버퍼를 사용한다.
도 1은 종래 기술에 따른 입력 버퍼의 블록도 이다.
도 1을 참조하면, 종래 기술에 따른 입력 버퍼는 제어 신호(Vctr)가 논리 '로우'일 경우에 동작하며, 입력신호(Vin)와 기준 전위(Vref)를 비교하여, 입력신호(Vin)의 레벨이 기준 전위(Vref)의 레벨보다 높은지 낮은지를 판단하고 이 결과를 출력신호(Vout)에 출력한다.
도 2는 도 1에 도시된 입력 버퍼의 회로도의 일 예이다.
도 2를 참조하면, 도 1에 도시된 입력 버퍼는 차동증폭기(21)와, 인버터(22)를 포함하여 구성된다. 차동증폭기(21)는 당해 기술분야에서 일반적인 차동증폭기로서, 3개의 피모스 트랜지스터들(P21, P22, P23)과 2개의 엔모스 트랜지스터들(N21, N22)로 구성된다. 인버터(22)는 당해 기술분야에서 일반적인 인버터로서 피모스 트랜지스터(P24)와 엔모스 트랜지스터(N23)로 구성된다.
입력버퍼는, 제어신호(Vctr)에 따라 그 동작이 결정되며, 제어신호가 논리 '로우'일 때 입력 신호(Vin)를 버퍼링하여 출력신호(Vout)를 생성한다. 입력버퍼의 동작을 상세하게 살펴보면, 먼저 입력 신호(Vin)가 기준 전위 신호(Vref)보다 높은 레벨일 경우 차동증폭기의 출력단 노드(no)가 논리 '로우'가 되고, 이 신호가 인버터(22)를 거치면서 논리 '하이'가 되어 출력신호(Vout)가 생성된다. 반대로 입력 신호(Vin)가 기준 전위 신호(Vref)보다 낮은 레벨일 경우 차동증폭기의 출력단 노드(no)의 전위가 논리 '하이'가 되고, 이 신호가 인버터(22)를 거치면서 논리 '로우'가 되어 출력신호(Vout)가 생성된다.
도 3은 도 1에 도시된 입력 버퍼의 회로도의 다른 예이다.
도 3을 참조하면, 종래 기술에 따른 입력 버퍼(30)는 입력 트랜지스터부(31), 기준 전위 트랜지스터부(32), 버퍼수단(33)을 포함한다.
입력 트랜지스터부(31)는 소스가 상위 노드(n31)에 접속되고, 게이트가 입력신호(Vin)에 접속되며 드레인이 출력단 노드(no)에 접속되는 피모스 트랜지스터(P31), 및 소스가 접지전위에 접속되고, 게이트가 입력신호(Vin)에 접속되며 드레인이 출력단 노드(no)에 접속되는 엔모스 트랜지스터(N31)를 포함한다.
기준 전위 트랜지스터부(32)는 소스가 상위 노드(n31)에 접속되고, 게이트가 기준 전위 신호(Vref)에 접속되며 드레인이 버퍼 제2노드(n34)에 접속되는 피모스 트랜지스터(P32), 및 소스가 접지전위에 접속되고, 게이트가 기준 전위 신호(Vref)에 접속되며 드레인이 버퍼 제1노드(n33)에 접속되는 엔모스 트랜지스터(N32)를 포함한다.
버퍼수단(33)은 소스가 전원 전압(Vcc)에 접속되고, 게이트가 제어신호(Vctr)에 접속되며 드레인이 각각 버퍼 상위 노드(n32)와, 상위 노드(n31)에 접속되는 피모스 트랜지스터들(P33, P34), 소스가 버퍼 상위 노드(n32)에 접속되고, 게이트와 드레인이 버퍼 제1노드(n33)에 접속되는 피모스 트랜지스터(P35), 소스가 버퍼 상위 노드(n32)에 접속되고, 게이트가 버퍼 제1노드(n33)에 접속되며, 드레인이 출력단 노드(no)에 접속되는 피모스 트랜지스터(P36), 소스가 접지전위에 접속되고, 게이트와 드레인이 버퍼 제2노드(n34)에 접속되는 엔모스 트랜지스터(N33), 소스가 접지전위에 접속되고, 게이트가 버퍼 제2노드(n34)에 접속되며, 드레인이 출력단 노드(no)에 접속되는 엔모스 트랜지스터(N34), 및 출력단 노드(no)에 접속되어 반전된 신호(Vout)를 출력하는 인버터(35)를 포함한다.
다음에, 이 입력 버퍼의 동작에 대해 설명한다. 먼저 제어 신호(Vctr)가 논리 '하이'일 경우 입력 버퍼는 피모스 트랜지스터들(P33, P34)이 오프되어 동작하지 않고, 제어 신호(Vctr)이 논리 '로우'일 경우 입력 버퍼가 동작을 시작하게 된다. 입력 신호(Vin)가 논리 '하이'가 되고, 기준 신호(Vref)가 논리 '로우'가 되면, 엔모스 트랜지스터(N31)가 턴온되며 피모스 트랜지스터(P31)는 오프되고, 피모스 트랜지스터(P32)는 턴온되고 엔모스 트랜지스터(N32)는 오프되며, 엔모스 트랜지스터(N33, N34)는 턴온되고 피모스 트랜지스터(P35, P36)은 오프된다. 따라서 출력단 노드(no)의 전위는 논리 '로우'가 되어 결국 출력 신호(Vout)는 논리 '하이'로 된다. 반대로 입력 신호(Vin)가 논리 '로우'가 되고, 기준 신호(Vref)가 논리 '하이'가 되면, 엔모스 트랜지스터(N31)가 오프되며 피모스 트랜지스터(P31)는 턴온되고, 피모스 트랜지스터(P32)는 오프되고 엔모스 트랜지스터(N32)는 턴온되며, 엔모스 트랜지스터(N33, N34)는 오프되고 피모스 트랜지스터(P35, P36)는 턴온된다. 따라서 출력단 노드(no)의 전위는 논리 '하이'가 되어 결국 출력 신호(Vout)는 논리 '로우'로 된다.
살펴본 바와 같이 입력 버퍼 회로는 다양한 방법에 의하여 구현될 수 있으나, 모두 1개의 입력 신호와 1개의 기준 전위 신호를 사용하는 회로였다.
그러나 입력 버퍼에 2개의 입력이 입력되는 경우를 가정할 경우 2개의 입력 버퍼를 만들어 신호를 합쳐 주는 방법이 필요하다. 예를 들어 정상적인 클럭이 인가되는 입력 버퍼와 테스트를 위한 클럭이 입력되는 입력 버퍼를 각각 만들어 줄 필요가 있는 경우가 있다. 이러한 경우 기존의 입력 버퍼를 이용하면 2개의 입력 버퍼가 필요하다. 즉, 정상적인 유저 모드에서 사용되는 입력 버퍼와 테스트 모드에서 사용되는 입력 버퍼를 각각 사용하여야 한다. 그러나 이렇게 회로를 2개의 입력 버퍼를 이용하여 구성할 경우 반도체 장치의 집적도가 떨어지고 유저 모드의 동작 성능이 떨어지게 된다.
상기 목적을 달성하기 위한 본 발명의 목적은 2개 이상의 입력을 선택적으로 받아서 1개 이상의 기준 전위와 비교하여 버퍼링된 신호를 내부회로에 제공하는 버퍼링 방법을 제공하는 것이다.
본 발명의 다른 목적은 2개 이상의 입력을 선택적으로 받아서 1개 이상의 기준 전위와 비교하여 선택된 입력신호를 버퍼링하여 내부회로에 내부 신호를 출력하는 입력 버퍼를 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위한 버퍼링 방법은 2개 이상의 입력 신호를 받아서 그 중 하나를 선택하는 단계, 1개 이상의 기준 전위 신호를 받아서 그 중 하나를 선택하는 단계 및 상기 선택된 입력 신호를 상기 선택된 기준 전위 신호와 비교하여 버퍼링된 출력신호를 생성하는 단계를 포함한다.
또한, 상술한 본 발명의 다른 목적을 달성하기 위한 입력 버퍼는 2개 이상의 입력 신호중 하나가 선택되도록 하는 입력 선택회로, 1개 이상의 기준 전위 신호중 하나가 선택되도록 하는 기준 전위 선택회로 및 상기 선택된 기준 전위 신호에 대하여 상기 선택된 입력 신호를 버퍼링하여 출력 신호를 생성하는 버퍼수단을 포함한다.
이러한 버퍼링 방법, 입력 버퍼에 따르면, 본 발명에 따른 반도체 장치의 입력 버퍼는 2개 이상의 입력 신호와 1개 이상의 기준 전위 신호를 입력으로 받아서, 반도체 장치의 MRS신호 등의 내부 제어 신호에 의하여 상기 2개 이상의 입력 신호중 한 개를 선택하고, 상기 1개 이상의 기준 전위 신호 중 한 개를 선택하여, 선택된 입력 신호와, 기준 전위 신호에 의하여 버퍼링을 행할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 4는 본 발명에 따른 반도체 장치의 블록도로서, 이는 본 발명에 따른 입력 버퍼 회로를 구비한 반도체 장치의 구성을 나타낸다.
도 4를 참조하면, 반도체 장치는 메모리 블록(41), 모드 레지스터(43), 및 입력 버퍼(45)를 포함한다.
메모리 블록(41)은 복수 개의 메모리셀 어레이와 주변 회로를 포함한다. 모드 레지스터(43)는 메모리 블록(41)의 여러 가지 동작모드들을 제어하기 위한 데이터를 저장한다. 모드 레지스터(43)는 MRS(Mode Register Set)싸이클, 예를 들어, 동일한 클럭 싸이클에서 상기 반도체 장치의 CS(Chip Select)핀, RAS(Row Address Strobe)핀, CAS(Column Address Strobe)핀, WE(Write Enable)핀에 모두 논리 '로우'가 인가되고, 어드레스 핀들에 어드레스가 인가될 때 셋팅되어 출력신호(VMRS)를 발생한다.
특히 입력 버퍼(45)는, 모드 레지스터의 출력신호(VMRS)에 의하여 입력 신호(Vin)들 중 하나를 선택하고, 기준 전위 신호(Vref)들 중 하나를 선택하여, 선택된 기준 전위 신호에 대한 선택된 입력 신호를 버퍼링하여 메모리 블록(41)으로 출력한다.
입력 신호(Vin)는 2개 이상이고, 기준 전위 신호(Vref)는 1개 이상이며, 모드 레지스터의 출력신호(VMRS)는 입력 신호의 개수에 따라 2개 이상이 될 수 있다.
도 5는 도 4에 도시된 입력버퍼의 블록도이다.
도 5를 참조하면, 본 발명에 따른 입력 버퍼는, 입력 선택회로(51), 기준 전위 선택회로(52), 및 버퍼수단(53)을 구비한다.
입력 선택회로(51)는 2개 이상의 입력신호(Vin)를 받아 반도체 장치의 내부 제어신호(VMRS)에 의하여 입력신호들 중 하나를 선택한다.
기준 전위 선택회로(52)는 1개 이상의 기준 신호(Vref)를 받아 반도체 장치의 내부 제어신호(VMRS)에 의하여 기준 신호들 중 하나를 선택한다.
버퍼수단(53)은 선택된 입력을 선택된 기준 전위와 비교하여 선택된 입력신호를 버퍼링하여 출력 신호(Vout)를 내부회로에 출력한다.
따라서 본 발명에 따른 입력 버퍼는 2개 이상의 입력신호를 받아서 그중 하나의 입력신호를 선택하고, 1개 이상의 기준 신호를 받아서 그중 하나의 기준 전위 신호를 선택하여, 선택된 입력신호와 선택된 기준신호를 비교하여 버퍼링된 출력신호(Vout)를 발생시킨다.
여기에서 내부제어신호(VMRS)는 반도체 장치의 여러 가지 동작모드들을 제어하기 위한 데이터를 저장하는 모드 레지스터의 출력신호인 것이 바람직하다. 또한, 내부제어신호(VMRS)는 입력 신호(Vin)의 개수에 따라 2개 이상이 될 수 있다.
도 6은 도 5에 도시된 입력 버퍼의 바람직한 제1 실시예의 회로도이다.
도 6을 참조하면, 입력 버퍼의 입력 선택회로(51)는 게이트가 MRS신호들(VMRS1, VMRS2)에 연결되고, 소스가 접지 전위에 연결된 2개의 엔모스 트랜지스터들(N61, N62)과 게이트가 각각 입력 신호와 연결되고, 드레인이 출력단 노드(no)에 연결되며 소스가 각각 엔모스 트랜지스터들(N61, N62)의 드레인에 연결되는 입력 트랜지스터들(N63, N64)로 이루어진다.
이하 이 입력 선택회로(51)의 동작에 대하여 설명한다.
입력 선택회로(51)에서 VMRS1신호가 논리 '하이'이고 VMRS2신호가 논리 '로우'인 경우, 입력 트랜지스터 N63이 입력을 받아들이는 트랜지스터로 사용되게 되고, 입력 트랜지스터 N64는 버퍼링에 사용되지 않게 되어, 결국 입력 신호 Vin1이 입력 신호로써 선택되게 된다.
입력 선택회로(51)에서 VMRS2신호가 논리 '하이'이고 VMRS1신호가 논리 '로우'인 경우, 입력 트랜지스터 N64가 입력을 받아들이는 트랜지스터로 사용되게 되고, 입력 트랜지스터 N63은 버퍼링에 사용되지 않게 되어, 결국 입력 신호 Vin2이 입력 신호로써 선택되게 된다.
입력 버퍼의 기준 전위 선택회로(52)는 게이트가 MRS신호들(VMRS1, VMRS2)에 연결되고, 소스가 접지 전위에 연결된 2개의 엔모스 트랜지스터들(N65, N66)과 게이트가 각각 기준 전위 신호와 연결되고, 드레인이 입력노드(n6)에 연결되며 소스가 각각 엔모스 트랜지스터들(N65, N66)의 드레인에 연결되는 입력 트랜지스터들(N67, N68)로 이루어진다.
이하 이 기준 전위 선택회로(52)의 동작에 대하여 설명한다.
기준 전위 선택회로(52)에서 VMRS1신호가 논리 '하이'이고 VMRS2신호가 논리 '로우'인 경우, 기준 전위 트랜지스터 N67이 입력을 받아들이는 트랜지스터로 사용되게 되고, 기준 전위 트랜지스터 N68은 버퍼링에 사용되지 않게 되어, 결국 기준 전위 신호 Vref1이 기준 전위 신호로써 선택되게 된다.
기준 전위 선택회로(52)에서 VMRS2신호가 논리 '하이'이고 VMRS1신호가 논리 '로우'인 경우, 기준 전위 트랜지스터 N68이 입력을 받아들이는 트랜지스터로 사용되게 되고, 기준 전위 트랜지스터 N67은 버퍼링에 사용되지 않게 되어, 결국 기준 전위 신호 Vref2가 기준 전위 신호로써 선택되게 된다.
입력 버퍼의 버퍼수단(53)은 도 2에 도시된 입력 버퍼의 차동 증폭기와 인버터로 구성되어 있다. 버퍼수단의 버퍼링 동작은 도 2에 도시된 입력 버퍼의 동작과 동일하게 진행된다.
결국 도 6에 도시된 회로에서는 MRS신호에 의해 입력 신호 중 하나를 선택하고, 기준 전위 신호중 하나를 선택하여, 선택된 입력 신호와 기준 전위 신호를 이용하여 신호를 버퍼링하여 출력 신호(Vout)을 발생시킬 수 있다.
또한, 도 6에 도시된 회로에서는 2개의 입력 신호와, 2개의 기준 전위 신호를 예로 들었으나, 입력 신호는 2개 이상의 임의의 숫자일 수 있고, 기준 전위 신호는 1개 이상의 임의의 숫자일 수 있다. MRS신호는 입력 신호의 개수에 따라 2개 이상일 수 있다.
도 7은 도 5에 도시된 입력 버퍼의 바람직한 제2 실시예의 회로도이다.
도 7을 참조하면, 입력 버퍼의 입력 선택회로(61)는 게이트가 MRS신호들(VMRS1, VMRS2)에 연결되고, 소스가 접지 전위에 연결되며, 드레인이 각각 입력 트랜지스터들(N73, N74)에 연결된 2개의 엔모스 트랜지스터들(N71, N72)과 게이트가 각각 입력 신호와 연결되고, 드레인이 출력단 노드(no)에 연결되며 소스가 각각 엔모스 트랜지스터들(N71, N72)에 연결되는 입력 트랜지스터들(N73, N74)과, 게이트가 MRS신호들(VMRS1, VMRS2)의 반전 신호와 연결되고, 소스가 상위노드(n31)에 연결되며, 드레인이 각각 입력 트랜지스터들(P73, P74)에 연결된 2개의 피모스 트랜지스터들(P71, P72)과 게이트가 각각 입력 신호와 연결되고, 드레인이 출력단 노드(no)에 연결되며 소스가 각각 피모스 트랜지스터들(P71, P72)에 연결되는 입력 트랜지스터들(P73, P74)로 이루어진다.
이하 이 입력 선택회로(61)의 동작에 대하여 설명한다.
입력 선택회로(61)에서 VMRS1신호가 논리 '하이'이고 VMRS2신호가 논리 '로우'인 경우, 입력 트랜지스터 N73과 P73이 입력을 받아들이는 트랜지스터로 사용되게 되고, 입력 트랜지스터 N74와 P74는 버퍼링에 사용되지 않게 되어, 결국 입력 신호 Vin1이 입력 신호로써 선택되게 된다.
입력 선택회로(61)에서 VMRS2신호가 논리 '하이'이고 VMRS1신호가 논리 '로우'인 경우, 입력 트랜지스터 N74와 P74가 입력을 받아들이는 트랜지스터로 사용되게 되고, 입력 트랜지스터 N73과 P73는 버퍼링에 사용되지 않게 되어, 결국 입력 신호 Vin2이 입력 신호로써 선택되게 된다.
입력 버퍼의 기준 전위 선택회로(62)는 게이트가 MRS신호들(VMRS1, VMRS2)에 연결되고, 소스가 접지 전위에 연결되며, 드레인이 각각 기준 전위 트랜지스터들(N77, N78)에 연결된 2개의 엔모스 트랜지스터들(N75, N76)과, 게이트가 각각 기준 전위 신호와 연결되고, 드레인이 버퍼 제1노드(n73)에 연결되며 소스가 각각 엔모스 트랜지스터들(N75, N76)에 연결되는 기준 전위 트랜지스터들(N77, N78)과, 게이트가 MRS신호들(VMRS1, VMRS2)의 반전 신호와 연결되고, 소스가 상위노드(n31)에 연결되며, 드레인이 각각 기준 전위 트랜지스터들(P77, P78)에 연결된 2개의 피모스 트랜지스터들(P75, P76)과 게이트가 각각 기준 전위 신호와 연결되고, 드레인이 버퍼 제2노드(n74)에 연결되며 소스가 각각 피모스 트랜지스터들(P75, P76)에 연결되는 기준 전위 트랜지스터들(P77, P78)로 이루어진다.
이하 이 기준 전위 선택회로(62)의 동작에 대하여 설명한다.
기준 전위 선택회로(62)에서 VMRS1신호가 논리 '하이'이고 VMRS2신호가 논리 '로우'인 경우, 기준 전위 트랜지스터 N77과 P77이 기준 전위를 받아들이는 트랜지스터로 사용되게 되고, 기준 전위 트랜지스터 N78과 P78은 버퍼링에 사용되지 않게 되어, 결국 기준 전위 신호 Vref1이 기준 전위 신호로써 선택되게 된다.
기준 전위 선택회로(62)에서 VMRS2신호가 논리 '하이'이고 VMRS1신호가 논리 '로우'인 경우, 기준 전위 트랜지스터 N78과 P78이 기준 전위를 받아들이는 트랜지스터로 사용되게 되고, 기준 전위 트랜지스터 N77과 P77은 버퍼링에 사용되지 않게 되어, 결국 기준 전위 신호 Vref2가 입력 신호로써 선택되게 된다.
입력 버퍼의 버퍼수단(33)은 도 3에 도시된 입력 버퍼와 동일한 구성으로 되어 있다. 버퍼수단의 버퍼링 동작은 도 3에 도시된 입력 버퍼의 동작과 동일하게 진행된다.
결국 도 7에 도시된 회로에서는 MRS신호에 의해 입력 신호 중 하나를 선택하고, 기준 전위 신호중 하나를 선택하여, 선택된 입력 신호와 기준 전위 신호를 이용하여 신호를 버퍼링하여 출력 신호(Vout)을 발생시킬 수 있다.
또한, 도 7에 도시된 회로에서는 2개의 입력 신호와, 2개의 기준 전위 신호를 예로 들었으나, 입력 신호는 2개 이상의 임의의 숫자일 수 있고, 기준 전위 신호는 1개 이상의 임의의 숫자일 수 있다. MRS신호는 입력 신호의 개수에 따라 2개 이상일 수 있다.
이상 두 가지 실시예에서 살펴보았듯이, 입력 버퍼의 입력 신호 또는 기준 전위 신호를 선택하는 것은, 입력 신호들이나 기준 전위 신호들을 병렬로 연결한 후, 입력 신호 및 기준 전위 신호에 게이트가 MRS신호에 연결된 트랜지스터를 직렬로 연결하여 MRS신호에 의해 원하는 입력 신호가 선택되도록 한다. 결국 입력 신호나 기준 전위 신호가 게이트에 입력되는 트랜지스터 및 MRS신호가 게이트에 입력되는 트랜지스터가 직렬 연결된 구성을 포함하여 원하는 입력 신호를 선택하는 것이다. 그러나, 입력 신호나 기준 전위 신호를 선택하는 방법은 실시예에 제시된 방법에 한하지 아니한다.
도 8은 도 5에 도시된 입력 버퍼의 바람직한 제3 실시예의 회로도이다.
도 8을 참조하면, 도 8의 회로는 도 7에 도시된 회로와 동일한 입력 선택 회로 및 기준 전위 선택 회로를 가지는 회로이나, 도 7에 도시된 회로와 같이 모드 레지스터의 출력신호(VMRS1, VMRS2)를 직접 트랜지스터의 게이트에 입력하지 않고, 제어 신호 발생부(81)에서 제어 신호(Vctr)와 모드 레지스터의 출력신호(VMRS1, VMRS2)를 입력으로 제어 신호(Vctr)의 반전 신호(VctrM) 및 제어 신호(Vctr)와 모드 레지스터의 출력신호(VMRS1,VMRS2)를 입력으로 한 NAND게이트 출력신호(VMRS1M, VMRS2M)를 발생시킨다. 상기 제어 신호의 반전 신호(VctrM)는 버퍼 상위 노드(n72)에 직렬연결되는 피모스 트랜지스터의 게이트에 입력된다. 상기 NAND게이트 출력신호(VMRS1M, VMRS2M)는 도시된 바와 같이, 피모스 트랜지스터들(P71, P72, P75, P76)에 연결되고, 상기 NAND게이트 출력신호(VMRS1M, VMRS2M)의 반전된 신호가 엔모스 트랜지스터들(N71, N72, N75, N76)에 입력된다. 도 8에 도시된 회로에서 출력단 노드(no)에는 도 7에 도시된 회로와 달리 접지 전위와의 사이에 커패시터(88)가 결합되어 있다.
이하 상기 도 8에 도시된 회로의 동작을 설명한다.
도 8에 도시된 회로는 제어신호(Vctr)가 논리 '하이'일 때 동작한다. 상기 제어신호(Vctr)가 논리 '로우'일 경우, 제어 신호(Vctr)의 반전 신호(VctrM) 및 제어신호(Vctr)와 모드 레지스터의 출력신호(VMRS1,VMRS2)를 입력으로 한 NAND게이트 출력신호(VMRS1M, VMRS2M)가 논리 '하이'가 되어, 피모스 트랜지스터들(P81, P71, P72, P75, P76) 및 엔모스 트랜지스터들(N71, N72, N75, N76)이 오프된다.
상기 제어신호(Vctr)가 논리 '하이'일 경우, 회로의 동작은 도 7에 도시된 회로의 동작과 같다. 즉, VMRS1신호가 논리 '하이'이고 VMRS2신호가 논리 '로우'인 경우, 입력 트랜지스터 N73과 P73이 입력을 받아들이는 트랜지스터로 사용되게 되고, 입력 트랜지스터 N74와 P74는 버퍼링에 사용되지 않게 되어, 결국 입력 신호 Vin1이 입력 신호로써 선택되게 된다. 이 경우 기준 전위 트랜지스터 N77과 P77이 기준 전위를 받아들이는 트랜지스터로 사용되게 되고, 기준 전위 트랜지스터 N78과 P78은 버퍼링에 사용되지 않게 되어, 결국 기준 전위 신호 Vref1이 기준 전위 신호로써 선택되게 된다.
즉, VMRS1신호가 논리 '로우'이고 VMRS2신호가 논리 '하이'인 경우, 입력 트랜지스터 N74와 P74가 입력을 받아들이는 트랜지스터로 사용되게 되고, 입력 트랜지스터 N73과 P73은 버퍼링에 사용되지 않게 되어, 결국 입력 신호 Vin2가 입력 신호로써 선택되게 된다. 이 경우 기준 전위 트랜지스터 N78과 P78이 기준 전위를 받아들이는 트랜지스터로 사용되게 되고, 기준 전위 트랜지스터 N77과 P77은 버퍼링에 사용되지 않게 되어, 결국 기준 전위 신호 Vref2가 기준 전위 신호로써 선택되게 된다.
결국 상기 도 8에 도시된 회로는 당업자에게 자명한 범위 안에서 상기 도 7의 회로를 변형한 것으로 볼 수 있으며, 본 발명의 기술사상의 범위 내의 것으로 볼 것이다.
상기 도 8에서 살펴본 바와 같이, 반도체 장치의 내부 제어신호 특히 바람직하게는 모드 레지스터의 출력신호에 의해 입력 및 기준 전위를 선택함에 있어, 당업자에게 자명한 범위 안에서의 회로의 변형은 본 발명에 의한 회로의 기술사상 내의 것으로 보아야 하고, 본 발명과 다른 것으로 보아서는 안 될 것이다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 장치의 입력 버퍼는 2개 이상의 입력 신호와 1개 이상의 기준 전위 신호를 입력으로 받아서, 반도체 장치의 MRS신호 등의 내부 제어 신호에 의하여 상기 2개 이상의 입력 신호중 한 개를 선택하고, 상기 1개 이상의 기준 전위 신호 중 한 개를 선택하여, 선택된 입력 신호와, 기준 전위 신호에 의하여 버퍼링을 행할 수 있다. 따라서 본 발명은 입력 신호와 기준 전위 신호를 각각 1개씩 사용할 수 있는 입력 버퍼를 2개 사용하여 회로를 구성하는 것 보다 반도체 장치의 집적도를 향상시키고, 유저 모드 동작 성능을 향상시킬 수 있다.
도 1은 종래 기술에 따른 입력 버퍼의 블록도.
도 2는 도 1에 도시된 입력 버퍼의 회로도의 일 예.
도 3은 도 1에 도시된 입력 버퍼의 회로도의 다른 예.
도 4는 본 발명에 따른 반도체 장치의 블록도.
도 5는 도 4에 도시된 입력 버퍼의 블록도.
도 6은 도 5에 도시된 입력 버퍼의 바람직한 제1실시예의 회로도.
도 7은 도 5에 도시된 입력 버퍼의 바람직한 제2실시예의 회로도.
도 8은 도 5에 도시된 입력 버퍼의 바람직한 제3실시예의 회로도.

Claims (12)

  1. 2개 이상의 입력 신호를 받아서 그 중 하나를 선택하는 단계;
    1개 이상의 기준 전위 신호를 받아서 그 중 하나를 선택하는 단계; 및
    상기 선택된 입력 신호를 상기 선택된 기준 전위 신호와 비교하여 버퍼링된 출력신호를 생성하는 단계를 포함하는 것을 특징으로 하는 입력 신호 버퍼링 방법.
  2. 제 1 항에 있어서, 상기 입력 신호와 기준 전위 신호를 각각 선택하는 단계는, 반도체 장치의 모드 레지스터의 출력신호를 이용하여 신호를 선택하는 것을 특징으로 하는 입력 신호 버퍼링 방법.
  3. 2개 이상의 입력 신호중 하나가 선택되도록 하는 입력 선택회로;
    1개 이상의 기준 전위 신호중 하나가 선택되도록 하는 기준 전위 선택회로; 및
    상기 선택된 입력 신호를 상기 선택된 기준 전위 신호와 비교하여 버퍼링된 출력신호를 생성하는 버퍼수단을 포함하는 것을 특징으로 하는 반도체 장치용 입력 버퍼.
  4. 제 3 항에 있어서, 상기 입력 선택 회로와 기준 전위 선택 회로는, 반도체 장치의 모드 레지스터의 출력신호를 이용하여 신호를 선택하는 것을 특징으로 하는 반도체 장치용 입력 버퍼.
  5. 제 3 항에 있어서, 상기 입력 선택 회로와 기준 전위 선택 회로는 각각, 입력 신호나 기준 전위 신호가 게이트에 입력되는 제1트랜지스터 및 반도체 장치의 내부 제어신호가 게이트에 입력되는 제2트랜지스터의 직렬 연결된 구성을, 2개 이상 포함하는 것을 특징으로 하는 반도체 장치용 입력 버퍼.
  6. 제 4 항에 있어서, 상기 입력 선택 회로와 기준 전위 선택 회로는 각각, 입력 신호나 기준 전위 신호가 게이트에 입력되는 제1트랜지스터 및 상기 반도체 장치의 모드 레지스터의 출력신호가 게이트에 입력되는 제2트랜지스터의 직렬 연결된 구성을 2개 이상 포함하는 것을 특징으로 하는 반도체 장치용 입력 버퍼.
  7. 제 6 항에 있어서, 상기 입력 선택회로의 직렬 연결된 구성은,
    입력 신호가 게이트에 입력되고, 드레인이 출력단 노드에 연결되는 제1트랜지스터 및 상기 반도체 장치의 모드 레지스터의 출력 신호가 게이트에 입력되고, 드레인이 상기 제1트랜지스터에 연결되며, 소스가 접지전위에 연결되는 제2트랜지스터가 직렬 연결된 구성인 것을 특징으로 하는 반도체 장치용 입력 버퍼.
  8. 제 6 항에 있어서, 상기 기준 전위 선택회로의 직렬 연결된 구성은,
    기준 전위 신호가 게이트에 입력되고, 드레인이 입력노드에 연결되는 제1트랜지스터 및 상기 반도체 장치의 모드 레지스터의 출력 신호가 게이트에 입력되고, 드레인이 상기 제1트랜지스터에 연결되며, 소스가 접지전위에 연결되는 제2트랜지스터가 직렬 연결된 구성인 것을 특징으로 하는 반도체 장치용 입력 버퍼.
  9. 제 3항에 있어서 상기 버퍼수단은,
    상기 입력 선택회로에서 선택된 입력 신호와, 기준 전위 선택회로에서 선택된 기준 전위 신호를 차동 입력으로 하여, 상기 차동 입력 신호를 증폭하기 위한 차동 증폭기; 및
    차동증폭기 출력단의 신호를 반전시키는 인버터를 포함하는 것을 특징으로 하는 반도체 장치용 입력 버퍼.
  10. 제 6 항 있어서, 상기 입력 선택회로의 직렬 연결된 구성은,
    입력 신호가 게이트에 입력되고, 드레인이 출력단 노드에 연결되는 엔모스 제1트랜지스터 및 상기 반도체 장치의 모드 레지스터의 출력 신호가 게이트에 입력되고, 드레인이 상기 엔모스 제1트랜지스터에 연결되며, 소스가 접지전위에 연결되는 엔모스 제2트랜지스터가 직렬 연결된 구성, 및 입력 신호가 게이트에 입력되고, 드레인이 출력단 노드에 연결되는 피모스 제1트랜지스터 및 상기 반도체 장치의 모드 레지스터의 출력 신호의 반전된 신호가 게이트에 입력되고, 드레인이 상기 피모스 제1트랜지스터에 연결되며, 소스가 상위노드에 연결되는 제2트랜지스터가 직렬 연결된 구성인 것을 특징으로 하는 반도체 장치용 입력 버퍼.
  11. 제 6 항에 있어서, 상기 기준 전위 선택회로의 직렬 연결된 구성은,
    기준 전위 신호가 게이트에 입력되고, 드레인이 버퍼 제1노드에 연결되는 엔모스 제1트랜지스터 및 상기 반도체 장치의 모드 레지스터의 출력 신호가 게이트에 입력되고, 드레인이 상기 엔모스 제1트랜지스터에 연결되며, 소스가 접지전위에 연결되는 엔모스 제2트랜지스터가 직렬 연결된 구성, 및 기준 전위 신호가 게이트에 입력되고, 드레인이 버퍼 제2노드에 연결되는 피모스 제1트랜지스터 및 상기 반도체 장치의 모드 레지스터의 출력 신호의 반전된 신호가 게이트에 입력되고, 드레인이 상기 피모스 제1트랜지스터에 연결되며, 소스가 상위노드에 연결되는 피모스 제2트랜지스터가 직렬 연결된 구성인 것을 특징으로 하는 반도체 장치용 입력 버퍼.
  12. 제 3항에 있어서, 상기 버퍼수단은,
    소스가 전원 전압에 접속되고, 게이트에 제어신호가 입력되며 드레인이 각각 버퍼 상위 노드와, 상위 노드에 접속되는 제1피모스 트랜지스터 및 제2피모스 트랜지스터;
    소스가 버퍼 상위 노드에 접속되고, 게이트와 드레인이 버퍼 제1노드에 접속되는 제3피모스 트랜지스터;
    소스가 버퍼 상위 노드에 접속되고, 게이트가 버퍼 제1노드에 접속되며, 드레인이 출력단 노드에 접속되는 제4피모스 트랜지스터;
    소스가 접지전위에 접속되고, 게이트와 드레인이 버퍼 제2노드에 접속되는 제1엔모스 트랜지스터;
    소스가 접지전위에 접속되고, 게이트가 버퍼 제2노드에 접속되며, 드레인이 출력단 노드에 접속되는 제2엔모스 트랜지스터; 및
    출력단 노드에 접속되어 반전된 신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 장치용 입력 버퍼.
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KR100924357B1 (ko) * 2008-07-01 2009-11-02 주식회사 하이닉스반도체 기준전압 생성회로
KR101157021B1 (ko) * 2006-03-13 2012-06-21 에스케이하이닉스 주식회사 반도체 메모리 장치의 ｄｌｌ회로 및 클럭 지연 고정 방법

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