JP2003303492A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 さまざまな種類のデータ処理システムに対応
することが可能な半導体記憶装置を提供する。 【解決手段】 入力バッファ３２は入力バッファ１００
および１０１を含む。入力バッファ１００は外部データ
信号ＥＸＴＤＱと参照電位ＶＲＥＦを受けて内部データ
信号ＤＩＮを出力する。入力バッファ１０１は互いに相
補の外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱを受
けて内部データ信号ＤＩＮを出力する。入力バッファ３
２は制御開路から出力される制御信号ＥＮＡおよびＥＮ
Ｂに応答して、入力バッファ１００または１０１のいず
れかを動作させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、さらに詳しくは外部のデータバスからデータを
受ける半導体記憶装置に関する。

【０００２】

【従来の技術】図２９は、複数の半導体記憶装置を用い
たデータ処理システムに構成を示すブロック図である。

【０００３】図２９を参照して、データ処理システム２
００はコントローラ２０１と、ＰＬＬ回路２０２と、複
数の半導体記憶装置２０３とを含む。

【０００４】コントローラ２０１は、処理システム２０
０全体を制御する。コントローラ２０１は各半導体記憶
装置２０３を指定するためのアドレス信号ＡＤＤと、各
半導体記憶装置２０３に伝送するためのデータ信号ＤＱ
とを複数の半導体記憶装置２０３に出力する。また、コ
ントローラ２０１はＰＬＬ回路２０２にクロック信号Ｃ
ＬＫを出力する。

【０００５】ＰＬＬ回路２０２はバッファ回路で構成さ
れる。ＰＬＬ回路２０２は、コントローラ２０１から出
力された信号を受け、各半導体記憶装置２０３を制御す
るためのクロック信号ＥＸＴＣＬＫを出力する。なお、
クロック信号用バス２０４は、各半導体記憶装置２０３
ごとに接地されている。

【０００６】各半導体記憶装置２０３はその内部に接地
された入力バッファによりコントローラ２０１から送信
されたデータ信号ＤＱを内部データ信号ＤＩＮに変換す
る。

【０００７】図３０は図２９中の各半導体記憶装置内に
接地された入力バッファの構成を示す回路図である。

【０００８】図３０を参照して、入力バッファ１００は
ＰチャネルＭＯＳトランジスタ１〜４とＮチャネルＭＯ
Ｓトランジスタ５〜８とを含む。

【０００９】ＰチャネルＭＯＳトランジスタ１，２とＮ
チャネルＭＯＳトランジスタ５，６，８とでコンパレー
タを構成する。ＰチャネルＭＯＳトランジスタ１および
２はカレントミラーを構成し、そのソースは内部電源電
位ノード９と接続される。

【００１０】ＮチャネルＭＯＳトランジスタ８のソース
は接地電位ノード１０と接続され、そのゲートには、半
導体記憶装置２０３内部で生成された制御信号ＥＮが入
力される。制御信号ＥＮは入力バッファ１００を動作さ
せるときにＨレベルとなる信号である。

【００１１】ＮチャネルＭＯＳトランジスタ５のゲート
にはコントローラ２０１から送信された外部データ信号
ＥＸＴＤＱが入力される。また、ＮチャネルＭＯＳトラ
ンジスタ６のゲートには、参照電位ＶＲＥＦが入力され
る。参照電位ＶＲＥＦは半導体記憶装置２０３の内部で
生成される。ＮチャネルＭＯＳトランジスタ５および６
のソースはともにＮチャネルＭＯＳトランジスタ８のド
レインに接続される。

【００１２】ＭＯＳトランジスタ１，２，５，６，８
は、外部データ信号ＥＸＴＤＱおよび参照電位ＶＲＥＦ
のレベルを比較し、比較結果に応じた電位レベルの信号
ＶＯを出力する。

【００１３】ＰチャネルＭＯＳトランジスタ４およびＮ
チャネルＭＯＳトランジスタ７はインバータ１１を構成
する。インバータ１１は信号ＶＯを受け反転して内部デ
ータ信号ＤＩＮとして出力する。

【００１４】ＰチャネルＭＯＳトランジスタ３のソース
はＰチャネルＭＯＳトランジスタ２および４のソースと
接続され、そのドレインは、ＰチャネルＭＯＳトランジ
スタ２のドレインおよびＰチャネルＭＯＳトランジスタ
４のゲートに接続される。ＰチャネルＭＯＳトランジス
タ３のゲートには制御信号ＥＮが入力される。その結
果、入力バッファ１００は制御信号ＥＮがＨレベルのと
きはその動作を停止する。

【００１５】以上に示した構成の入力バッファを含む半
導体記憶装置を使用するデータ処理システムでは、近年
高速化および低消費電力化が大きな課題となっている。
よって、データ処理システムは年々高速化が図られてい
るが、このような高速化に伴い、データ処理システムで
は伝送路におけるノイズが問題となってきている。

【００１６】データ処理システムでは、種々の外的要因
を受けて基板上での電源ノイズが大きくなる。また、デ
ータ処理システム内のコントローラと半導体記憶装置と
を結ぶ伝送経路の配線レイアウトに依存して、ＤＱ間カ
ップリングノイズが発生するという問題もある。よっ
て、データ処理システムの伝送経路設計では、ノイズ耐
性の向上を考慮する必要がある。

【００１７】ノイズ耐性の向上が可能な回路構成は、特
開平３−１７１８４９号公報で報告されている。

【００１８】図３１は、ノイズ耐性の向上が可能な入力
バッファの構成を示す回路図である。

【００１９】図３１を参照して、入力バッファ１０１は
入力バッファ１００と同様にＰチャネルＭＯＳトランジ
スタ１〜４とＮチャネルＭＯＳトランジスタ５〜８とを
含む。

【００２０】入力バッファ１０１のＮチャネルＭＯＳト
ランジスタ６のゲートには、入力バッファ１００と比較
して、参照電位ＶＲＥＦの代わりに外部データ信号ＺＥ
ＸＴＤＱが入力される。外部データ信号ＺＥＸＴＤＱは
外部データ信号ＥＸＴＤＱと相補の信号である。その他
の回路構成については入力バッファ１００と同じである
ためその説明は繰返さない。

【００２１】図３１に示した入力バッファ１０１を含む
半導体記憶装置２０３はコントローラ２０１から相補の
外部データ信号ＥＸＴＤＱおよびＺＸＴＤＱを受ける。
よって、コントローラ２０１と各半導体記憶装置２０３
とは相補のデータバスで接続される。

【００２２】以上の構成により、各半導体記憶装置２０
３は相補データバスと接続され、相補データバス上は相
補の外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱが送
信される。その結果、データバスに発生するカップリン
グノイズはコモンモードとなる。よって、入力バッファ
１０１内のコンパレータでの増幅動作により相補データ
バスで伝送されたコモンモードノイズは相殺させること
ができる。

【００２３】このように、入力バッファに相補の外部デ
ータ信号を入力する構成とすると、データバス上を伝送
する信号の振幅を小さくすることができる。また参照電
位ＶＲＥＦを受ける入力バッファ１００と比較して入力
バッファ１０１はスルーレート依存性やＶＣＣ依存性と
いった特性が向上する。

【００２４】以上の結果、相補データバスの構成にする
ことによりデータ処理システムの低消費電力化を図るこ
ともできる。

【００２５】

【発明が解決しようとする課題】以上に示したように、
データ処理システムにおいてその伝送経路を相補の信号
を伝達する相補データバスとした場合、耐ノイズ性が向
上するためデータ処理システムは安定した動作を行なう
ことができる。

【００２６】しかしながら、シングルデータバスについ
ても、相補の信号を伝達するダブルデータバースと同一
の配線本数を使用する場合は、相補バスに対して２倍の
データを転送することができる。したがって、動作の安
定性に多少の問題はあってもその用途は十分にある。

【００２７】また、データ処理システムはさまざまな種
類が存在するために、伝送経路設計の自由度を上げてさ
まざまなシステムに対応できる方がより好ましい。

【００２８】この発明の目的は、さまざまな種類のデー
タ処理システムに対応することが可能な半導体記憶装置
を提供することである。

【００２９】

【課題を解決するための手段】この発明による半導体記
憶装置は、入力バッファと、選択手段とを含む。入力バ
ッファは、外部から入力される第１のデータ信号と、第
１のデータ信号と相補であり、かつ、外部から入力され
る第２のデータ信号と、参照信号とを受け、内部データ
信号を生成する。選択手段は、第２のデータ信号および
参照信号のうち、入力バッファが内部データ信号を生成
するときに利用する信号を選択する。

【００３０】これにより、種々のデータ処理システムに
対応して、シングルデータバスと相補データバスのいず
れかの使用態様を選択できる。

【００３１】好ましくは、選択手段は、アドレス信号に
応じて利用する信号を選択する。これにより、外部信号
によりシングルデータバスとするか相補データバスとす
るかを選択できる。よって、データ処理システムを製造
後に、バスの使用態様を決定できる。

【００３２】好ましくは、入力バッファは、第１差動増
幅手段と、第２差動増幅手段とを含む。第１差動増幅手
段は、第１および第２のデータ信号を受けて、内部デー
タ信号を生成する。第２差動増幅手段は、第１のデータ
信号と参照信号とを受けて、内部データ信号を生成す
る。選択手段は、アドレス信号に応答して、第１および
第２差動増幅手段のいずれか一方を選択する。

【００３３】これにより、本発明の半導体記憶装置は、
シングルデータバスと相補データバスの選択に応じて動
作を行なうことができる。

【００３４】入力バッファは、第１のデータ信号を受け
る第１の差動入力ノードと、第２のデータ信号を受ける
第２の差動入力ノードと、参照信号を受ける第３の差動
入力ノードとを含み、選択手段はアドレス信号に応答し
て第２および第３の差動入力ノードのいずれか一方を選
択し、入力バッファは選択された差動入力ノードに入力
される信号と第１のデータ信号とから内部データ信号を
生成する。

【００３５】これにより、１つの入力バッファで、シン
グルデータバスと相補データバスの選択に応答した動作
を行なうことができる。

【００３６】好ましくは、スイッチ手段はフューズを含
む。これにより、入力バッファは、フューズを切断する
ことで、シングルデータバスと相補データバスに対応で
きる。

【００３７】好ましくは、半導体記憶装置はさらに、第
３のデータ信号を外部へ出力し、選択信号に応答して第
３のデータ信号と相補の第４のデータ信号を出力する出
力バッファを含む。

【００３８】これにより、出力バッファについても、シ
ングルデータバスと相補データバスに対応した動作を行
なうことができる。

【００３９】好ましくは、選択手段は、書込動作時およ
び読出動作時に応答して選択信号を出力する。

【００４０】これにより、本発明の半導体記憶装置は、
書込動作および読出動作に応答して、シングルデータバ
スに対応するか相補データバスに対応するかを選択でき
る。

【００４１】好ましくは、選択手段は、書込動作時に第
２のデータ信号を選択し、半導体記憶装置はさらに、ス
トローブ信号発生手段と、シリアルパラレル変換手段と
を含む。ストローブ信号発生手段は、第１および第２の
データ信号を受け、第１および第２のデータ信号を取り
込むためのストローブ信号を生成する。シリアルパラレ
ル変換手段は、ストローブ信号を受け、入力バッファか
ら出力される内部データ信号を並列な複数のデータ信号
に並べ替えて出力する。

【００４２】これにより、半導体記憶装置内部でストロ
ーブ信号を生成するため、外部からデータストローブ信
号を受ける必要がなくなる。

【００４３】この発明による半導体記憶装置は、第１入
力バッファと、第２入力バッファと、内部回路とを含
む。第１入力バッファは、外部から入力される第１のデ
ータ信号と参照信号とを受け、第１の内部データ信号を
生成する。第２入力バッファは、外部から入力され、か
つ、第１のデータ信号と相補な第２のデータ信号と、参
照信号とを受け、第２の内部データ信号を生成する。内
部回路は、外部から入力され、第１および第２のデータ
信号を取込むためのストローブ信号を受け、第１および
第２の内部データ信号を受ける。

【００４４】これにより、従来の半導体記憶装置では必
要であったシリアルパラレル変換回路を省略することが
できる。

【００４５】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳しく説明する。なお、図中同一また
は相当部分には同一符号を付してその説明は繰返さな
い。

【００４６】［実施の形態１］図１はこの発明の実施の
形態における半導体記憶装置の全体構成を示す概略ブロ
ック図である。

【００４７】図１を参照して、半導体記憶装置２０は、
コラムアドレスストローブ信号ＺＣＡＳやロウアドレス
ストローブ信号ＺＲＡＳやライトイネーブル信号ＺＷＥ
やアウトプットイネーブル信号ＺＯＥである制御信号お
よびを受ける制御信号入力端子２１と、アドレス信号Ａ
ＤＤ０〜ＡＤＤｎ（ｎ：自然数）を受ける複数のアドレ
ス入力端子２２と、複数の外部データ信号ＥＸＴＤＱお
よびＺＥＸＴＤＱを享受する複数のデータ入出力端子３
３とを含む。

【００４８】半導体記憶装置２０はさらに、クロックバ
ッファ１２と、制御回路２４と、メモリセルアレイ２９
と、アドレスバッファ２３と、ロウデコーダ２５および
コラムデコーダ２６と、センスアンプ回路２８と、入出
力回路２７と、入力バッファ３２と出力バッファ３４と
を含む。

【００４９】クロックバッファ１２は外部クロック信号
ＥＸＴＣＬＫとクロックイネーブル信号ＣＫＥとを受
け、クロック信号ＣＬＫを出力する。制御回路２４は、
制御信号入力端子２１に入力された制御信号に応答して
半導体記憶装置２０の全体動作を制御する。

【００５０】メモリセルアレイ２９は行列状に配列され
た複数のメモリセルを有する。メモリセルの各行ごとに
ワード線が配列されメモリセルの各列ごとにビット線が
配列される。各メモリセルは、ワード線とビット線との
交点のそれぞれに対応して配置される。

【００５１】アドレスバッファ２３は、外部から入力さ
れたアドレス信号ＡＤＤ０〜ＡＤＤｎをロウデコーダ２
５とコラムデコーダ２６とに選択的に供給する。ロウデ
コーダ２５はアドレスバッファ２３から供給されたロウ
アドレス信号に応答して複数のワード線のうち１つを選
択する。コラムデコーダ２６はアドレスバッファ２３か
ら供給されたコラムアドレス信号に応答して複数のビッ
ト線のうち少なくとも１つを駆動する。センスアンプ回
路２８は、複数のセンスアンプを含む。

【００５２】入出力回路２７は、コラムデコーダ２６が
選択したビット線の電位レベルを出力バッファ３４に供
給する。出力バッファ３４は供給された電位レベルを増
幅して複数のデータ入出力端子３３を介して外部に出力
する。入力バッファ３２は複数の外部データ信号ＥＸＴ
ＤＱおよびＺＥＸＴＤＱを受け、内部データ信号ＤＩＮ
を出力する。

【００５３】さらに半導体記憶装置２０は内部電位発生
回路３１を含む。内部電位発生回路３１は外部から外部
電源電位ＥＸＴＶＣＣと接地電位ＧＮＤとを受け、内部
電源電位ＶＣＣを出力する。

【００５４】図２は図１の半導体記憶装置２０のピン配
置を示す図である。図２を参照して、半導体記憶装置２
０の複数のピン３３は図１における複数のデータ入出力
端子３３と同じである。複数のデータは、たとえば外部
データ信号ＥＸＴＤＱが入出力するピン３３と、その相
補の外部データ信号ＺＥＸＴＤＱが入出力するピン３３
とが交互に配置される。

【００５５】図３は図１中の入力バッファ３２の詳細な
構成を示す回路図である。図３を参照して、入力バッフ
ァ３２は入力バッファ１００および１０１と論理ゲート
３５とを含む。

【００５６】入力バッファ１００はＰチャネルＭＯＳト
ランジスタ１〜４と、ＮチャネルＭＯＳトランジスタ５
〜８とを含む。入力バッファ１００内のＰチャネルＭＯ
Ｓトランジスタ３およびＮチャネルＭＯＳトランジスタ
８のゲートには制御信号ＥＮＡが入力される。ここで、
制御信号ＥＮＡは制御回路２４から出力される信号であ
り、入力バッファ１００を動作させる場合、制御信号Ｅ
ＮＡはＨレベルとなり、入力バッファ１００の動作を停
止される場合、制御信号ＥＮＡはＬレベルとなる。その
他の回路構成については図３０と同じであるため、その
説明は繰返さない。

【００５７】入力バッファ１０１はＰチャネルＭＯＳト
ランジスタ１〜４とＮチャネルＭＯＳトランジスタ５〜
８とを含む。入力バッファ１０１のＰチャネルＭＯＳト
ランジスタ３およびＮチャネルＭＯＳトランジスタ８の
ゲートには制御信号ＥＮＢが入力される。ここで、入力
バッファ１０１を動作させる場合、制御信号ＥＮＢはＨ
レベルとなる。また、入力バッファ１０１の動作を停止
される場合、制御信号ＥＮＢはＬレベルとなる。その他
の回路構成については図３１と同じであるためその説明
は繰返さない。

【００５８】論理ゲート３５は入力バッファ１００の出
力信号と入力バッファ１０１の出力信号とを受けＯＲ論
理演算結果を内部データ信号ＤＩＮとして出力する。

【００５９】図４は、入力バッファを動作させる制御信
号を出力するための選択回路の構成を示す回路図であ
る。なお選択回路は制御回路２４内に含まれる。

【００６０】図４を参照して、書込選択回路３６はクロ
ックドインバータ４０と、インバータ４１〜４４と、論
理ゲート４５および４６とを含む。クロックドインバー
タ４０は、モードレジスタセット（ＭＲＳ）コマンドを
受けて動作を開始する。なお、モードレジスタセット
（ＭＲＳ）コマンドは制御回路２４から指令されるコマ
ンドである。

【００６１】クロックドインバータ４０はアドレス信号
ＡＤＤ０〜ＡＤＤ１２を受け、反転して出力する。イン
バータ４１および４２はラッチ回路を構成する。インバ
ータ４１はクロックドインバータ４０の出力信号を受け
反転し信号ＭＡＤＤ０〜ＭＡＤＤ１２として出力する。
インバータ４３はインバータ４１から出力された信号Ｍ
ＡＤＤ０〜ＭＡＤＤ１２のうち信号ＭＡＤＤ７を受け反
転して出力する。

【００６２】インバータ４４はインバータ４３の出力信
号を受け反転して出力する。論理ゲート４５はインバー
タ４３の出力信号と、クロックイネーブル信号ＣＫＥと
を受けＡＮＤ論理演算結果を信号制御信号ＥＮＡとして
出力する。論理ゲート４６は、インバータ４４の出力信
号とクロックイネーブル信号ＣＫＥとを受けＡＮＤ論理
演算結果を制御信号ＥＮＢとして出力する。

【００６３】以上の回路構成を有する入力バッファ３２
の動作について説明する。制御回路２４内の書込選択回
路３６はモードレジスタセットコマンド時にアドレス信
号ＡＤＤ７を受ける。よって、信号ＭＡＤＤ７がインバ
ータ４３に入力される。その結果、論理ゲート４６はク
ロックイネーブル信号ＣＫＥに応答してＨレベルの制御
信号ＥＮＢを出力する。一方、論理ゲート４５はインバ
ータ４３からＬレベルの信号を受けるため、Ｌレベルの
制御信号ＥＮＡを出力する。

【００６４】その結果、入力バッファ３２内においてＨ
レベルの制御信号ＥＮＢを受けた入力バッファ１０１が
動作を開始し、Ｌレベルの制御信号ＥＮＡを受けた入力
バッファ１００はその動作を停止する。その結果、入力
バッファ３２は相補の内部データ信号ＥＸＴＤＱおよび
ＺＥＸＴＤＱを受け、内部データ信号ＤＩＮを出力す
る。よって、このとき半導体記憶装置２０は相補データ
バスを利用する。

【００６５】一方アドレス信号ＡＤＤ７がモードレジス
タセットコマンド時にＬレベルである場合、書込選択回
路３６はＨレベルの制御信号ＥＮＡを出力し、Ｌレベル
の制御信号ＥＮＢを出力する。その結果、入力バッファ
３２内の入力バッファ１０１はその動作を停止し、入力
バッファ１００が動作を開始する。よって、この場合は
入力バッファ３２はシングルバスから送信される外部デ
ータ信号ＥＸＴＤＱと参照電位とを受け、内部データ信
号ＤＩＮを出力する。よって、このとき、半導体記憶装
置２０はシングルデータバスを利用する。

【００６６】以上の結果、制御回路２４内の書込選択回
路３６で制御信号ＥＮＡおよびＥＮＢのいずれかを選択
することで、入力バッファをシングルバスで動作させる
が相補データバスで動作させるかを決定することができ
る。よって、さまざまなデータ処理システムに対応する
ことが可能となる。

【００６７】図５は図１中の出力バッファ３４の詳細な
構成を示す回路図である。図５を参照して、出力バッフ
ァ３４は、第１出力バッファ７５と第２出力バッファ７
６とを含む。

【００６８】第１出力バッファ７５はＰチャネルＭＯＳ
トランジスタ５０〜６１とＮチャネルＭＯＳトランジス
タ６２〜７３とを含む。

【００６９】ＰチャネルＭＯＳトランジスタ５０，５１
とＮチャネルＭＯＳトランジスタ６２，６３とは、内部
電源電位ノード９と接地電位ノード１０との間に直列に
接続される。ＮチャネルＭＯＳトランジスタ５０のゲー
トにはクロック信号ＺＣＬＫが入力され、ＮチャネルＭ
ＯＳトランジスタ６３のゲートにはクロック信号ＣＬＫ
が入力される。ＰチャネルＭＯＳトランジスタ５１およ
びＮチャネルＭＯＳトランジスタ６２のゲートには読出
動作時にメモリセルアレイ２９内のメモリセルから読出
された読出データ信号ＲＤＨが入力される。読出データ
信号ＲＤＨは外部クロック信号ＥＸＴＣＬＫの立上がり
時に読出されるデータ信号である。

【００７０】ＰチャネルＭＯＳトランジスタ５１および
ＮチャネルＭＯＳトランジスタ６２の接続点からは信号
ＺＲＤＨが出力される。ＰチャネルＭＯＳトランジスタ
５２とＮチャネルＭＯＳトランジスタ６４とは内部電源
電位ノード９と接地電位ノード１０との間で直列に接続
される。ＰチャネルＭＯＳトランジスタ５２およびＮチ
ャネルＭＯＳトランジスタ６４のゲートはともに信号Ｚ
ＲＤＨを受ける。ＭＯＳトランジスタ５２および６４の
接続点からは信号φＡが出力される。

【００７１】ＰチャネルＭＯＳトランジスタ５３とＮチ
ャネルＭＯＳトランジスタ６６とは内部電源電位ノード
９および接地電位ノード１０との間で直列に接続され
る。またＮチャネルＭＯＳトランジスタ６５および６７
はＮチャネルＭＯＳトランジスタ６６と並列に接続され
る。ＰチャネルＭＯＳトランジスタ５３およびＮチャネ
ルＭＯＳトランジスタ６５〜６７のゲートはともに信号
φＡ１を受ける。ＰチャネルＭＯＳトランジスタ５３と
ＮチャネルＭＯＳトランジスタ６６との接続点からは信
号ＺＯＨが出力される。

【００７２】ＰチャネルＭＯＳトランジスタ５７，５８
とＮチャネルＭＯＳトランジスタ７１，７２とは内部電
源電位ノード９および接地電位ノード１０との間で直列
に接続される。ＰチャネルＭＯＳトランジスタ５７のゲ
ートにはクロック信号ＺＣＬＫが入力され、Ｎチャネル
ＭＯＳトランジスタ７２のゲートにはクロック信号ＣＬ
Ｋが入力される。また、ＰチャネルＭＯＳトランジスタ
５８とＮチャネルＭＯＳトランジスタ７１のゲートには
ともに読出データ信号ＲＤＬが入力される。読出データ
信号ＲＤＬは外部クロック信号ＥＸＴＣＬＫの立下がり
時に読出されるデータ信号である。ＭＯＳトランジスタ
５８と７１との接続点からは信号ＺＲＤＬが出力され
る。

【００７３】ＰチャネルＭＯＳトランジスタ６０とＮチ
ャネルＭＯＳトランジスタ７３とは内部電源電位ノード
９および接地電位ノード１０との間で直列に接続され
る。またＰチャネルＭＯＳトランジスタ５９および６１
はＰチャネルＭＯＳトランジスタ６０と並列に接続され
る。ＭＯＳトランジスタ５９〜６１，７３のゲートには
ともに信号ＺＲＤＬが入力される。トランジスタ６０と
トランジスタ７３との接続点からは信号ＯＬが出力され
る。

【００７４】ＰチャネルＭＯＳトランジスタ５４とＮチ
ャネルＭＯＳトランジスタ６８は内部電源電位ノード９
および接地電位ノード１０との間で直列に接続される。
同様にＰチャネルＭＯＳトランジスタ５５とＮチャネル
ＭＯＳトランジスタ６９は直列に接続され、Ｐチャネル
ＭＯＳトランジスタ５６とＮチャネルＭＯＳトランジス
タ７０とは直列に接続される。ＰチャネルＭＯＳトラン
ジスタ５４〜５６のゲートにはともに信号ＺＯＨが入力
され、ＮチャネルＭＯＳトランジスタ６８〜７０のゲー
トにはともに信号ＯＬが入力される。トランジスタ５６
と７０との接続点からは外部データ信号ＥＸＴＤＱが出
力される。

【００７５】第２出力バッファ７６の回路構成について
も、第１出力バッファ７５の回路構成と同様であるため
にその説明は繰返さない。なお、第２出力バッファ７６
内のＰチャネルＭＯＳトランジスタ５０および５７のゲ
ートには、クロック信号ＺＣＬＫの代わりに制御信号Ｅ
ＮＤが入力される。また、ＮチャネルＭＯＳトランジス
タ６３および７２のゲートには、クロック信号ＣＬＫの
代わりに制御信号ＥＮＣが入力される。なお、第２出力
バッファ７６は外部データ信号ＺＥＸＴＤＱを出力す
る。

【００７６】図６は、読出選択回路の構成を示す回路図
である。なお、読出選択回路は図１中の制御回路２４に
含まれるものである。

【００７７】図６を参照して、読出選択回路７７は論理
ゲート９０と９１とを含む。論理ゲート９０は書込選択
回路３６で生成された信号ＭＡＤＤ７とクロック信号Ｃ
ＬＫとを受けＡＮＤ論理演算結果を制御信号ＥＮＣとし
て出力する。論理ゲート９１は信号ＭＡＤＤ７とクロッ
ク信号ＺＣＬＫの反転信号とを受けＮＡＮＤ論理演算結
果を制御信号ＥＮＤとして出力する。

【００７８】以上の回路構成を示す出力バッファ３４の
動作について説明する。はじめに、モードレジスタセッ
トコマンド時のアドレス信号ＡＤＤ７がＨレベルである
ときの出力バッファ３４の動作について説明する。

【００７９】モードレジスタセットコマンド時にアドレ
ス信号ＡＤＤ７がＨレベルであるとき、書込選択回路３
６により信号ＭＡＤＤ７はＨレベルとなる。

【００８０】よって、クロック信号ＣＬＫがＨレベルの
ときは、論理ゲート９０はＨレベルの制御信号ＥＮＣを
出力し、論理ゲート９１はＬレベルの制御信号ＥＮＤを
出力する。また、クロック信号ＣＬＫがＬレベルのとき
は、論理ゲート９０はＬレベルの制御信号ＥＮＣを出力
し、論理ゲート９１はＨレベルの制御信号ＥＮＤを出力
する。

【００８１】よって、クロック信号ＣＬＫがＨレベルの
とき、第１出力バッファ７５内のＰチャネルＭＯＳトラ
ンジスタ５０および５７はオンされ、ＮチャネルＭＯＳ
トランジスタ６３および７２もオンされる。よって、ク
ロック信号ＣＬＫがＨレベルのとき、第１出力バッファ
は動作し、外部データ信号ＥＸＴＤＱを出力する。

【００８２】一方、同じくクロック信号ＣＬＫがＨレベ
ルのとき、制御信号ＥＮＣはＨレベルであり、制御信号
ＥＮＤはＬレベルである。よって、第２出力バッファ７
６内のＰチャネルＭＯＳトランジスタ５０および５７は
オンされ、ＮチャネルＭＯＳトランジスタ６３および７
２もオンされる。よって、クロック信号ＣＬＫがＨレベ
ルのとき、第２出力バッファ７６も動作を行ない、外部
データ信号ＺＥＸＴＤＱを出力する。

【００８３】以上の結果、モードレジスタセットコマン
ド時のアドレス信号ＡＤＤ７がＨレベルのとき、出力バ
ッファ３４は相補の外部データ信号ＥＸＴＤＱおよびＺ
ＥＸＴＤＱを出力する。よって、このとき半導体記憶装
置２０は相補データバスに対応している。

【００８４】次に、モードレジスタセットコマンド時の
アドレス信号ＡＤＤ７がＬレベルであるときの出力バッ
ファ３４の動作について説明する。

【００８５】モードレジスタセットコマンド時にアドレ
ス信号ＡＤＤ７がＬレベルであるとき、書込選択回路３
６により信号ＭＡＤＤ７はＬレベルとなる。

【００８６】よって、クロック信号ＣＬＫに関わらず、
論理ゲート９０はＬレベルの制御信号ＥＮＣを出力し、
論理ゲート９１はＨレベルの制御信号ＥＮＤを出力す
る。

【００８７】よって、クロック信号ＣＬＫがＨレベルの
とき、第１出力バッファは動作し、外部データ信号ＥＸ
ＴＤＱを出力する。

【００８８】しかしながら、同じくクロック信号ＣＬＫ
がＨレベルのとき、制御信号ＥＮＣはＬレベルであり、
制御信号ＥＮＤはＨレベルである。よって、第２出力バ
ッファ７６内のＰチャネルＭＯＳトランジスタ５０およ
び５７はオフされ、ＮチャネルＭＯＳトランジスタ６３
および７２もオフされる。よって、第２出力バッファ７
６は動作を停止する。

【００８９】以上の結果、モードレジスタセットコマン
ド時のアドレス信号ＡＤＤ７がＬレベルのとき、出力バ
ッファ３４は外部データ信号ＥＸＴＤＱのみを出力す
る。よって、このとき半導体記憶装置２０はシングルデ
ータバスに対応している。

【００９０】以上の結果、出力バッファ３４において
も、制御回路２４内の読出選択回路７７が出力する制御
信号ＥＮＣおよびＥＮＤにより、外部データ信号をシン
グルバスに出力するか相補データバスに出力するかを選
択できる。よって、さまざまなデータ処理システムに対
応することが可能となる。

【００９１】以上の構成により、出力バッファにおいて
もデータ処理システムの種類に応答してシングルデータ
バスまたは相補データバスに外部データ信号を出力する
ことができる。

【００９２】［実施の形態２］実施の形態１における半
導体記憶装置では、シングルデータバスおよび相補デー
タバスのいずれにも対応できるように、２つの入力バッ
ファを含むこととした。しかしながら、この場合、従来
と比較して入力バッファの回路素子数が２倍となってし
まい、半導体記憶装置の占有面積低減の方向に反する。
よって、回路素子数は少ない方が好ましい。

【００９３】図７はこの発明の実施の形態２における入
力バッファの構成を示す回路図である。

【００９４】図７を参照して、入力バッファ３２はＰチ
ャネルＭＯＳトランジスタ８０〜８３とＮチャネルＭＯ
Ｓトランジスタ８４〜８８とヒューズＦ１およびＦ２と
を含む。

【００９５】ＰチャネルＭＯＳトランジスタ８０とＮチ
ャネルＭＯＳトランジスタ８４，８５とは内部電源電位
ノード９と接地電位ノード１０との間に直列に接続され
る。ＰチャネルＭＯＳトランジスタ８０はダイオード接
続されている。また、ＰチャネルＭＯＳトランジスタ８
１とヒューズＦ２とＮチャネルＭＯＳトランジスタ８６
とは内部電源電位ノード９とＮチャネルＭＯＳトランジ
スタ８５との間で直列に接続される。ＰチャネルＭＯＳ
トランジスタ８１のゲートはＰチャネルＭＯＳトランジ
スタ８０のゲートと接続される。また、ヒューズＦ１と
ＮチャネルＭＯＳトランジスタ８７とはノードＮ１０と
ＮチャネルＭＯＳトランジスタ８５との間に直列に接続
される。ＰチャネルＭＯＳトランジスタ８２は内部電源
電位ノード９とノードＮ１０との間に接続される。

【００９６】ＰチャネルＭＯＳトランジスタ８３とＮチ
ャネルＭＯＳトランジスタ８８とは内部電源電位ノード
９と接地電位ノード１０との間に直列に接続され、その
ゲートはともにノードＮ１０に接続される。

【００９７】ＰチャネルＭＯＳトランジスタ８２のゲー
トおよびＮチャネルＭＯＳトランジスタ８５のゲートに
は制御信号ＥＮが入力される。また、ＮチャネルＭＯＳ
トランジスタ８４のゲートには外部データ信号ＥＸＴＤ
Ｑが、ＮチャネルＭＯＳトランジスタ８６のゲートには
外部データ信号ＺＥＸＴＤＱが、ＮチャネルＭＯＳトラ
ンジスタ８７のゲートには参照電位ＶＲＥＦがそれぞれ
入力される。なお、入力バッファ３２は内部データ信号
ＤＩＮを出力する。

【００９８】以上の回路構成を有する入力バッファ３２
の動作について説明する。はじめに、入力バッファ３２
がシングルバスから外部データ信号ＥＸＴＤＱのみを受
ける場合について説明する。

【００９９】このとき、制御回路２４からから出力され
る信号に応答して、入力バッファ３２内のヒューズＦ２
が切断される。その結果、入力バッファ３２は外部デー
タ信号ＥＸＴＤＱと参照電位ＶＲＥＦとを比較し、内部
データ信号ＤＩＮとして出力する。

【０１００】次に、入力バッファ３２が相補データバス
から相補の外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤ
Ｑを受ける場合について説明する。

【０１０１】このとき、制御回路２４から出力される信
号に応答して、入力バッファ３２内のヒューズＦ１が切
断される。その結果、入力バッファ３２は相補の外部デ
ータ信号ＥＸＴＤＱおよびＺＥＸＴＤＱに応答して内部
データ信号ＤＩＮを出力する。

【０１０２】よって、以上の構成を有する入力バッファ
を用いることにより、実施の形態１の半導体記憶装置と
比較して、回路素子を低減できる。

【０１０３】実施の形態１では出力バッファ３４の制御
を論理ゲートを用いた読出選択回路を用いたが、読出選
択回路にヒューズを用いても出力バッファ３４の制御を
行なうことができる。

【０１０４】図８は実施の形態２における読出選択回路
の構成を示す回路図である。図８を参照して、読出選択
回路７７はヒューズＦ１Ａ，Ｆ２Ａ，Ｆ２Ｂ，Ｆ１Ｂと
を含む。ヒューズＦ１Ａは内部電源電位ノード９に接続
される。ヒューズＦ２Ａはクロック信号ＺＣＬＫが入力
される。ヒューズＦ２Ｂはクロック信号ＣＬＫが入力さ
れ、ヒューズＦ１Ｂは接地電位ノード１０と接続され
る。

【０１０５】出力バッファ３４がシングルデータバスに
外部データ信号ＥＸＴＤＱを出力するとき、ヒューズＦ
２ＡおよびＦ２Ｂが切断される。その結果、制御信号Ｅ
ＮＤはＨレベルとなり、制御信号ＥＮＣはＬレベルとな
る。よって第２出力バッファ７６は動作を行なわない。
その結果、第１出力バッファ７５が動作を行なうことに
よりシングルデータバスに外部データ信号ＥＸＴＤＱを
出力できる。

【０１０６】一方、出力バッファ３４が相補データバス
に相補の外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱ
を出力するとき、ヒューズＦ１ＡおよびＦ１Ｂが切断さ
れる。その結果、クロック信号ＺＣＬＫが制御信号ＥＮ
Ｄとして出力され、クロック信号ＣＬＫが制御信号ＥＮ
Ｃとして出力される。その結果、第１出力バッファ７５
および第２出力バッファ７６がともに動作を行ない、相
補データバスに対して相補の外部データ信号ＥＸＴＤＱ
およびＺＥＸＴＤＱを出力する。

【０１０７】以上より、読出選択回路内にヒューズを用
いた構造であっても、出力バッファは、データ処理シス
テムの種類に応答して、シングルデータバスまたは相補
データバスに外部データ信号を出力することができる。

【０１０８】［実施の形態３］図９はこの発明の実施の
形態３における入力バッファの構成について示した回路
図である。

【０１０９】図９を参照して、図９における入力バッフ
ァ３２は図７と比較して、ヒューズＦ１の代わりにスイ
ッチ回路ＳＷ１を、ヒューズＦ２の代わりにスイッチ回
路ＳＷ２をそれぞれ配置している。その他の回路構成に
ついては図７と同じであるためその説明は繰返さない。

【０１１０】スイッチ回路ＳＷ１およびＳＷ２は制御回
路２４から出力されるスイッチ信号により制御される。

【０１１１】以上の回路構成を有する入力バッファの動
作について説明する。入力バッファ３２がシングルデー
タバスから外部データ信号ＥＸＴＤＱを受けるとき、制
御回路２４から出力されるスイッチ信号によりスイッチ
回路ＳＷ１がオンされる。また、制御回路２４から出力
されるスイッチ信号によりスイッチ回路ＳＷ２がオフす
る。その結果、入力バッファ３２は外部データ信号ＥＸ
ＴＤＱと参照電位ＶＲＥＦとを比較して、その比較結果
を内部データ信号ＤＩＮとして出力する。

【０１１２】また、入力バッファ３２が相補データバス
から相補の外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤ
Ｑを受けるとき、制御回路２４から出力されるスイッチ
信号により、スイッチ回路ＳＷ１がオフされ、スイッチ
回路ＳＷ２がオンされる。その結果、入力バッファ３２
は相補の外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱ
に基づいて内部データ信号ＤＩＮを出力する。

【０１１３】よって、ヒューズの代わりにスイッチ回路
を含む構成であっても、入力バッファはシングルデータ
バスと相補データバスとに対応することができる。

【０１１４】図１０は実施の形態３における読出選択回
路の構成を示す回路図である。図１０を参照して、図８
と比較して、読出選択回路７７はヒューズＦ１Ａ，Ｆ２
Ａ，Ｆ２Ｂ，Ｆ１Ｂの代わりにスイッチ回路ＳＷ１Ａ，
ＳＷ２Ａ，ＳＷ２Ｂ，ＳＷ１Ｂをそれぞれ含む。

【０１１５】出力バッファ３４がシングルデータバスに
外部データ信号ＥＸＴＤＱを出力するとき、制御回路２
４から出力されるスイッチ信号によりスイッチ回路ＳＷ
２ＡおよびＳＷ２Ｂがオフされる。一方、制御回路２４
から出力されるスイッチ信号により、スイッチ回路ＳＷ
１ＡおよびＳＷ１Ｂがオンされる。その結果、制御信号
ＥＮＤはＨレベルとなり、制御信号ＥＮＣはＬレベルと
なる。よって、第２出力バッファ７６の動作は停止す
る。以上の結果、第１出力バッファ７５の動作によりシ
ングルデータバスに外部データ信号ＥＸＴＤＱを出力す
る。よって、このとき、出力バッファ３４はシングルデ
ータバスに対応した動作を行なう。

【０１１６】一方、出力バッファ３４が相補データバス
に相補の外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱ
を出力するとき、スイッチ回路ＳＷ１ＡおよびＳＷ１Ｂ
がオフされ、スイッチ回路ＳＷ２ＡおよびＳＷ２Ｂがオ
ンされる。その結果、クロック信号ＺＣＬＫが制御信号
ＥＮＤとして出力され、クロック信号ＣＬＫが制御信号
ＥＮＣとして出力される。よって、第１出力バッファ７
５および第２出力バッファ７６はともに動作を行ない、
相補データバスに対して相補の外部データ信号ＥＸＴＤ
ＱおよびＺＥＸＴＤＱを出力する。よって、このとき、
出力バッファ３４は相補データバスに対応した動作を行
なう。

【０１１７】以上より、読出選択回路内にスイッチ回路
を用いた構造であっても、出力バッファは、データ処理
システムの種類に応答して、シングルデータバスまたは
相補データバスに外部データ信号を出力することができ
る。

【０１１８】［実施の形態４］図１１はこの発明の実施
の形態４における読出選択回路の構成について示す回路
図である。

【０１１９】図１１を参照して、読出選択回路７７は、
図６と同じく、論理ゲート９０および８１とを含む。論
理ゲート９０は信号ＭＡＤＤ８とクロック信号ＣＬＫと
を受け、ＡＮＤ論理演算結果を制御信号ＥＮＣとして出
力する。論理ゲート９１は信号ＭＡＤＤ８とクロック信
号ＺＣＬＫの反転信号とを受け、ＮＡＮＤ論理演算結果
を制御信号ＥＮＤとして出力する。ここで、信号ＭＡＤ
Ｄ８は書込選択回路３６で生成される信号であり、アド
レス信号ＡＤＤ８に基づいて生成される信号である。

【０１２０】ここで、図４に示した書込選択回路３６を
用いて図３に示した入力バッファ３２を制御し、図１１
に示した読出選択回路７７を用いて図５に示した出力バ
ッファ３４を制御する場合の半導体記憶装置の動作につ
いて説明する。

【０１２１】はじめに、半導体記憶装置が書込動作時の
みシングルデータバスに対応し、読出動作時は相補のデ
ータバスに対応する場合について説明する。

【０１２２】このとき、書込動作時においては、アドレ
ス信号ＡＤＤ７がＬレベルとなる。その結果、入力バッ
ファ３２内の入力バッファ１００が動作を行ない、入力
バッファ１０１は動作を停止する。よって、半導体記憶
装置は書込動作時はシングルデータバスに対応する。

【０１２３】また、読出動作時においては、アドレス信
号ＡＤＤ８がＨレベルとなる。その結果、クロック信号
ＣＬＫに同期して制御信号ＥＮＣがＨレベルとなり、制
御信号ＥＮＤがＬレベルとなる。その結果、第１出力バ
ッファ７５および第２出力バッファ７６がともに動作を
行なう。よって、半導体記憶装置は読出動作時は相補デ
ータバスに対応する。

【０１２４】次に、半導体記憶装置が書込動作時に相補
データバスに対応し、読出動作時にシングルデータバス
に対応する場合について説明する。

【０１２５】このとき、書込動作時においては、アドレ
ス信号ＡＤＤ７がＨレベルとなる。その結果、入力バッ
ファ３２内の入力バッファ１００および１０１がともに
動作を行なう。よって、半導体記憶装置は書込動作時は
相補データバスに対応できる。

【０１２６】また、読出動作時においては、アドレス信
号ＡＤＤ８がＬレベルとなる。その結果、クロック信号
ＣＬＫに同期して制御信号ＥＮＣがＬレベルとなり、制
御信号ＥＮＤがＨレベルとなる。その結果、第１出力バ
ッファ７５が動作を行ない、第２出力バッファ７６は動
作を停止する。よって、半導体記憶装置は読出動作時は
シングルデータバスに対応できる。

【０１２７】同様の方法で、半導体記憶装置が書込動作
時および読出動作時ともに相補データバスに対応する場
合は、アドレス信号ＡＤＤ７およびＡＤＤ８をともにＨ
レベルとすればよい。

【０１２８】また、半導体記憶装置が書込動作時および
読出動作時ともにシングルデータバスに対応する場合
は、アドレス信号ＡＤＤ７およびＡＤＤ８をともにＬレ
ベルとすればよい。

【０１２９】以上の結果、本発明の実施の形態４におけ
る半導体記憶装置は、書込動作時と読出動作時に応答し
て、シングルデータバスに対応するか、相補データバス
に対応するかを選択できる。よって、データ処理システ
ムの設計の自由度を上げることができる。

【０１３０】［実施の形態５］図１２はＤＤＲ−ＳＤＲ
ＡＭの全体構成を示す概略ブロック図である。

【０１３１】図１２を参照して、ＤＤＲ−ＳＤＲＡＭ
は、入力バッファ１０２および１０３と、シリアルパラ
レルコンバータ１０４と、ラッチ回路１０５，１０６，
１１１，１１２と、トランスミッションゲート１０７〜
１１０と、ライトデータドライバ１１３および１１４
と、メモリセルアレイ１１５および１１６と、制御回路
１１７とを含む。

【０１３２】入力バッファ１０２は、外部データ信号入
力端子１１８から外部データ信号ＥＸＴＤＱを受け、内
部データ信号ＤＩＮを出力する。入力バッファ１０３
は、外部データストローブ信号入力端子１１９から外部
データストローブ信号ＥＸＴＤＱＳを受け、内部データ
ストローブ信号ＤＱＳを出力する。

【０１３３】シリアルパラレルコンバータ１０４は、内
部データ信号ＤＩＮと内部データストローブ信号ＤＱＳ
とを受け、内部データストローブ信号ＤＱＳに基づいて
内部データ信号ＤＩＮをデータ信号ＤＬ１とデータ信号
ＤＬ２とに分離する。

【０１３４】ラッチ回路１０５はシリアルパラレルコン
バータ１０４から出力されるデータ信号ＤＬ１をラッチ
する。またラッチ回路１０６はシリアルパラレルコンバ
ータ１０４から出力されるデータ信号ＤＬ２をラッチす
る。

【０１３５】トランスミッションゲート１０７はラッチ
回路１０５とラッチ回路１１１との間に接続され、スイ
ッチ信号ＥＶＥＮがＨレベルのときにオンされる。トラ
ンスミッションゲート１０８はラッチ回路１０５とラッ
チ回路１１２との間に接続され、スイッチ信号ＯＤＤが
Ｈレベルのときにオンされる。トランスミッションゲー
ト１０９はラッチ回路１０６とラッチ回路１１１との間
に接続されスイッチ信号ＯＤＤがＨレベルのときにオン
される。トランスミッションゲート１１０はラッチ回路
１０６とラッチ回路１１２との間に接続され、スイッチ
信号ＥＶＥＮがＨレベルのときにオンされる。なお、ス
イッチ信号ＥＶＥＮおよびＯＤＤは制御回路１１７から
出力される信号である。制御回路１１７は、ＤＤＲ−Ｓ
ＤＲＡＭの全体を制御するための回路であり、内部クロ
ック信号ｉｎｔ．ＣＬＫを出力する。また、書込動作を
指示するための書込動作信号ＷＲＩＴＥを出力する。

【０１３６】ラッチ回路１１１の出力端子はライトデー
タドライバ１１３の入力端子と接続される。また、ラッ
チ回路１１２の出力端子は、ライトデータドライバ１１
４の入力端子と接続される。ライトデータドライバ１１
３はライトデータドライバ活性化信号ＷＤＲＶがＨレベ
ルになったときに、ラッチ回路１１１にラッチされたデ
ータをメモリセルアレイ１１５へ出力する。また、ライ
トデータドライバ１１４は、ライトデータドライバ活性
化信号ＷＤＲＶがＨレベルになったときに、ラッチ回路
１１２にラッチされたデータをメモリセルアレイ１１６
へ出力する。なお、ライトデータドライバ活性化信号Ｗ
ＤＲＶは制御回路１１７から出力される信号である。

【０１３７】図１３は図１２中のシリアルパラレルコン
バータ１０４の構成を示す回路図である。

【０１３８】図１３を参照して、シリアルパラレルコン
バータ１０４は、クロックドインバータ２０１〜２０８
と、インバータ２０９〜２１２とを含む。

【０１３９】クロックドインバータ２０１とインバータ
２０９とクロックドインバータ２０２とインバータ２１
０とは直列に接続される。クロックドインバータ２０１
の入力端子には内部データ信号ＤＩＮが入力される。ま
た、インバータ２１０からは信号ＤＬ１が出力される。
クロックドインバータ２０１は内部データストローブ信
号ＤＱＳがＬレベルのときに動作する。またクロックド
インバータ２０２は内部データストローブ信号ＤＱＳが
Ｈレベルのときに動作する。

【０１４０】クロックドインバータ２０３の入力端子は
インバータ２０９の出力端子に接続され、その出力端子
はインバータ２０９の入力端子に接続される。また、ク
ロックドインバータ２０４の入力端子はインバータ２１
０の出力端子と接続され、その出力端子はインバータ２
１０の入力端子と接続される。

【０１４１】クロックドインバータ２０３は内部データ
ストローブ信号ＤＱＳがＨレベルのときに動作し、クロ
ックドインバータ２０４は内部データストローブ信号Ｚ
ＤＱＳがＬレベルのときに動作する。

【０１４２】クロックドインバータ２０５とインバータ
２１１とクロックドインバータ２０６とインバータ２１
２とは直列に接続される。クロックドインバータ２０５
の入力端子には内部データ信号ＤＩＮが入力される。ま
た、インバータ２１２からは信号ＤＬ２が出力される。
クロックドインバータ２０５は内部データストローブ信
号ＤＱＳがＬレベルのときに動作する。またクロックド
インバータ２０６は内部データストローブ信号ＤＱＳが
Ｈレベルのときに動作する。

【０１４３】クロックドインバータ２０７の入力端子は
インバータ２１１の出力端子に接続され、その出力端子
はインバータ２１１の入力端子に接続される。また、ク
ロックドインバータ２０８の入力端子はインバータ２１
２の出力端子と接続され、その出力端子はインバータ２
１２の入力端子と接続される。

【０１４４】クロックドインバータ２０７は内部データ
ストローブ信号ＤＱＳがＨレベルのときに動作し、クロ
ックドインバータ２０８は内部データストローブ信号Ｚ
ＤＱＳがＬレベルのときに動作する。

【０１４５】以上の回路構成を有するＤＤＲ−ＳＤＲＡ
Ｍの動作について説明する。図１４は図１２に示したＤ
ＤＲ−ＳＤＲＡＭの書込動作時の動作について示したタ
イミングチャートである。

【０１４６】図１４を参照して、ライトレイテンシを１
とした場合、時刻Ｔ１において制御回路１１７から書込
動作信号ＷＲＩＴＥが出力される。よって、時刻Ｔ１か
ら外部クロック信号ＥＸＴＣＬＫの１クロック経過後の
時刻Ｔ２で、シリアルパラレルコンバータ１０４はデー
タストローブ信号ＤＱＳの立上がりに応答して外部デー
タ信号ＥＸＴＤＱ（内部データ信号ＤＩＮ）内のデータ
Ｄ０をラッチし、ラッチ回路１０５に出力する。さら
に、シリアルパラレルコンバータ１０４は時刻Ｔ２後の
データストローブ信号ＤＱＳの立下がりである時刻Ｔ３
において、外部データ信号ＥＸＴＤＱ（内部データ信号
ＤＩＮ）からデータＤ１をラッチし、ラッチ回路１０６
へ出力する。同様に、シリアルパラレルコンバータ１０
４は、外部データストローブ信号ＥＸＴＤＱＳ（内部デ
ータストローブ信号ＤＱＳ）の立上がり時に外部データ
信号ＥＸＴＤＱ（内部データ信号ＤＩＮ）からラッチし
たデータＤ_2n（ｎは自然数）をラッチ回路１０５へ出力
し、内部データストローブ信号ＤＱＳの立下り時に内部
データ信号ＤＩＮからラッチしたデータＤ_2n+1（ｎは自
然数）をラッチ回路１０６へ出力する。

【０１４７】ここで、時刻Ｔ４で制御回路１１７がスイ
ッチ信号ＥＶＥＮをＨレベルに活性化し、スイッチ信号
ＯＤＤをＬレベルに維持する。このとき、トランスミッ
ションゲート１０７および１１０がオンされ、トランス
ミッションゲート１０８および１０９はオフされる。よ
って、ラッチ回路１０５にラッチされたデータＤ０は時
刻Ｔ４でラッチ回路１１１にラッチされる。同様に、ラ
ッチ回路１０６にラッチされたデータＤ１はラッチ回路
１１２にラッチされる。

【０１４８】続いて時刻Ｔ５で、ライトデータドライバ
活性化信号ＷＤＲＶがＨレベルに活性化されると、ライ
トデータドライバ１１３はラッチ回路１１１にラッチさ
れたデータＤ０をメモリセルアレイ１１５へ出力し、ラ
イトデータドライバ１１４はラッチ回路１１２にラッチ
されたデータＤ１をメモリセルアレイ１１６へ出力す
る。

【０１４９】なお、時刻Ｔ４でスイッチ信号ＥＶＥＮを
Ｌレベルとし、スイッチ信号ＯＤＤをＨレベルとする
と、トランスミッションゲート１０７および１１０がオ
フされ、トランスミッションゲート１０８および１０９
がオンされる。その結果、データＤ０はラッチ回路１１
２にラッチされ、データＤ１はラッチ回路１１１にラッ
チされる。

【０１５０】以上のように、ＤＤＲ−ＳＤＲＡＭの書込
動作時、シリアルパラレルコンバータ１０４は、内部デ
ータストローブ信号ＤＱＳ（外部データストローブ信
号）の立上がり時と立下がり時とでそれぞれ異なるデー
タを受ける。その結果、タイミングマージンが非常に厳
しいものとなっている。

【０１５１】図１５は、本発明の実施の形態５における
ＤＤＲ−ＳＤＲＡＭの全体構成を示す概略ブロック図で
ある。

【０１５２】図１５を参照して、図１２と比較して入力
バッファ１０２の代わりに入力バッファ１２０および１
２１を設置し、シリアルパラレルコンバータ１０４の代
わりにトランスミッションゲート１２３および１２４を
接地している。また、トランスミッションゲート１２３
と１０７との間にラッチ回路１２５が追加され、トラン
スミッションゲート１２４と１１０との間にラッチ回路
１２６が追加されている。

【０１５３】入力バッファ１２０は外部データ信号入力
端子１２７から外部データ信号ＥＸＴＤＱを受け内部デ
ータ信号ＤＩＮをラッチ回路１０５へ出力する。入力バ
ッファ１２１は、外部データ信号入力端子１２２から入
力される外部データ信号ＺＥＸＴＤＱを受け、内部デー
タ信号ＺＤＩＮをラッチ回路１０６へ出力する。ここ
で、外部データ信号ＺＥＸＴＤＱは外部データ信号ＥＸ
ＴＤＱに対して相補の信号である。よって、内部データ
信号ＺＤＩＮは内部データ信号ＤＩＮに対して相補の信
号である。

【０１５４】トランスミッションゲート１２３はラッチ
回路１０５とトランスミッションゲート１０７との間に
接続され、内部データストローブ信号ＤＱＳがＨレベル
のときにオンされる。また、トランスミッションゲート
１２４は、ラッチ回路１０６とトランスミッションゲー
ト１１０との間に接続され、内部データストローブ信号
ＤＱＳがＨレベルのときにオンされる。

【０１５５】その他の回路構成は図１２と同じであるた
めその説明は繰返さない。以上の回路構成を示すＤＤＲ
−ＳＤＲＡＭの書込動作の動作について説明する。

【０１５６】図１６は図１５に示したＤＤＲ−ＳＤＲＡ
Ｍの書込動作時のタイミングチャートである。

【０１５７】図１６を参照して、実施の形態５における
ＤＤＲ−ＳＤＲＡＭは相補の外部データ信号ＥＸＴＤＱ
およびＺＥＸＴＤＱを受ける。その結果、従来のＤＤＲ
−ＳＤＲＡＭと同じデータ量を取得する場合、そのデー
タを取得するときのタイミングマージンを２倍にするこ
とができる。

【０１５８】具体的には、図１２に示すＤＤＲ−ＳＤＲ
ＡＭでは図１４に示すように単一の外部データ信号ＥＸ
ＴＤＱからデータを受けるため、外部データ信号ＥＸＴ
ＤＱＳは外部ストローブ信号ＥＸＴＤＱＳの立上がり時
と立下がり時でそれぞれ異なるデータである必要があっ
た。しかしながら、本発明の実施の形態５におけるＤＤ
Ｒ−ＳＤＲＡＭではデータを搬送する外部データ信号が
２つあるため、従来の外部データ信号ＥＸＴＤＱで搬送
されるデータ量の２分の１ずつを外部データ信号ＥＸＴ
ＤＱおよびＺＥＸＴＤＱで分担すればよい。よって、デ
ータ信号上で同じデータＤｎの情報を保持する時間を２
倍にすることができる。

【０１５９】よって、外部データ信号ＥＸＴＤＱはデー
タＤ０およびデータＤ２を、外部データ信号ＺＥＸＴＤ
ＱはデータＤ１およびデータＤ３をそれぞれ搬送する。

【０１６０】制御回路１１７は時刻Ｔ１で書込動作信号
ＷＲＩＴＥの出力する。時刻Ｔ１から外部クロック信号
ＥＸＴＣＬＫで１クロック分経過後の時刻Ｔ２におい
て、入力バッファ１２０は外部データ信号ＥＸＴＤＱか
らデータＤ０を取得し、入力バッファ１２１は外部デー
タ信号ＺＥＸＴＤＱからデータＤ１を取得する。

【０１６１】このとき、入力バッファ１０３から出力さ
れた内部データストローブ信号ＤＱＳはＨレベルになる
ため、トランスミッションゲート１２３および１２４が
オンされる。その結果、入力バッファ１２１で取得した
データＤ０はラッチ回路１２５でラッチされ、入力バッ
ファ１２１が取得したデータＤ１はラッチ回路１２６で
ラッチされる。

【０１６２】以降の動作については図１４の時刻Ｔ４以
降の動作と同じであるためその説明は繰返さない。

【０１６３】以上の結果、本発明の実施の形態５におけ
るＤＤＲ−ＳＤＲＡＭでは、相補の外部データ信号を用
いることでデータレートを落とすことなく書込動作時に
シングルデータレートにすることができる。よって、シ
リアルパラレルコンバータが不要となる。よって、回路
構成が簡略化される。

【０１６４】また、シリアルパラレルコンバータの動作
のために規制されていたタイミングマージンを緩和する
ことができる。

【０１６５】［実施の形態６］図１７は、この発明の実
施の形態６におけるＤＤＲ−ＳＤＲＡＭの構成を示す概
略ブロック図である。

【０１６６】図１７を参照して、図１５と比較して、ト
ランスミッションゲート１０７〜１１０とラッチ回路１
２５および１２６とを削除している。その他の回路構成
については、図１５と同じであるためその説明は繰返さ
ない。

【０１６７】図１８は、図１７に示したＤＤＲ−ＳＤＲ
ＡＭの書込動作時のタイミングチャートである。

【０１６８】図１８を参照して、時刻Ｔ１で制御回路１
１７から書込動作信号ＷＲＩＴＥが出力される。ライト
レイテンシを１クロックとしている場合、時刻Ｔ１から
外部クロック信号ＥＸＴＣＬＫが１クロック分経過した
後の時刻Ｔ２で、入力バッファ１２０が外部データ信号
ＥＸＴＤＱからデータＤ０を取得し、ラッチ回路１０５
に出力する。また、同じく時刻Ｔ２で入力バッファ１２
１が外部データ信号ＺＥＸＴＤＱからデータＤ１を取得
し、ラッチ回路１０６へ出力する。よってラッチ回路１
０５はデータＤ０を、ラッチ回路１０６はデータＤ１を
それぞれラッチする。

【０１６９】時刻Ｔ２でデータストローブ信号ＤＱＳは
Ｈレベルに活性化されているため、トランスミッション
ゲート１２３および１２４がオンされる。その結果、時
刻Ｔ２でデータ信号Ｄ０はラッチ回路１１１でラッチさ
れ、データ信号Ｄ１はラッチ回路１１２でラッチされ
る。

【０１７０】時刻Ｔ２経過後で内部クロック信号ｉｎ
ｔ．ＣＬＫの立上がりに応答して時刻Ｔ５でライトデー
タドライバ活性化信号ＷＤＲＶがＨレベルに活性化され
る。この結果、ラッチ回路１１１にラッチされていたデ
ータ信号Ｄ０はメモリセルアレイ１１５へ出力され、ラ
ッチ回路１１２にラッチされていたデータ信号Ｄ１はメ
モリセルアレイ１１６に出力される。

【０１７１】本発明の実施の形態６の半導体記憶装置で
は、２つの入力バッファから入力されたデータを複数の
メモリセルアレイのいずれのメモリセルアレイに出力す
るかを決定するトランスミッションゲートが削除されて
いる。その結果、トランスミッションゲートを動作させ
るために必要な時間を短縮することができる。

【０１７２】図１９は図１７に示した半導体記憶装置で
利用される相補データバスのイコライズ回路の回路図で
ある。

【０１７３】図１９を参照して、イコライズ回路は論理
ゲート１３５とトランスミッションゲート１３６とイン
バータ１３７とを含む。

【０１７４】論理ゲート１３５は入出力回路１３１から
出力された読出信号ＺＲＤＨおよびＺＲＤＬを受け、Ｎ
ＡＮＤ論理演算結果を出力する。インバータ１３７は論
理ゲート１３５の出力信号を受け、反転して出力する。
トランスミッションゲート１３６は論理ゲート１３５は
論理ゲート１３５の出力端子とインバータ１３７の出力
端子との間に接続され、論理ゲート１３５の出力信号が
Ｌレベルの時に、相補データバスをショートする。

【０１７５】なお、読出動作を行なっていないときは、
読出信号ＺＲＤＨおよびＺＲＤＬはともにＨレベルとな
る。よって、このときトランスミッションゲート１３６
はオンされ、相補データバスはショートされる。このと
きの相補データバスの電圧はイコライズレベルに保持さ
れる。イコライズレベルは接地電位ＧＮＤ，内部電源電
位ＶＣＣ，ＶＣＣ／２のいずれかとする。

【０１７６】図２０は、図１７に示した半導体記憶装置
で利用される相補データバスのイコライズ回路の回路図
の他の例である。

【０１７７】図２０を参照して、イコライズ回路は図１
９と比較して、新たにトランスミッションゲート１３８
を追加している。トランスミッションゲート１３８は論
理ゲート１３５の出力端子とインバータ１３７の出力端
子との間に接続される。トランスミッションゲート１３
６および１３８がともにオンされると、相補データバス
がショートされ、相補データバスの電位はともにイコラ
イズレベルに保持される。

【０１７８】以上の構成により、相補データバスは読出
動作時および書込動作時以外は、その電位は接地電位Ｇ
ＮＤ，内部電源電位ＶＣＣ，ＶＣＣ／２のいずれかに保
持される。

【０１７９】［実施の形態７］図２１はこの発明の実施
の形態７における半導体記憶装置の構成を示すブロック
図である。

【０１８０】図２１を参照して、図１２と比較して、入
力バッファ１０３の代わりに新たに第１データストロー
ブ信号発生回路（以下、ＤＳ発生回路と称する）１３０
と第２データストローブ信号発生回路（以下、ＤＳ２発
生回路と称する）１３２とを追加している。

【０１８１】ＤＳ発生回路２５０は相補の外部データ信
号ＥＸＴＤＱおよびＺＥＸＴＤＱとを受け、第１データ
ストローブ信号ＤＳおよびＺＤＳを出力する。また、Ｄ
Ｓ２発生回路２５１は第１データストローブ信号ＤＳお
よびＺＤＳを受け、第２データストローブ信号ＤＳ２を
出力する。

【０１８２】図２２は図２１に示したＤＳ発生回路の構
成を示す回路図である。図２２を参照して、ＤＳ発生回
路２５０は、バッファ回路１４０，１４１と、論理ゲー
ト１４４〜１４７と、インバータ１４８〜１５１とを含
む。

【０１８３】図２３は図２２中のバッファ回路１４０の
構成を示す回路図である。図２３を参照して、バッファ
回路１４０はＰチャネルＭＯＳトランジスタ２６０〜２
６３と、ＮチャネルＭＯＳトランジスタ２６４〜２６８
とを含む。

【０１８４】ＰチャネルＭＯＳトランジスタ２６０とＮ
チャネルＭＯＳトランジスタ２６４とＮチャネルＭＯＳ
トランジスタ２６５とは内部電源電位ノード９と接地電
位ノード１０との間に直列に接続される。ＰチャネルＭ
ＯＳトランジスタ２６０はダイオード接続される。ま
た、ＮチャネルＭＯＳトランジスタ２６４のゲートには
外部データ信号ＥＸＴＤＱが入力される。ＮチャネルＭ
ＯＳトランジスタ２６５のゲートには制御回路１１７か
ら出力される制御信号ＥＮＡが入力される。

【０１８５】また、ＰチャネルＭＯＳトランジスタ２６
１とＮチャネルＭＯＳトランジスタ２６６とは内部電源
電位ノード９と接地電位ノード１０との間に直列に接続
される。ＰチャネルＭＯＳトランジスタ２６１のゲート
はＰチャネルＭＯＳトランジスタ２６０のゲートに接続
される。よって、ＰチャネルＭＯＳトランジスタ２６０
と２６１とはカレントミラーを形成する。ＮチャネルＭ
ＯＳトランジスタ２６６のゲートには参照電位ＶＲＥＦ
Ｌが入力される。ここで、参照電位ＶＲＥＦＬは参照電
位ＶＲＥＦを抵抗分割することにより得られる参照電位
であり、参照電位ＶＲＥＦよりも微小電位△Ｖだけ低下
させた電位である。微小電位△Ｖは例えば１０ｍＶであ
る。

【０１８６】ＰチャネルＭＯＳトランジスタ２６２とＮ
チャネルＭＯＳトランジスタ２６７とは内部電源電位ノ
ード９とＮチャネルＭＯＳトランジスタ２６５との間に
直列に接続される。ＰチャネルＭＯＳトランジスタ２６
２のゲートはＰチャネルＭＯＳトランジスタ２６０のゲ
ートに接続される。よってＰチャネルＭＯＳトランジス
タ２６０と２６２とはカレントミラーを形成する。ま
た、ＮチャネルＭＯＳトランジスタ２６７のゲートには
参照電位ＶＲＥＦＨが入力される。ここで、参照電位Ｖ
ＲＥＦＨは参照電位ＶＲＥＦを抵抗分割することにより
得られる参照電位であり、参照電位ＶＲＥＦよりも微小
電位△Ｖだけ上昇させた電位である。微小電位△Ｖは例
えば１０ｍＶである。ＰチャネルＭＯＳトランジスタ２
６２とＮチャネルＭＯＳトランジスタ２６７の接続点で
あるノードＮ２１は信号ＤＱ０ＨＶが出力される。

【０１８７】ＰチャネルＭＯＳトランジスタ２６３とＮ
チャネルＭＯＳトランジスタ２６８とはインバータ１７
０を構成する。インバータ１７０はＰチャネルＭＯＳト
ランジスタ２６１とＮチャネルＭＯＳトランジスタ２６
６との接続点であるノードＮ２０から出力される信号を
受け、反転して信号ＤＱ０ＬＶを出力する。

【０１８８】なお、バッファ回路１４１の構成のバッフ
ァ回路１４０と同じであるため、その説明は繰り返さな
い。なお、バッファ回路１４１内のＮチャネルＭＯＳト
ランジスタ２６４のゲートには外部データ信号ＺＥＸＴ
ＤＱが入力される。また、ノード２１からは信号ＺＤＱ
０ＨＶが出力され、インバータ１７０からは信号ＺＤＱ
０ＬＶが出力される。

【０１８９】再び図２２に戻って、論理ゲート１４４は
バッファ回路１４０から出力された信号ＤＱ０ＬＶとＤ
Ｑ０ＨＶとを受け、ＮＡＮＤ論理演算結果を出力する。
また、論理ゲート１４５はバッファ回路１４１から出力
された信号ＺＤＱ０ＬＶとＺＤＱ０ＨＶとを受けＮＡＮ
Ｄ論理演算結果を出力する。

【０１９０】論理ゲート１４６は論理ゲート１４４と１
４５の出力信号を受け、ＮＡＮＤ論理演算結果を出力す
る。インバータ１４８〜１５０は直列に接続される。イ
ンバータ１４８の入力端子は論理ゲート１４６の出力端
子と接続される。また、インバータ１５０の出力端子は
論理ゲート１４７の２つの入力端子のうちの１つの入力
端子に接続される。論理ゲート１４７の２つの入力端子
のうちの他の入力端子は論理ゲート１４６の出力端子と
接続される。論理ゲート１４７は論理絵Ｇ−と１４６の
出力信号とインバータ１５０の出力信号とを受け、ＮＡ
ＮＤ論理演算結果を第１データストローブ信号ＺＤＳと
して出力する。なお、インバータ１４８〜１５０は遅延
素子として機能するため、論理ゲート１４７はワンショ
ットパルスを第１データストローブ信号として出力す
る。

【０１９１】インバータ１５１は第１データストローブ
信号ＺＤＳを受け。反転して第１データストローブ信号
ＤＳを出力する。

【０１９２】図２４は図２１中のＤＳ２発生回路の構成
を示す回路図である。図２４を参照して、ＤＳ２発生回
路２５１はＰチャネルＭＯＳトランジスタ１６０〜１６
３と、ＮチャネルＭＯＳトランジスタ１６４〜１６７
と、インバータ１６８，１６９とを含む。

【０１９３】ＰチャネルＭＯＳトランジスタ１６０，１
６１およびＮチャネルＭＯＳトランジスタ１６４，１６
５とは内部電源電位ノード９と接地電位ノード１０との
間で直列に接続される。ＰチャネルＭＯＳトランジスタ
１６０およびＮチャネルＭＯＳトランジスタ１６５のゲ
ートには信号ＥＮが入力される。ＰチャネルＭＯＳトラ
ンジスタ１６１のゲートには第１データストローブ信号
ＺＤＳが入力され、ＮチャネルＭＯＳトランジスタ１６
４のゲートには第１データストローブ信号ＤＳが入力さ
れる。インバータ１６９はＰチャネルＭＯＳトランジス
タ１６１とＮチャネルＭＯＳトランジスタ１６４との接
続点であるノードＮ３０から出力される信号を受け、反
転して第２データストローブ信号ＤＳ２として出力す
る。

【０１９４】ＰチャネルＭＯＳトランジスタ１６２，１
６３およびＮチャネルＭＯＳトランジスタ１６６，１６
７とは内部電源電位ノード９と接地電位ノード１０との
間で直列に接続される。ＰチャネルＭＯＳトランジスタ
１６２およびＮチャネルＭＯＳトランジスタ１６７のゲ
ートには第２データストローブ信号ＤＳ２が入力され
る。ＰチャネルＭＯＳトランジスタ１６３のゲートには
第１データストローブ信号ＤＳが入力され、Ｎチャネル
ＭＯＳトランジスタ１６６のゲートには第１データスト
ローブ信号ＺＤＳが入力される。ＰチャネルＭＯＳトラ
ンジスタ１６３とＮチャネルＭＯＳトランジスタ１６６
の接続点であるノードＮ３１はノードＮ３０と接続され
る。

【０１９５】インバータ１６８は第２データストローブ
信号ＤＳ２を受け、反転して信号ＥＮとして出力する。

【０１９６】図２５はＤＳ発生回路２５０およびＤＳ２
発生回路２５１の動作を示すタイミングチャートであ
る。

【０１９７】図２５を参照して、時刻Ｔ１０でＤＳ発生
回路２５０がワンショットパルス信号であるデータスト
ローブ信号ＤＳをＨレベルに活性化する。このとき、デ
ータストローブ信号ＺＤＳはＬレベルに活性化される。

【０１９８】よって、ＤＳ２発生回路２５１では第２デ
ータストローブ信号ＤＳ２がＨレベルに活性化される。
第２データストローブ信号は時刻Ｔ１０以降に再びデー
タストローブ信号ＤＳが活性化される時刻Ｔ１２までＨ
レベルを維持する。なお、信号ＥＮはインバータ１６８
の遅延効果により、時刻Ｔ１０から△Ｔ時間経過後の時
刻Ｔ１１にＬレベルに活性化される。

【０１９９】以上の構成を有する半導体記憶装置の書込
動作時および読出動作時の動作について説明する。な
お、本発明の実施の形態７における半導体記憶装置で
は、書込動作および読出動作をしていないときのデータ
バスはハイインピーダンス状態とする。

【０２００】はじめに、書込動作時の半導体記憶装置の
動作について説明する。図２６は本発明の実施の形態７
における半導体記憶装置の書込動作時の動作について示
したタイミングチャートである。

【０２０１】図２６を参照して、時刻Ｔ１で制御回路１
１７から書込動作信号ＷＲＩＴＥが出力される。よっ
て、時刻Ｔ１以降に外部クロック信号ＥＸＴＣＬＫに同
期して相補の外部データ信号ＥＸＴＤＱおよびＺＥＸＴ
ＤＱによりデータＤ０〜Ｄ４が搬送される。

【０２０２】データＤ０が入力バッファ１０２に入力さ
れる時刻Ｔ２０で、ＤＳ発生回路２５０により第１デー
タストローブ信号ＤＳがワンショットパルスとして出力
される。よってこのときＤＳ２発生回路から出力される
第２データストローブ信号ＤＳ２はＨレベルに立上が
る。シリアルパラレルコンバータ１０４はこの第２デー
タストローブ信号ＤＳ２の立上がりに応答してデータＤ
０をラッチし、ラッチ回路１０５へ出力する。

【０２０３】次に、データＤ１が入力バッファ１０２に
入力されう時刻Ｔ２１で、ＤＳ発生回路により第１デー
タストローブ信号ＤＳが再びワンショットパルスとして
出力される。よって、このときＤＳ２発生回路から出力
される第２データストローブ信号ＤＳ２はＬレベルに立
下がる。シリアルパラレルコンバータ１０４はこの第２
データストローブ信号ＤＳ２の立下りに応答してデータ
Ｄ１をラッチし、ラッチ回路１０６に出力する。

【０２０４】時刻Ｔ２１以降の動作は図１４に示した時
刻Ｔ２以降の動作と同じであるため、その説明は繰り返
さない。

【０２０５】以上より、実施の形態７の半導体記憶装置
では、外部データストローブ信号ＥＸＴＤＱＳを用いる
ことなく、外部から入力されるデータを書込むことがで
きる。よって、書込動作を簡単化できる。

【０２０６】次に、実施の形態７の半導体記憶装置の読
出動作について説明する。はじめに図２１中の出力バッ
ファ１３２の構成について説明する。

【０２０７】図２７は図２１中の出力バッファの構成を
示す回路図である。図２７を参照して、出力バッファ７
５は図５と比較して、新たにＰチャネルＭＯＳトランジ
スタと１８０と１８１とを含む。

【０２０８】ＰチャネルＭＯＳトランジスタと１８０は
内部電源電位ノード９とＰチャネルＭＯＳトランジスタ
と５１のドレインとの間に接続される。ＰチャネルＭＯ
Ｓトランジスタと１８０のゲートに内部クロック信号Ｚ
ＣＬＫが入力される。

【０２０９】ＰチャネルＭＯＳトランジスタと１８１は
内部電源電位ノード９とＰチャネルＭＯＳトランジスタ
５９のゲートとの間に接続される。ＰチャネルＭＯＳト
ランジスタ１８１のゲートには内部クロック信号ＺＣＬ
Ｋが入力される。

【０２１０】その他の回路構成については図５と同じで
あるため、その説明は繰り返さない。なお、図２７にお
ける第２出力バッファ７６の構成も、図２７の第１出力
バッファと同じ構成である。ただし、ＰチャネルＭＯＳ
トランジスタ５１のゲートとＮチャネルＭＯＳトランジ
スタ６２のゲートには読出データ信号ＲＤＬが入力さ
れ、ＰチャネルＭＯＳトランジスタ５８のゲートとＮチ
ャネルＭＯＳトランジスタ７１のゲートには読出データ
信号ＲＤＨが入力される。

【０２１１】以上の構成の出力バッファを含む半導体記
憶装置の読出動作について説明する。

【０２１２】図２８はこの発明の実施の形態７の半導体
記憶装置の読出動作を示すタイミングチャートである。

【０２１３】図２８を参照して、時刻Ｔ３０で制御回路
１１７から読出動作信号ＲＥＡＤが出力される。読出動
作信号ＲＥＡＤとは、読出動作を行なうときに制御回路
１１７から出力される信号である。

【０２１４】ここでバーストレングスを４とすると、読
出データ信号ＲＤＨはデータＤ０とＤ２を搬送し、読出
データ信号ＲＤＬはデータＤ１とデータＤ３とを搬送す
る。

【０２１５】読出動作のカスレイテンシを２とすると、
外部クロック信号ＥＸＴＣＬＫが２クロック分経過時の
時刻Ｔ３１で、読出データ信号ＲＤＨにより搬送された
データＤ０が出力バッファ１３２から外部データ信号Ｅ
ＸＴＤＱおよびＺＥＸＴＤＱに出力される。ここで、時
刻Ｔ３２で内部クロック信号ＣＬＫがＨレベルとなる
と、出力バッファ１３２内の第１出力バッファ７５内お
よび第２出力バッファ７６内のＰチャネルＭＯＳトラン
ジスタ１８０および１８１はオンされる。よって、出力
バッファ１３２の動作は停止する。そのため、クロック
信号ＣＬＫがＨレベルの期間は外部データ信号ＥＸＴＤ
ＱおよびＺＥＸＴＤＱはともにハイインピーダンス状態
となる。

【０２１６】次に内部クロック信号ＣＬＫがＬレベルと
なると、再び出力バッファ１３２は動作を開始し、内部
クロック信号ＣＬＫがＬレベルの期間中、出力バッファ
１３２はデータＤ１を出力する。

【０２１７】以上に示すように本実施の形態の半導体記
憶装置では、読出動作時に出力バッファから出力される
外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱにおい
て、データとデータの間はハイインピーダンス状態とな
る。よって、外部データストローブ信号を必要とするこ
となく、データの出力が可能となる。

【０２１８】以上の構成により、本発明の実施の形態７
の半導体記憶装置では、外部データストローブ信号を不
用とするため、書込動作および読出動作を簡単化でき
る。

【０２１９】なお、ＤＳ発生回路およびＤＳ２発生回路
は、本発明の実施の形態７に示したように、データ処理
システム内の各半導体記憶装置ごとに含んでもよいし、
データ処理システム全体に１つのＤＳ発生回路およびＤ
Ｓ２発生回路を含んでもよい。また、ＤＳ発生回路に入
力される参照電位ＶＲＥＦＨ，ＶＲＥＦＬは半導体記憶
装置内部またはデータ処理システム内部で発生してもよ
いし、外部から入力する構成でもよい。

【０２２０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと解釈されるべきで
ある。本発明の範囲は上述した実施の形態ではなく特許
請求の範囲によって定められ、特許請求の範囲と均等の
意味およびその範囲内でのすべての変更が含まれること
を意図するものである。

【０２２１】

【発明の効果】本発明における半導体記憶装置は、外部
データ信号を入出力するとき、シングルデータバスを利
用するか、ダブルデータバスを利用するかを選択でき
る。その結果、本発明の半導体記憶装置は、さまざまな
種類のデータ処理システムに対応することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態における半導体記憶装
置の全体構成を示す概略ブロック図である。

【図２】 図１の半導体記憶装置２０のピン配置を示す
図である。

【図３】 図１中の入力バッファ３２の詳細な構成を示
す回路図である。

【図４】 入力バッファを動作させる制御信号を出力す
るための選択回路の構成を示す回路図である。

【図５】 図１中の出力バッファ３４の詳細な構成を示
す回路図である。

【図６】 読出選択回路の構成を示す回路図である。

【図７】 この発明の実施の形態２における入力バッフ
ァの構成を示す回路図である。

【図８】 実施の形態２における読出選択回路の構成を
示す回路図である。

【図９】 この発明の実施の形態３における入力バッフ
ァの構成について示した回路図である。

【図１０】 実施の形態３における読出選択回路の構成
を示す回路図である。

【図１１】 この発明の実施の形態４における読出選択
回路の構成について示す回路図である。

【図１２】 ＤＤＲ−ＳＤＲＡＭの全体構成を示す概略
ブロック図である。

【図１３】 図１２中のシリアルパラレルコンバータ１
０４の構成を示す回路図である。

【図１４】 図１２に示したＤＤＲ−ＳＤＲＡＭの書込
動作時の動作について示したタイミングチャートであ
る。

【図１５】 本発明の実施の形態５におけるＤＤＲ−Ｓ
ＤＲＡＭの全体構成を示す概略ブロック図である。

【図１６】 図１５に示したＤＤＲ−ＳＤＲＡＭの書込
動作時のタイミングチャートである。

【図１７】 この発明の実施の形態６におけるＤＤＲ−
ＳＤＲＡＭの構成を示す概略ブロック図である。

【図１８】 図１７に示したＤＤＲ−ＳＤＲＡＭの書込
動作時のタイミングチャートである。

【図１９】 図１７に示した半導体記憶装置で利用され
る相補データバスのイコライズ回路の回路図である。

【図２０】 図１７に示した半導体記憶装置で利用され
る相補データバスのイコライズ回路の回路図の他の例で
ある。

【図２１】 この発明の実施の形態７における半導体記
憶装置の構成を示すブロック図である。

【図２２】 図２１に示したＤＳ発生回路の構成を示す
回路図である。

【図２３】 図２２中のバッファ回路１４０の構成を示
す回路図である。

【図２４】 図２１中のＤＳ２発生回路の構成を示す回
路図である。

【図２５】 ＤＳ発生回路２５０およびＤＳ２発生回路
２５１の動作を示すタイミングチャートである。

【図２６】 本発明の実施の形態７における半導体記憶
装置の書込動作時の動作について示したタイミングチャ
ートである。

【図２７】 図２１中の出力バッファの構成を示す回路
図である。

【図２８】 この発明の実施の形態７の半導体記憶装置
の読出動作を示すタイミングチャートである。

【図２９】 複数の半導体記憶装置を用いたデータ処理
システムに構成を示すブロック図である。

【図３０】 図２９中の各半導体記憶装置内に接地され
た入力バッファの構成を示す回路図である。

【図３１】 ノイズ耐性の向上が可能な入力バッファの
構成を示す回路図である。

【符号の説明】

９ 内部電源電位ノード、１０ 接地電位ノード、２
０，２０３ 半導体記憶装置、２１ 制御信号入力端
子、２２ アドレス入力端子、２３ アドレスバッフ
ァ、２４，１１７ 制御回路、２５ ロウデコーダ、２
６ コラムデコーダ、２７，１３１ 入出力回路、２８
センスアンプ回路、２９，１１５，１１６メモリセル
アレイ、３１ 内部電位発生回路、３２，１００〜１０
３，１２０，１２１ 入力バッファ、３３ データ入出
力端子、３４，７５，７６，１３２出力バッファ、３５
論理ゲート、３６ 書込選択回路、４０ クロックド
インバータ、７７ 読出選択回路、１０４ シリアルパ
ラレルコンバータ、１０５，１０６，１１１，１１２，
１２５，１２６ ラッチ回路、１０７〜１１０，１２
３，１２４，１３６，１３８ トランスミッションゲー
ト、１１３，１１４ ライトデータドライバ、１１８，
１２２，１２７ 外部データ信号入力端子、１１９ 外
部データストローブ信号入力端子、１４０，１４１ バ
ッファ回路、２００ データ処理システム。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5M024 AA75 AA90 BB03 BB04 BB33 BB34 DD06 DD14 DD19 DD28 DD32 DD35 DD40 DD42 DD45 DD55 DD60 DD83 HH10 JJ04 JJ32 PP01 PP02 PP03 PP07 PP10

Claims (9)

【特許請求の範囲】
1. 【請求項１】 外部から入力される第１のデータ信号
   と、前記第１のデータ信号と相補であり、かつ、外部か
   ら入力される第２のデータ信号と、参照信号とを受け、
   内部データ信号を生成する入力バッファと、 前記第２のデータ信号および前記参照信号のうち、前記
   入力バッファが前記内部データ信号を生成するときに利
   用する信号を選択する選択手段とを含む、半導体記憶装
   置。
2. 【請求項２】 前記選択手段は、アドレス信号に応じて
   前記利用する信号を選択する、請求項１に記載の半導体
   記憶装置。
3. 【請求項３】 前記入力バッファは、 前記第１および第２のデータ信号を受けて、前記内部デ
   ータ信号を生成する第１差動増幅手段と、 前記第１のデータ信号と前記参照信号とを受けて、前記
   内部データ信号を生成する第２差動増幅手段とを含み、 前記選択手段は、前記アドレス信号に応答して、前記第
   １および第２差動増幅手段のいずれか一方を選択する、
   請求項２に記載の半導体記憶装置。
4. 【請求項４】 前記入力バッファは、 前記第１のデータ信号を受ける第１の差動入力ノード
   と、 前記第２のデータ信号を受ける第２の差動入力ノード
   と、 前記参照信号を受ける第３の差動入力ノードとを含み、 前記選択手段は前記アドレス信号に応答して前記第２お
   よび第３の差動入力ノードのいずれか一方を選択し、前
   記入力バッファは選択された差動入力ノードに入力され
   る信号と前記第１の差動入力ノードに入力される前記第
   １のデータ信号とから前記内部データ信号を生成する、
   請求項２に記載の半導体記憶装置。
5. 【請求項５】 前記スイッチ手段はフューズを含む、請
   求項４に記載の半導体記憶装置。
6. 【請求項６】 前記半導体記憶装置はさらに、第３のデ
   ータ信号を外部へ出力し、前記選択手段からの指示に応
   答して前記第３のデータ信号と相補の第４のデータ信号
   を出力する出力バッファを含む、請求項２に記載の半導
   体記憶装置。
7. 【請求項７】 前記選択手段は、書込動作時および読出
   動作時に応答して前記利用する信号を選択する、請求項
   ２に記載の半導体記憶装置。
8. 【請求項８】 前記選択手段は、書込動作時に前記第２
   のデータ信号を選択し、 前記半導体記憶装置はさらに、 前記第１および第２のデータ信号を受け、前記第１およ
   び第２のデータ信号を取り込むためのストローブ信号を
   生成するストローブ信号発生手段と、 前記ストローブ信号を受け、前記入力バッファから出力
   される内部データ信号を並列な複数のデータ信号に並べ
   替えて出力するシリアルパラレル変換手段とを含む、請
   求項１に記載の半導体記憶装置。
9. 【請求項９】 外部から入力される第１のデータ信号と
   参照信号とを受け、第１の内部データ信号を生成する第
   １入力バッファと、 外部から入力され、かつ、前記第１のデータ信号と相補
   な第２のデータ信号と、前記参照信号とを受け、第２の
   内部データ信号を生成する第２入力バッファと、 外部から入力され、前記第１および第２のデータ信号を
   取込むためのストローブ信号を受け、前記第１および第
   ２の内部データ信号を受ける内部回路とを含む、半導体
   記憶装置。