JP3298552B2 - 半導体記憶装置及び半導体記憶装置システム - Google Patents

半導体記憶装置及び半導体記憶装置システム

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、記憶素子領域から
複数ビットのデータを同時に読み出し、それらを外部に
対して順次出力する半導体記憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ等の半導体記憶装置において
は、複数ビットのデータを記憶素子領域から同時に読み
出し、それらをシステム内基本クロックの立上りと立下
りに同期して順次出力するものがある。この種の半導体
記憶装置では、パラレルデータ形式で読み出された所定
ビット数分のデータをクロック立上り時と立下り時のそ
れぞれで出力すべきデータ毎にシリアルデータ形式に変
換し、それら変換後のシリアルデータを交互に選択出力
していくことにより、内部においてはデータ出力周期の
倍に相当するデータ処理周期を確保し、外部に対しては
高速なシリアルデータを出力することとしている。
【０００３】図９は、かかる半導体記憶装置の従来にお
ける構成を示した図である。この図において、１００は
多数の記憶素子が配列されたメモリセルアレイであり、
システム内基本クロックの立上り時と立下り時のデータ
をそれぞれ所定の領域に記憶する。それらの記憶データ
は、同基本クロックの立上りと立下りのそれぞれの時点
に対応した１ビットずつのデータからなっており、一度
の書込ないし読出の動作によって外部との間で入出力さ
れるビット数（バースト長）が予め決まっている。一般
に、このようなデータは、外部における基本クロック立
上り時のものをｅｖｅｎデータといい、立下り時のもの
をｏｄｄデータというので、以下、この表現を用いるこ
とにする。
【０００４】１０１は一度の読出動作で出力するビット
数分のデータアンプである。ここではそのビット数を８
ビットとし、図示のように８個の（８ビット分の）デー
タアンプが設けられているものとして以下の話を進め
る。それぞれのデータアンプは、データ読出時に符号Ｄ
ＡＥで示すデータアンプイネーブル信号により活性化さ
れるようになっており、メモリセルアレイ１００から読
み出されるパラレルデータのうちの１ビットを増幅して
パラレル−シリアル変換回路１０２ｅないし１０２ｏへ
供給する。パラレル−シリアル変換回路１０２ｅは、図
中右側４つのデータアンプから増幅された４ビットパラ
レルのｅｖｅｎデータを受け（図中のＤM10、ＤM12、Ｄ
M14、ＤM16がそれらのｅｖｅｎデータを示す。）、それ
らを４ビットシリアルのｅｖｅｎデータとして出力す
る。一方、パラレル−シリアル変換回路１０２ｏは、同
左側４つのデータアンプから増幅された４ビットパラレ
ルのｏｄｄデータを受け（図中のＤM11、ＤM13、ＤM1
5、ＤM17がそれらのｏｄｄデータを示す。）、それらを
４ビットシリアルのｏｄｄデータとして出力する。
【０００５】このような構成において、データ読出時に
は、メモリセルアレイ１００からの読出データがデータ
アンプ１０１へ供給されると共に、各データアンプが活
性化され、読出データが所定のレベルに増幅される。そ
して、そのうちの４ビットのｅｖｅｎデータＤM10、ＤM
12、ＤM14、ＤM16がパラレル−シリアル変換回路１０２
ｅへ供給され、半導体記憶装置内部におけるクロックの
立下りに同期して順次出力される。一方、４ビットのｏ
ｄｄデータＤM11、ＤM13、ＤM15、ＤM17はパラレル−シ
リアル変換回路１０２ｏへ供給され、半導体記憶装置内
部におけるクロックの立上りに同期して順次出力され
る。尚、半導体記憶装置内部ではｅｖｅｎデータとｏｄ
ｄデータをクロックの立上りか立下りのいずれで処理す
るかについての制約がないので、このように外部との入
出力タイミングと反転させても差しさえない。
【０００６】これにより、ｅｖｅｎデータとｏｄｄデー
タがそれぞれシリアルデータ形式で図示せぬマルチプレ
クサへ供給される。尚、同マルチプレクサにおいては、
供給されたｅｖｅｎデータとｏｄｄデータを基本クロッ
クの立上りと立下りで交互に選択して順次所定の入出力
パッドへ出力し、外部に対してクロック立上り時と立下
り時にそれぞれ１ビットずつのデータを含む高速なシリ
アルデータを出力する。
【０００７】
【発明が解決しようとする課題】ところで、上述したよ
うな半導体記憶装置に関する技術分野では、一度の読出
動作で読み出される複数のビットのうち、任意のビット
を選択して出力することが要求される場合がある。例え
ば、図１０に示すように複数の半導体記憶装置Ｍ1、Ｍ
2、Ｍ3、…、ＭN、…を接続し、外部における基本クロ
ックＣＬＫの立上りと立下りでそれらのワイヤードＯＲ
出力ＤORを得る構成において、１ビットデータの転送サ
イクル毎にいずれかの半導体記憶装置からの読出データ
を選択して出力ＤORとしようとする場合である。
【０００８】かかる出力ＤORの例を図１１に示す。この
図において、ＣＬＫは図１０の構成を含むシステム内の
基本クロック（半導体記憶装置外部における基本クロッ
ク）である。半導体記憶装置Ｍ1、Ｍ2、Ｍ3、…、ＭN、
…は、それぞれ単独ではこの基本クロックＣＬＫの立上
りと立下りで読出データのうちの１ビットを順次選択出
力していくものとなっている。そこで、読出が開始され
てクロックＣＬＫが立ち上がった時には、その時に半導
体記憶装置Ｍ1において選択される読出データＤM10を出
力ＤORとし、次の立下り時には半導体記憶装置Ｍ3にお
いて選択される読出データＤM31を出力ＤORとし、次の
立上り時には半導体記憶装置Ｍ8において選択される読
出データＤM82を出力ＤORとし、…という具合に、デー
タ転送サイクル毎に任意の半導体記憶装置で選択される
読出データを出力させることとすれば、図１１に示すよ
うな出力ＤORが得られる。この場合、半導体記憶装置Ｍ
1、Ｍ2、Ｍ3、…、ＭN、…は、すべて同一の外部基本ク
ロックＣＬＫに同期してデータ入出力の動作を行い、半
導体記憶装置Ｍ1、Ｍ3、Ｍ8、…の順で順次アクセスさ
れて図示（Ｍ1、Ｍ2、Ｍ3、…、Ｍ8、…）のような出力
をする必要がある。
【０００９】しかしながら上記従来の半導体記憶装置に
あっては、一度の読出動作で出力するビット数が予め決
まっているので、一旦読出動作を開始するとそのビット
数に相当するバースト長のシリアルデータがすべて出力
されてしまう。従って、最初にアクセスされる半導体記
憶装置Ｍ1については、０ビット目が出力ＤORとして出
力されるが、それに続いて後の１〜７ビット目までも出
力されてしまい、次にアクセスされる半導体記憶装置Ｍ
3については、０ビット目が出力されてから１ビット目
が出力ＤORとして出力され、それに続いて後の２〜７ビ
ット目までが出力されてしまう。そして、以後アクセス
される半導体記憶装置（Ｍ8、ＭN、Ｍ2、…、Ｍ6、…）
についても、それぞれ所定のビットのみは出力ＤORとし
て出力されるが、一度に読み出される他のビットも出力
されてしまう。このため、上記従来の半導体記憶装置を
単に接続しただけでは図１１に示すような出力は得られ
ない。
【００１０】これに対し、従来より知られている対策技
術としては、特定チップの半導体記憶装置のみを選択
し、その特定ビットのデータのみを出力させるチップ選
択という技術がある。これによれば、基本クロックの周
波数が低く、比較的低速でデータを出力する場合には、
図１１に示すような出力を得ることができる。
【００１１】しかし、チップ選択では、外部から与える
読出アドレスによって特定の半導体記憶装置に特定のビ
ットのデータのみを出力させ、それに続くビットの出力
をフローティング状態（外部に対してはデータを出力し
ない状態）とするので、基本クロック周波数が高く、高
速な出力を要求される場合には、図１１に示すような出
力を得ることができない。すなわち、基本クロック周波
数が高くなると読出アドレスが高速で供給されることに
なるので、それに応答して各半導体記憶装置が特定ビッ
トデータのみを出力し、続くビットの出力をフローティ
ング状態とするという動作が困難となり、正しい出力が
得られなくなる。
【００１２】又、図１１のように各半導体記憶装置の読
出データを選択出力する場合の他、ある半導体記憶装置
の読出データのうちの所定ビットを連続出力させる場合
にも任意ビットの選択出力が要求される。例えば、半導
体記憶装置Ｍ1の読出データ０〜７ビットのうち、途中
の３ビット目からを連続出力させる場合である。このよ
うな場合には半導体記憶装置Ｍ1の３〜７ビット目を選
択して出力させることとすればよいが、上記従来の半導
体記憶装置では一度の読出動作で０〜７ビットの読出デ
ータがすべて出力されるので、出力すべきでない０〜２
ビット目のデータまで出力されてしまい、かかる所望の
連続ビット出力を得ることはできない。チップ選択によ
るとしても、上記同様に高速な出力が要求される場合に
は、やはり所望の連続ビット出力を得ることはできな
い。
【００１３】このように、従来の半導体記憶装置にあっ
ては、バースト長内のビットから選択した任意のビット
のみを読み出すこととすることはできず、上述したよう
な具合で読出データをデータ転送サイクル（データ出力
周期）毎に分割して任意のサイクルのデータのみを出力
させたり、読出データ中の途中のビットから連続出力さ
せたりすることができなかった。そして、チップ選択に
よっても、かかる出力動作を高速で行うことは困難であ
った。
【００１４】本発明はこのような事情に鑑みてなされた
もので、記憶素子領域から複数ビットのデータを同時に
読み出して外部へ高速で出力する半導体記憶装置におい
て、同時に読み出したデータのうちから任意のデータを
選択し、その選択したデータのみを高速なデータ出力周
期に合わせて外部に出力供給することができる半導体記
憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】請求項１記載の発明は、
記憶素子領域から複数ビットのデータを同時に読み出
し、前記複数ビットのデータをクロックに同期してシリ
アルに外部に出力するとき、外部から指定されたビット
のデータのみを指定されたクロック位置で外部へ出力す
る半導体記憶装置であって、入力論理レベルが第１の論
理レベル（例えば、Ｈレベル）のとき、外部に第１の出
力論理レベルを出力し、第２の論理レベル（例えば、Ｌ
レベル）のときは該第２の論理レベルに基づき外部出力
をハイインピーダンス状態とする外部出力手段と、前記
記憶素子領域から読み出したデータのうち、前記指定さ
れたビットの論理レベルを当該ビットのデータ内容に対
応した第１または第２の論理レベルとし、他のビットの
論理レベルをビット毎に予め第２の論理レベルとする出
力レベル生成手段と、前記出力レベル生成手段により生
成された前記複数ビットそれぞれの論理レベルを前記外
部出力手段へ順に供給する供給手段とを有することを特
徴としている。
【００１６】請求項２記載の発明は、請求項１記載の半
導体記憶装置において、前記出力レベル生成手段は、前
記記憶素子領域からのデータ内容に応じた信号を論理レ
ベルに増幅する増幅手段と、前記他のビットについての
前記増幅手段の出力を前記第２の論理レベルに固定する
出力制御手段とを有することを特徴としている。
【００１７】請求項３記載の発明は、請求項２記載の半
導体記憶装置において、前記出力制御手段は、前記増幅
手段の出力を遮断して前記第２の論理レベルを出力する
ことを特徴としている。
【００１８】請求項４記載の発明は、請求項２記載の半
導体記憶装置において、前記出力制御手段は、前記他の
ビットについての前記増幅手段の増幅動作を禁止するこ
とを特徴としている。
【００１９】請求項５記載の発明は、請求項２記載の半
導体記憶装置において、前記出力制御手段は、前記他の
ビットのデータ内容に応じた信号を、前記第２の論理レ
ベルに対応する信号として前記増幅手段へ与えることを
特徴としている。
【００２０】請求項６記載の発明は、請求項１〜５のい
ずれかの項記載の半導体記憶装置において、前記外部出
力手段は、ＮＭＯＳトランジスタのオープンドレイン出
力回路であり、前記出力レベル生成手段は、前記他のビ
ットの第２の論理レベルをＬレベルとするデータアンプ
であり、前記供給手段は、前記出力レベル生成手段によ
り生成された前記複数ビットそれぞれの論理レベルを前
記ＮＭＯＳトランジスタのゲート電極へ順に印加するこ
とを特徴としている。
【００２１】請求項７記載の発明は、複数の半導体記憶
装置のデータ出力をワーヤードオア接続し、外部クロッ
クに同期して１ビットの転送サイクル毎にいずれかの半
導体記憶装置がデータを選択して１ビットずつ順次選択
出力するようにした半導体記憶システムであって、各半
導体記憶装置は、入力論理レベルが第１の論理レベルの
とき、外部に第１の出力論理レベルを出力し、第２の論
理レベルのときは該第２の論理レベルに基づき外部出力
をハイインピーダンス状態し、前記読出アドレスで指定
された特定のビットのデータのみを指定されたクロック
位置で外部へ出力する外部出力手段と、外部から与えら
れる読出アドレスに対応する記憶素子領域から、同時に
読み出した複数ビットのデータのうち、前記指定された
ビットの論理レベルを当該ビットのデータ内容に対応し
た第１または第２の論理レベルとし、他のビットの論理
レベルをビット毎に予め第２の論理レベルとする出力レ
ベル生成手段と、前記出力レベル生成手段により生成さ
れた前記複数ビットそれぞれの論理レベルで記憶し、前
記外部出力手段へ順に供給する供給手段とを有し、外部
クロックに同期して各半導体記憶装置から順次データを
連続して出力することを特徴としている。
【００２２】
【発明の実施の形態】＜基本的な考え方＞以下、図面を
参照して本発明の実施の形態について説明する。初め
に、本実施形態における基本的な考え方について述べ、
本実施形態で採用することとした技術思想の要旨を明ら
かにする。
【００２３】半導体記憶装置の出力回路には、ＮＭＯＳ
トランジスタのみのオープンドレイン回路で構成されて
いるものがある。かかる出力回路を具備した半導体記憶
装置については、Ｈレベル信号を出力することと何等信
号を出力しないこととが外部との関係では等価であっ
て、実質的には外部に対してＬレベル信号しか出力しな
いような動作をする。従って、一度の読出動作で出力す
るバースト長内のビットにつき、選択した任意のビット
のみを通常通り出力させ、他のビットについてはデータ
内容の如何に拘わらず強制的にＨレベル信号を出力させ
ることとしてしまえば、読出データをデータ転送サイク
ル毎に分割して任意のサイクルのデータのみを出力させ
ることが事実上可能となる。
【００２４】この考え方に基づき、上述した図９の半導
体記憶装置がＮＭＯＳトランジスタのみのオープンドレ
イン出力回路を具備する場合に出力を制御するための構
成例を図１に示す。尚、この図では上記メモリセルアレ
イ１００及びデータアンプ１０１を省略してある。
【００２５】図１において、１０３は図９では省略した
上述のマルチプレクサであり、上記パラレル−シリアル
変換回路１０２ｅ及び１０２ｏからの読出データ（ｅｖ
ｅｎデータ及びｏｄｄデータ）を受け、それらを基本ク
ロックＣＬＫの立上りと立下りで交互に選択して出力す
る。１０４は入力側でマルチプレクサ１０３の出力と出
力制御信号ＯＥを受け、それらの否定論理積を出力する
ナンド回路であり、出力側がインバータ１０５を介して
ＮＭＯＳトランジスタ１０６のゲート電極と接続されて
いる（従って、出力制御信号ＯＥがＨレベルのときに
は、同ゲート電極に対し、データアンプからの読出デー
タがＨレベルであればＨレベル、ＬレベルであればＬレ
ベルの電圧が印加される。）。
【００２６】ＮＭＯＳトランジスタ１０６は、ドレイン
電極が外部との接続端子である出力パッド１０７と接続
され、ソース電極がグランドレベルの基準電極と接続さ
れた出力トランジスタであり、図示のようにオープンド
レイン出力回路を構成している。このような構成の出力
回路では、読出データと出力制御信号ＯＥが共にＨレベ
ルのときにのみ、ゲート電極に印加される電圧がＨレベ
ルとなり、出力パッド１０７における出力がＬレベル信
号となる。
【００２７】これに対し、何等の読出データも出力され
ていないときにはゲート電極に印加される電圧がＬレベ
ル（グランドレベル）となり、出力パッド１０７におけ
る出力はＨレベル信号となる。この出力がＨレベル信号
の状態とは、ＮＭＯＳトランジスタ１０６のドレイン−
ソース間がインピーダンスの高い非導通状態にあり、活
性化された外部接続線の電圧が出力パッド１０７におい
て保持されている状態である（以下、このような高イン
ピーダンスの出力の状態を「Ｈｉ−Ｚ」という。）。そ
して、読出データと出力制御信号ＯＥの少なくとも一方
がＬレベルのときにあってもゲート電極に印加される電
圧はＬレベルとなるので、外部に対する出力は同様にＨ
ｉ−Ｚとなり、結果的に何等の読出データも出力されて
いないときと等価になる。
【００２８】そこで、一度の読出動作において、外部へ
出力するものとして選択したビットの読出データがマル
チプレクサ１０３から出力される時にのみ出力制御信号
ＯＥをＨレベルとし、それ以外の時には出力制御信号Ｏ
ＥをＬレベルとする。こうすることができれば、選択し
た特定のビットについてのみ通常通り外部への出力がな
され、他のビットについては出力がＨｉ−Ｚに維持され
て何等データが出力されていないのと同様になる。
【００２９】ところが、マルチプレクサ１０３からの出
力は、基本クロックＣＬＫの立上りと立下りのそれぞれ
に１ビットずつのデータを含む高速なシリアルデータと
なっている。このシリアルデータの出力サイクルは、例
えばＤＲＡＭでは１４３ＭＨｚ程度、ＳＲＡＭでは２５
０ＭＨｚ程度にもなる。すなわち、マルチプレクサ１０
３以降のデータは、外部に対する高速なデータ出力周期
で順次供給されるものとなっており、もはや半導体記憶
装置内部におけるデータ処理周期（データ出力周期の倍
の周期）で供給されるものではない。このため、かかる
高速なシリアルデータに対し、上述したように出力の制
御信号（ＯＥ）を与え、かつ、それに従った出力の切換
を行うことは容易でない。
【００３０】例えば、基本クロック周波数が数十ＭＨｚ
程度のときは、上記出力制御信号ＯＥによる出力の制御
（フローティング制御）は可能である。しかし、基本ク
ロック周波数が数百ＭＨｚ程度（例えば、ＤＤＲ（Doub
le Data Rate）で４５０ＭＨｚ、ＳＤＲ（Single Data
Rate）で９００ＭＨｚ）になると、基本クロックに精度
よく同期させてフローティング制御を行うことができな
くなってくる。上記図１１の例でいえば、半導体記憶装
置Ｍ３の１ビット目（データＤM31）を出力する時に、
前の０ビット目（データＤM30）の一部が出力された
り、後の２ビット目（データＤM32）の一部が出力され
たりしてしまう。この結果、外部のＣＰＵ等が誤ったデ
ータを読み込み、電子機器が誤動作することなどが懸念
される。
【００３１】このようなことから、以下の実施形態で
は、出力サイクル数百ＭＨｚという高速なシリアルデー
タとされる前の読出データに対して所定の処理を施すこ
とにより、バースト長内の任意のビットデータのみを出
力することを可能とする。すなわち、選択した任意ビッ
トのみを出力して他のビットの出力を強制的にＨｉ−Ｚ
にする半導体記憶装置を構成するに際し、選択したビッ
トについてはそのまま通常通りの処理を経て出力する一
方、それ以外のビットについてはマルチプレクサへ到達
するまでの読出データ伝達経路において強制的に外部出
力がＨｉ−Ｚになる論理レベルとする処理を行って出力
する。
【００３２】＜構成＞以上の考え方に基づく本発明の一
実施形態による半導体記憶装置の構成を図２に示す。こ
の図において、ＭＳＡは多数の記憶素子が配列されたメ
モリセルアレイであり、ｅｖｅｎデータとｏｄｄデータ
をそれぞれ所定の領域に記憶する。
【００３３】ここで、本半導体記憶装置においても一度
の書込ないし読出の動作で入出力するデータのビット数
（バースト長）は予め決まっている。そのビット数は、
具体的には実際の要求に応じて適宜定められる任意的な
ものであるが、本実施形態では一例としてこれが８ビッ
トである場合を取り上げて以下の話を進めることにす
る。この場合、メモリセルアレイＭＳＡに対しては、書
込動作時に８ビットの書込データが図示せぬライトアン
プ等を介してパラレルで供給され、外部から指定された
書込アドレスに対応する記憶素子に格納される。そして
読出動作時には、外部から指定された読出アドレスに対
応する８ビット分の記憶素子から同時にデータが読み出
され、それらの読出データがパラレルでデータアンプＤ
Ａ0〜ＤＡ7へ出力される。
【００３４】データアンプＤＡ0〜ＤＡ7は、一度の読出
動作で出力するビット数分のデータアンプであり、それ
ぞれデータアンプイネーブル信号ＤＡＥとリードマスク
信号ＲＭ0〜ＲＭ7によって動作が制御されるものとなっ
ている（ＲＭ0〜ＲＭ7の添え数字は供給先データアンプ
の添え数字と対応する。）。ここにいうデータアンプイ
ネーブル信号ＤＡＥとは、データ読出時に各データアン
プを活性化させる制御信号であり、これだけが供給され
てリードマスク信号ＲＭ0〜ＲＭ7が何等供給されていな
ければ、それぞれのデータアンプが８ビットパラレルの
読出データのうちの１ビットを増幅し、パラレル−シリ
アル変換回路Ｐ−ＳｅないしＰ−Ｓｏへ供給する。
【００３５】すなわち、メモリセルアレイＭＳＡからの
８ビットの読出データを外部への出力順に第０ビット〜
第７ビットとし、第０、第２、第４及び第６ビットをｅ
ｖｅｎデータ、第１、第３、第５及び第７ビットをｏｄ
ｄデータとすると、データアンプＤＡ0、ＤＡ2、ＤＡ
4、ＤＡ6はそれぞれｅｖｅｎデータの第０、第２、第
４、第６ビットを受けて増幅し、パラレル−シリアル変
換回路Ｐ−Ｓｅへ出力する。一方、データアンプＤＡ
1、ＤＡ3、ＤＡ5、ＤＡ7はそれぞれｏｄｄデータの第
１、第３、第５、第７ビットを受けて増幅し、パラレル
−シリアル変換回路Ｐ−Ｓｏへ出力する。
【００３６】これに対し、データ読出時にリードマスク
信号が供給されると、その供給を受けたデータアンプ
は、メモリセルアレイＭＳＡからの読出データ如何に拘
わらず、パラレル−シリアル変換回路へＬレベル信号を
出力する。これにより、読出データのうちの当該データ
アンプを介するビットは強制的にＬレベルとなって以後
の処理へ供されることになる。例えば、データアンプＤ
Ａ0に対するリードマスク信号ＲＭ0は供給せず、データ
アンプＤＡ1〜ＤＡ7に対してＬレベル出力をさせるリー
ドマスク信号ＲＭ1〜ＲＭ7を供給したとすると、読出デ
ータのうちの第０ビットのみはデータアンプＤＡ0から
出力されて通常通り処理されるが、他の第１〜第７ビッ
トについてはデータアンプＤＡ1〜ＤＡ7の出力がすべて
Ｌレベルに固定され、第１〜第７ビットの読出データは
すべてＬレベルであったものとして処理されることにな
る。
【００３７】リードマスク信号ＲＭ0〜ＲＭ7は、読出デ
ータのうちのどのビットをＬレベルに固定するかに応じ
て、図示せぬシステム内ＣＰＵからの本半導体記憶装置
に対するコマンド信号等により、メモリセルアレイＭＳ
Ａからの読出動作に先立って予め与えておく。このコマ
ンド信号等においては、外部へ読出データを出力させな
いビットのデータアンプに対してＬレベル出力をさせる
リードマスク信号を供給し、外部へ読出データを出力さ
せるビットのデータアンプに対してはリードマスク信号
を供給しない（読出データを通常通り増幅して出力させ
るリードマスク信号を供給する）こととする。
【００３８】パラレル−シリアル変換回路Ｐ−Ｓｅは、
データアンプＤＡ0、ＤＡ2、ＤＡ4及びＤＡ6から増幅さ
れたｅｖｅｎデータを受け、それらを基本クロックの立
下りに同期して順に出力し、４ビットのシリアルｅｖｅ
ｎデータＤｅとしてマルチプレクサＭＵＸへ供給する。
一方、パラレル−シリアル変換回路Ｐ−Ｓｏは、データ
アンプＤＡ1、ＤＡ3、ＤＡ5及びＤＡ7から増幅されたｏ
ｄｄデータを受け、それらを基本クロックの立上りに同
期して順に出力し、４ビットのシリアルｏｄｄデータＤ
ｏとしてマルチプレクサＭＵＸへ供給する。
【００３９】ここで、半導体記憶装置内部ではｅｖｅｎ
データとｏｄｄデータをクロックの立上りか立下りのい
ずれで処理するかについての制約がないので、内部処理
に関してはクロックタイミングを反転させても差しさえ
ない。このため、内部処理のクロックタイミングは設計
上の便宜等を考慮して適宜決定される。このようなこと
から、本半導体記憶装置においては、外部との関係では
立上り時にｅｖｅｎデータを、立下り時にｏｄｄデータ
を入出力するのに対し、内部では立下り時にｅｖｅｎデ
ータを、立上り時にｏｄｄデータを処理するものとして
いる。
【００４０】マルチプレクサＭＵＸは、順次供給されて
くるシリアルｅｖｅｎデータＤｅとシリアルｏｄｄデー
タＤｏを内部における基本クロックＣＬＫの立上りと立
下りで交互に選択し、外部における基本クロックの状態
に合わせて（外部基本クロックの立上り時、立下り時に
それぞれｅｖｅｎデータ、ｏｄｄデータが確定している
ように）出力する。ＮＴＲはオープンドレイン出力回路
を構成するＮＭＯＳトランジスタであり、ゲート電極が
マルチプレクサＭＵＸの出力側と接続され、ドレイン電
極が出力パッドＰＡと接続され、ソース電極がグランド
レベルの基準電極と接続されている。出力パッドＰＡ
は、外部と接続される本半導体記憶装置の外部出力用端
子である。
【００４１】尚、上記パラレル−シリアル変換回路Ｐ−
Ｓｅ及びＰ−Ｓｏ以降の構成は、それ自体では図１にお
いて出力制御信号ＯＥに係る構成を除いたものと同様と
なっている。従って、本半導体記憶装置における高速シ
リアルデータ出力のための構成部分（パラレル−シリア
ル変換回路Ｐ−Ｓｅ、Ｐ−Ｓｏ、マルチプレクサＭＵ
Ｘ、ＮＭＯＳトランジスタＮＴＲ及び出力パッドＰＡ）
は、任意ビットの読出データのみを出力する機能をもた
ない通常の半導体記憶装置のそれを利用して実現するこ
ともできる。
【００４２】＜動作＞次に、上記構成による動作につい
て説明する。データの読出時においては、データアンプ
イネーブル信号ＤＡＥを供給すると共に、外部へ出力さ
せないことにする読出データビットのデータアンプに対
してリードマスク信号を供給する。
【００４３】今、読出データ８ビットのうちの第２ビッ
ト（３番目に出力すべきビットのデータ）のみが要求さ
れたとする。この場合には、リードマスク信号ＲＭ0、
ＲＭ1及びＲＭ3〜ＲＭ7を供給してメモリセルアレイＭ
ＳＡからの読出を開始する。
【００４４】すると、データアンプＤＡ2では、メモリ
セルアレイＭＳＡから供給された読出データの第２ビッ
トが通常の読出動作時同様に増幅され、パラレル−シリ
アル変換回路Ｐ−Ｓｅへ出力される。これに対し、デー
タアンプＤＡ0、ＤＡ1、ＤＡ3〜ＤＡ7では、それぞれ読
出データの第０、第１、第３〜第７ビットがメモリセル
アレイＭＳＡから供給されるものの、リードマスク信号
によって出力がＬレベルに固定される。このため、第
０、第１、第３〜第７ビットについては、すべてＬレベ
ルのデータがパラレル−シリアル変換回路Ｐ−Ｓｅない
しＰ−Ｓｏへ出力される。
【００４５】これにより、パラレル−シリアル変換回路
Ｐ−Ｓｅは、データアンプの出力を受けてから基本クロ
ックの１回目の立下り時にＬレベル、２回目の立下り時
に第２ビットのデータに対応するレベル、３回目と４回
目の立下り時にＬレベルとなるシリアルｅｖｅｎデータ
Ｄｅを出力する。一方、パラレル−シリアル変換回路Ｐ
−Ｓｏは、１回目〜４回目の基本クロック立上り時です
べてＬレベルのシリアルｏｄｄデータＤｏを出力する。
【００４６】そして、これらのシリアルｅｖｅｎデータ
とシリアルｏｄｄデータは、マルチプレクサＭＵＸにて
内部における基本クロックの立上りと立下りで交互に選
択され、ＮＭＯＳトランジスタＮＴＲへ出力される。こ
れにより、ＮＭＯＳトランジスタＮＴＲのゲート電極に
対しては、外部における基本クロックの２回目の立上り
時にのみ読出データ（第２ビットのデータ）に対応する
レベルが印加され、他の３回の立上り時と４回の立下り
時にはＬレベルが印加される。
【００４７】この結果、外部に対しては、読出データの
出力を開始して最初に外部基本クロックが立ち上がり、
次いで立ち下がっても出力パッドＰＡにおける出力はＨ
ｉ−Ｚのまま維持され、何等データを出力していないの
と同様の状態が続く。その後、２回目の立上りに至った
時に、ゲート電極に対する上記印加レベルによって第２
ビットの読出データが出力パッドＰＡから出力される。
この状態は、内部基本クロックが続く２回目の立下り時
に至ってゲート電極に再びＬレベルが印加され、出力が
Ｈｉ−Ｚに戻されるまで持続される。そしてこれ以後、
外部基本クロックの３回目、４回目の立上り時と立下り
時にも出力は依然としてＨｉ−Ｚのまま維持され、結局
２回目の立下り時以降は再び何等データを出力していな
いのと同様の状態が続くことになる。
【００４８】これにより、要求された読出データの第２
ビットのみが、それを出力すべき正しいタイミング（内
部基本クロックの２回目の立上りから２回目の立下りま
での間で、外部基本クロックの２回目の立上りを含むデ
ータ出力周期）で外部へ出力され、その他の期間中は出
力がＨｉ−Ｚに維持される。
【００４９】このように、本半導体記憶装置によれば、
リードマスク信号ＲＭ0〜ＲＭ7を適宜供給することによ
り、バースト長内の任意のデータ出力周期の読出データ
のみを選択して出力することができる。そして、この場
合のリードマスク信号ＲＭ0〜ＲＭ7は、予めデータアン
プの動作状態を制御して出力をデフォルト値に固定する
ものであるので、その供給及び制御処理等については、
外部出力直前で高速シリアルデータを制御するよりも時
間的な余裕がある。従って、これによる上述したような
任意ビットデータの選択出力動作は容易に実現すること
ができる。
【００５０】尚、通常通り読出データを出力するときに
は、リードマスク信号ＲＭ0〜ＲＭ7を供給せずに動作さ
せ、メモリセルアレイＭＳＡからの各ビットの読出デー
タをデータアンプＤＡ0〜ＤＡ7で増幅してパラレル−シ
リアル変換回路Ｐ−Ｓｅ及びＰ−Ｓｏへ供給する。これ
により、すべて読出データで構成されるシリアルｅｖｅ
ｎデータＤｅとシリアルｏｄｄデータＤｏをマルチプレ
クサＭＵＸへ供給し、これらを基本クロックの立上りと
立下りで交互に選択出力して出力パッドＰＡから外部へ
出力する。
【００５１】＜具体的な構成例＞続いて、上述した半導
体記憶装置におけるデータアンプＤＡ0〜ＤＡ7につき、
更に具体的な構成例を説明する。
【００５２】・第１構成例 データアンプＤＡ0〜ＤＡ7の第１の構成例を図３に示
す。この図は１つのデータアンプのみを示すものである
が、ＤＡ0〜ＤＡ7の各データアンプは配置や供給される
信号を異にするだけであり、いずれも図示同様に構成す
ることができる（このことは以下の構成例についても同
様である。）。
【００５３】図３において、上記データアンプイネーブ
ル信号ＤＡＥの供給線は、ＰＭＯＳトランジスタＰＴ
1、ＰＴ2のゲート電極とインバータＩＮ1の入力側にそ
れぞれ接続されている。ＰＭＯＳトランジスタＰＴ1、
ＰＴ2は、データアンプにおいて上記メモリセルアレイ
ＭＳＡからの読出データを受ける入力部トランジスタで
あり、それぞれ読出データ信号ＲＤＴ、ＲＤＮを伝達す
る信号線と接続されている。
【００５４】ここで、読出データ信号ＲＤＴ及びＲＤＮ
は、メモリセルアレイＭＳＡのセンスアンプから読出デ
ータに応じて出力される信号であり、ＲＤＴが読出デー
タ“１”のときにＶcc（電源電圧）レベル、“０”のと
きにＶcc−ΔＶ（電源電圧−微小電圧）レベルとなるＴ
ｒｕｅ信号、ＲＤＮがその反転のＮｏｔ信号である。詳
細は省略するが、メモリセルアレイＭＳＡからの各ビッ
トの読出データは、それぞれ２本の信号線からなる１対
のＩ／Ｏ線によって伝達され、そのうちの一方の信号線
が読出データ信号ＲＤＴを、他方の信号線が読出データ
ＲＤＮを伝達するものとなっている。そして、これらの
信号線がそれぞれＰＭＯＳトランジスタＰＴ1、ＰＴ2を
介してＰＭＯＳトランジスタＰＴ3及びＮＭＯＳトラン
ジスタＮＴ1のドレイン電極、ＰＭＯＳトランジスタＰ
Ｔ4及びＮＭＯＳトランジスタＮＴ2のドレイン電極と接
続されている。
【００５５】ＰＭＯＳトランジスタＰＴ3及びＮＭＯＳ
トランジスタＮＴ1、ＰＭＯＳトランジスタＰＴ4及びＮ
ＭＯＳトランジスタＮＴ2は、それぞれＰＭＯＳ側のソ
ース電極が電源レベル電極に接続され、ＮＭＯＳ側のソ
ース電極がインバータＩＮ1の出力側と接続されてお
り、データアンプイネーブル信号ＤＡＥがＨレベルとな
ったときに動作するＣＭＯＳ反転アンプを構成している
（以下、このようなトランジスタによる増幅回路部分を
「増幅部」という。）。又、図示のように互いのドレイ
ン電極端が他方のゲート電極端と接続され、読出データ
信号ＲＤＴ及びＲＤＮに応じた出力Ｒo（読出データが
反転され、論理レベルに増幅された出力。以下「反転増
幅出力Ｒo」という。）をノア回路ＮＯ1の一方の入力端
子へ与えるようになっている。
【００５６】ノア回路ＮＯ1の他方の入力端子は、リー
ドマスク信号ＲＭの供給線と接続されている。ここに、
リードマスク信号ＲＭは、上記リードマスク信号ＲＭ0
〜ＲＭ7のうちの１つに相当するもので、読出データを
Ｌレベルに固定するときにはＨレベル、通常通り出力す
るときにはＬレベルとされる。ノア回路ＮＯ1は、この
リードマスク信号ＲＭと反転増幅出力Ｒoとの否定論理
和を出力し、これが増幅後の読出データ出力Ｒoutとし
て上記パラレル−シリアル変換回路Ｐ−ＳｅないしＰ−
Ｓｏへ供給されるものとなる。
【００５７】このような構成において、Ｈレベルのリー
ドマスク信号ＲＭが供給されると、メモリセルアレイＭ
ＳＡからの読出データ（読出データ信号ＲＤＴ及びＲＤ
Ｎ）の如何に関わらず、読出データ出力Ｒoutとしては
常にＬレベル信号が出力される。その動作のタイミング
チャートを図４に示す。今、メモリセルアレイＭＳＡに
おける読出データが“１”であったとすると、図示のよ
うに読出データ信号ＲＤＴはＶccレベルのままで読出デ
ータ信号ＲＤＮがΔＶだけ降下し、この影響を受けて反
転増幅出力Ｒoも同様に降下する。
【００５８】その後、データアンプイネーブル信号ＤＡ
ＥはＨレベルとなるが、これに先立ってリードマスク信
号ＲＭをＨレベルとする。すると、データアンプイネー
ブル信号ＤＡＥがＨレベルになったことによって各トラ
ンジスタが動作し、反転増幅出力ＲoはＬレベルとな
る。このとき、読出データ出力Ｒoutは、本来破線で示
すようにＨレベルとなるところであるが、ノア回路ＮＯ
1の他方の入力であるリードマスク信号ＲＭが既にＨレ
ベルとなっているので、実線で示すようにＬレベルに保
持される（但し、このようにするためには、厳密にいえ
ば、リードマスク信号ＲＭは反転増幅出力ＲoがＬレベ
ルとなる前にＨレベルとすればよい。）。
【００５９】これにより、メモリセルアレイＭＳＡから
の読出データが“１”であっても、パラレル−シリアル
変換回路Ｐ−ＳｅないしＰ−ＳｏへはＬレベル信号が出
力され、当該読出データに対応する外部出力はＨｉ−Ｚ
になる。尚、データアンプイネーブル信号ＤＡＥがＬレ
ベルに戻ると、次いでリードマスク信号ＲＭもＬレベル
に戻り、データアンプにおける読出データ出力Ｒoutの
出力動作は終了する。
【００６０】一方、メモリセルアレイＭＳＡの読出デー
タが“０”のときは、反転増幅出力Ｒoとリードマスク
信号ＲＭが共にＨレベルとなり、読出データ出力Ｒout
はやはりＬレベルとなって外部出力は同様にＨｉ−Ｚと
なる。
【００６１】このように、リードマスク信号ＲＭがＨレ
ベルである限り、反転増幅出力Ｒoは遮断されて読出デ
ータ出力Ｒoutは常にＬレベルに保持され、外部出力は
Ｈｉ−Ｚになる。従って、図３の構成例を用いる場合に
は、読出データを出力させないときにリードマスク信号
としてＨレベル信号を供給し、出力させるときにＬレベ
ル信号を供給することとすれば、上述した半導体記憶装
置を実現することができる（尚、リードマスク信号ＲＭ
がＬレベルのときはメモリセルアレイＭＳＡからの読出
データが反転増幅された後にノア回路ＮＯ1で反転さ
れ、通常通り論理レベルに増幅されたものとなってパラ
レル−シリアル変換回路Ｐ−ＳｅないしＰ−Ｓｏへ出力
される。）。
【００６２】・第２構成例 データアンプＤＡ0〜ＤＡ7の第２の構成例を図５に示
す。この図においては、図３同様の構成要素を同一符号
で表してある（従ってそれらの説明は省略する。）。上
記図３の第１構成例は、データアンプ自体としては通常
通り動作させ、出力の時点で読出データ出力Ｒoutをリ
ードマスク信号ＲＭにより直接決定するものであった
が、本構成例は、リードマスク信号ＲＭによりデータア
ンプイネーブル信号ＤＡＥの供給を制御し、データアン
プ自体を動作させるか否かによって読出データ出力Ｒou
tを決定（Ｌレベルに固定）するものとなっている。
【００６３】図５において、データアンプイネーブル信
号ＤＡＥの供給線は、ＰＭＯＳトランジスタＰＴ1、Ｐ
Ｔ2のゲート電極とナンド回路ＮＡ1の一方の入力端子に
接続され、リードマスク信号ＲＭの供給線がインバータ
ＩＮ2を介してナンド回路ＮＡ2の他方の入力端子に接続
されている。そして、ナンド回路ＮＡ2の出力端子は、
トランジスタによる増幅部のＮＭＯＳ側ソース電極と接
続されている。これにより、データアンプイネーブル信
号ＤＡＥと反転されたリードマスク信号ＲＭとの否定論
理積レベルに応じて増幅部が駆動されるようになってお
り、データアンプイネーブル信号ＤＡＥがＬレベルの初
期状態では増幅部の動作は停止されている。
【００６４】又、反転増幅出力Ｒoの出力端はインバー
タＩＮ3の入力側へ接続され、インバータＩＮ3の出力が
増幅後の読出データ出力Ｒoutとしてパラレル−シリア
ル変換回路Ｐ−ＳｅないしＰ−Ｓｏへ供給されるものと
なる。従って、データアンプが動作していれば（イネー
ブル状態であれば）、メモリセルアレイＭＳＡからの読
出データが論理レベルに増幅され、通常の読出動作同様
に読出データ出力Ｒoutが出力される。
【００６５】このような構成において、メモリセルアレ
イＭＳＡにおける読出データが“１”であったとする
と、図４同様、読出データ信号ＲＤＴはＶccレベルのま
まで読出データ信号ＲＤＮがΔＶだけ降下し、反転増幅
出力Ｒoも同様に降下する。その後、上記同様にデータ
アンプイネーブル信号ＤＡＥがＨレベルとなるのに先立
ってリードマスク信号ＲＭをＨレベルとすると、ナンド
回路ＮＡ1の出力はＨレベルに保たれてトランジスタに
よる増幅部は動作しない。従って、反転増幅出力Ｒoは
読出データ信号ＲＤＮが下降したΔＶ相当の微少電圧降
下をするだけで、図４のようにＬレベルにまでは下がら
ない。
【００６６】すなわち、反転増幅出力Ｒoは、図４中の
読出データＲＤＮと同程度の変化しかせず、論理レベル
としてはＨレベルのままということになる。このため、
その反転出力である読出データ出力ＲoutもＬレベルの
ままに保持されて変化せず、パラレル−シリアル変換回
路Ｐ−ＳｅないしＰ−ＳｏへはＬレベル信号が出力さ
れ、外部出力はＨｉ−Ｚになる。
【００６７】一方、メモリセルアレイＭＳＡの読出デー
タが“０”のときも同様にトランジスタによる増幅部が
動作せず、読出データ出力ＲoutはやはりＬレベルとな
って外部出力はＨｉ−Ｚとなる。
【００６８】このように、リードマスク信号としてＨレ
ベル信号を供給することとすれば、増幅動作が禁止され
て読出データ出力Ｒoutは常にＬレベルに保持され、外
部出力をＨｉ−Ｚに維持することができ、第１構成例同
様に上記半導体記憶装置を実現することができる。但
し、ナンド回路ＮＡ1の出力がＬレベルにならないよう
にする（増幅部を動作させないようにする）必要がある
ので、データアンプイネーブル信号ＤＡＥがＨレベルで
リードマスク信号ＲＭがＬレベルである状態が生じない
ようにする。すなわち、データアンプイネーブル信号Ｄ
ＡＥがＨレベルとなる前にリードマスク信号ＲＭをＨレ
ベルとすると共に、データアンプイネーブル信号ＤＡＥ
がＬレベルとなった後にリードマスク信号ＲＭをＬレベ
ルに戻すこととする（従って、結果的には、読出データ
信号ＲＤＴ、ＲＤＮ、データアンプイネーブル信号ＤＡ
Ｅ及び読出データ出力Ｒoutが図４同様に供給されるタ
イミングで動作することになる。）。
【００６９】尚、以上の第２構成例は、増幅部の動作自
体を止めるものとなっているので、回路内を流れる電流
が少なく、消費電力を抑えられるという利点がある。
【００７０】・第３構成例 データアンプＤＡ0〜ＤＡ7の第３の構成例を図６に示
す。この図において、データアンプイネーブル信号ＤＡ
Ｅの供給線は、ＮＭＯＳトランジスタＮＴ3とＰＭＯＳ
トランジスタＰＴ5のそれぞれのゲート電極と接続され
ている。ＮＭＯＳトランジスタＮＴ3は、図示のように
ＰＭＯＳトランジスタＰＴ6及びＮＭＯＳトランジスタ
ＮＴ4並びにＰＭＯＳトランジスタＰＴ7及びＮＭＯＳト
ランジスタＮＴ5からなる増幅部とグランドレベル電極
との間に介挿され、ＰＭＯＳトランジスタＰＴ5は、図
示のように同増幅部内のドレイン電極端間に介挿されて
いる。これにより、データアンプイネーブル信号ＤＡＥ
がＬレベルのときに図中左右のＣＭＯＳ反転アンプがバ
ランスし、Ｈレベルのときに増幅部として動作するよう
になっている。
【００７１】読出データ信号ＲＤＴ、ＲＤＮを伝達する
信号線は、それぞれＮＭＯＳトランジスタＮＴ4、ＮＴ5
のゲート電極へ接続されている。又、ＰＭＯＳトランジ
スタＰＴ7及びＮＭＯＳトランジスタＮＴ5側のドレイン
電極端は、ＰＭＯＳトランジスタＰＴ6及びＰＴ7のゲー
ト電極と接続されている。これにより、ＰＭＯＳトラン
ジスタＰＴ6及びＮＭＯＳトランジスタＮＴ4側のドレイ
ン電極端で反転増幅出力Ｒoが得られるようになってお
り、同ドレイン電極端がノア回路ＮＯ2の一方の入力端
子と接続されている。
【００７２】ノア回路ＮＯ2の他方の入力端子は、リー
ドマスク信号ＲＭの供給線と接続されている。このリー
ドマスク信号ＲＭも読出データをＬレベルに固定すると
きにＨレベル、通常通り出力するときにＬレベルとする
ものであり、ノア回路ＮＯ2はこれと反転増幅出力Ｒoと
の否定論理和を読出データ出力Ｒoutとしてパラレル−
シリアル変換回路Ｐ−ＳｅないしＰ−Ｓｏへ供給する。
【００７３】本構成例は、上記第１構成例同様、読出デ
ータ出力Ｒoutを出力の時点で直接決定するものとなっ
ている。従って、内部動作は若干異なるが、その動作の
タイミングチャートは図４同様であり、上記同様にリー
ドマスク信号ＲＭを供給することとして上述の半導体記
憶装置を実現することができる。
【００７４】すなわち、メモリセルアレイＭＳＡにおけ
る読出データが“１”で読出データ信号ＲＤＴがＶcc、
読出データ信号ＲＤＮがＶcc−ΔＶとなったとすると、
データアンプイネーブル信号ＤＡＥがＨレベルになった
ときに反転増幅出力ＲoはＬレベルとなる。そこで、こ
れに先立ってリードマスク信号ＲＭをＨレベルとし、本
来Ｈレベルに変化するはずのノア回路ＮＯ2の出力を強
制的にＬレベルに保持する。これにより、読出データ出
力ＲoutとしてＬレベル信号を出力し、外部出力をＨｉ
−Ｚに維持する（尚、読出データが“０”のときも同様
にリードマスク信号ＲＭを供給して外部出力をＨｉ−Ｚ
に維持する。）。
【００７５】・第４構成例 データアンプＤＡ0〜ＤＡ7の第４の構成例を図７に示
す。この図においては、図６同様の構成要素を同一符号
で表してある（従ってそれらの説明は省略する。）。本
構成例は、メモリセルアレイＭＳＡからの読出データ信
号ＲＤＴ及びＲＤＮを強制的にＬレベル信号に対応する
ものとして読出データ出力ＲoutをＬレベルに固定する
ものとなっている。
【００７６】図７において、ＮＴ5′は読出データ信号
ＲＤＮの伝達信号線がゲート電極に接続されたＮＭＯＳ
トランジスタであり、上記ＮＭＯＳトランジスタＮＴ5
同様に増幅部を構成するものであるが、そのゲート電極
がＰＭＯＳトランジスタＰＴ8のドレイン電極とも接続
されている。ＰＭＯＳトランジスタＰＴ8は、ゲート電
極がインバータＩＮ4を介してリードマスク信号ＲＭの
供給線と接続され、ソース電極が電源レベル電極と接続
されている。ＩＮ5は入力側を反転増幅出力Ｒoが得られ
るドレイン電極端と接続されたインバータであり、出力
側がパラレル−シリアル変換回路Ｐ−ＳｅないしＰ−Ｓ
ｏと接続され、読出データ信号Ｒoutを出力する。
【００７７】ここで、外部出力がＨｉ−Ｚでなくなるの
は、読出データが“１”（Ｈレベル）のときだけであ
り、そのとき読出データ信号はＲＤＴがＶcc、ＲＤＮが
Ｖcc−ΔＶとなる。そこで本構成例では、読出データ信
号ＲＤＮが読出動作中常にＶccとなるようにリードマス
ク信号ＲＭを与えることで、外部出力をＨｉ−Ｚに維持
する。その動作のタイミングチャートを図８に示す。
【００７８】今、メモリセルアレイＭＳＡにおける読出
データが“１”であったとすると、読出データ信号ＲＤ
Ｎは本来破線で示すようにΔＶだけ降下することにな
る。これに対し、その下降時よりも前にリードマスク信
号ＲＭをＨレベルとし、ＰＭＯＳトランジスタＰＴ8を
オン状態にする。これにより、ＮＭＯＳトランジスタＮ
Ｔ5′のゲート電極における読出データ信号ＲＤＮのレ
ベルを強制的にＶccに保持する。
【００７９】この状態は、読出データ信号が何等供給さ
れていないのと同じである。従って、その後にデータア
ンプイネーブル信号ＤＡＥがＨレベルとなっても、読出
データ出力Ｒoutは、実線で示すようにＬレベルに保持
される（破線は本来の出力であるが、このようにはなら
ない。）。このため、メモリセルアレイＭＳＡからの読
出データが“１”であってもパラレル−シリアル変換回
路Ｐ−ＳｅないしＰ−ＳｏへはＬレベル信号が出力さ
れ、外部出力はＨｉ−Ｚに維持される。尚、データアン
プイネーブル信号ＤＡＥがＬレベルに戻った後、或い
は、読出データ信号ＲＤＮがＶccに復帰した後に、リー
ドマスク信号ＲＭもＬレベルに戻してデータアンプにお
ける読出データ出力Ｒoutの出力動作を終了する。
【００８０】本構成例によれば、このようにＨレベルの
リードマスク信号ＲＭを供給することで外部出力をＨｉ
−Ｚに維持することができ、上記半導体記憶装置を実現
することができる。但し、データアンプイネーブル信号
ＤＡＥが供給されなければ増幅部が動作しないので、読
出データ信号ＲＤＮの供給前からリードマスク信号ＲＭ
をＨレベルにするのではなく、上記各構成例同様にデー
タアンプイネーブル信号ＤＡＥがＨレベルとなる前から
リードマスク信号ＲＭをＨレベルとすることとしてもよ
い。
【００８１】
【発明の効果】以上説明したように本発明によれば、出
力状態が一方の出力論理レベルのときに変化し、他方の
出力論理レベルのときは変化しない外部出力手段に対し
て、選択されたビットについては対応する論理レベルと
すると共に他のビットについては前記他方の論理レベル
とする出力レベル生成手段で複数ビットそれぞれの論理
レベルを生成し、それらを順に供給することとしたの
で、前記他のビットが出力されるときは外部に対する出
力状態が変化せず、事実上、選択されたビットのデータ
のみが出力されるのと等価になる。これにより、記憶素
子領域から同時に読み出したデータのうちから任意のデ
ータを選択し、その選択したデータのみを外部へ出力す
ることとすることができる。
【００８２】そしてこの際、本発明では、上述のように
論理レベルを生成した後に外部出力手段へ順に供給する
こととしているので、高速でデータを出力する場合であ
っても、読み出したデータがその出力形態となる前にそ
れぞれのビットの出力論理レベルが決定される。従っ
て、それぞれの出力論理レベルの決定に充分な時間を確
保することができ、外部へ選択したデータのみを高速な
データ出力周期に合わせて容易に出力供給することがで
きる。
【００８３】ここで、出力論理レベルの決定は、請求項
２記載の発明では、記憶素子領域からのデータ内容に応
じた信号を論理レベルに増幅する増幅手段と、その前記
他のビットについての出力を前記他方の論理レベルに固
定する出力制御手段とによって行われる。すなわち、複
数ビットのデータが同時に読み出され、シリアルデータ
形式に変換される前の時点において、選択されたビット
以外の論理レベルが外部に対する出力状態を変化させな
いものに固定される。従って、シリアルデータ形式に変
換する時点以降については何等新たな構成要素を付加す
る必要はなく、通常の半導体記憶装置の構成をあまり変
更せずに本発明を適用することも可能である。
【００８４】又、そのように論理レベルを固定する更に
具体的な構成としては、例えば、請求項３記載の発明の
ように、出力制御手段が増幅手段の出力を遮断して前記
第２の論理レベルを出力するものがある。これによれ
ば、増幅手段からの出力如何に拘わらず、確実に論理レ
ベルを固定することができる。これに対し、請求項４記
載の発明によれば、出力制御手段が前記他のビットにつ
いての増幅手段の増幅動作を禁止することとしたので、
増幅手段による電力消費を抑えつつ論理レベルを固定す
ることができる。一方、請求項５記載の発明によれば、
前記他のビットのデータ内容を示す信号として前記第２
の論理レベルに対応する信号を増幅手段へ与えることと
したので、増幅手段の前段で既に論理レベルが決定され
ることになる。
【００８５】尚、外部出力手段等は、例えば、請求項６
記載の発明のように、ＮＭＯＳトランジスタのオープン
ドレイン出力回路や前記他のビットの出力論理レベルを
Ｌレベルとするデータアンプ、生成された出力論理レベ
ルをＮＭＯＳトランジスタのゲート電極へ順に印加する
手段（上記パラレル−シリアル変換回路及びマルチプレ
クサ）等によって構成することができる。又、外部への
データ出力は、数百ＭＨｚの高速サイクルで行うことと
するのも可能である。
【図面の簡単な説明】
【図１】 ＮＭＯＳトランジスタのオープンドレイン出
力回路を具備する半導体記憶装置の出力を制御する構成
例を示す図である。
【図２】 本発明の一実施形態による半導体記憶装置の
構成を示す図である。
【図３】 同半導体記憶装置におけるデータアンプＤＡ
0〜ＤＡ7の第１の構成例を示す図である。
【図４】 図３の構成例の動作を示すタイミングチャー
トである。
【図５】 同データアンプＤＡ0〜ＤＡ7の第２の構成例
を示す図である。
【図６】 同データアンプＤＡ0〜ＤＡ7の第３の構成例
を示す図である。
【図７】 同データアンプＤＡ0〜ＤＡ7の第４の構成例
を示す図である。
【図８】 図７の構成例の動作を示すタイミングチャー
トである。
【図９】 従来の半導体記憶装置の構成を示す図であ
る。
【図１０】 複数の半導体記憶装置を接続してそれらの
ワイヤードＯＲ出力ＤORを得ようとする構成を示す図で
ある。
【図１１】 同ワイヤードＯＲ出力ＤOR等の例を示す図
である。
【符号の説明】
ＤＡ0〜ＤＡ7 データアンプ ＩＮ1〜ＩＮ5 インバータ ＭＳＡ メモリセルアレイ ＭＵＸ マルチプレクサ ＮＡ1 ナンド回路 ＮＯ1、ＮＯ2 ノア回路 ＮＴ1〜ＮＴ5、ＮＴ5′ ＮＭＯＳトランジスタ ＮＴＲ ＮＭＯＳトランジスタ ＰＡ 出力パッド Ｐ−Ｓｅ、Ｐ−Ｓｏ パラレル−シリアル変換回路 ＰＴ1〜ＰＴ8 ＰＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/407 G11C 11/409

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 記憶素子領域から複数ビットのデータを
    同時に読み出し、前記複数ビットのデータをクロックに
    同期してシリアルに外部に出力するとき、外部から指定
    されたビットのデータのみを指定されたクロック位置で
    外部へ出力する半導体記憶装置であって、 入力論理レベルが第１の論理レベルのとき、外部に第１
    の出力論理レベルを出力し、第２の論理レベルのときは
    該第２の論理レベルに基づき外部出力をハイインピーダ
    ンス状態とする外部出力手段と、 前記記憶素子領域から読み出したデータのうち、前記指
    定されたビットの論理レベルを当該ビットのデータ内容
    に対応した第１または第２の論理レベルとし、他のビッ
    トの論理レベルをビット毎に予め第２の論理レベルとす
    る出力レベル生成手段と、 前記出力レベル生成手段により生成された前記複数ビッ
    トそれぞれの論理レベルを前記外部出力手段へ順に供給
    する供給手段とを有することを特徴とする半導体記憶装
    置。
  2. 【請求項２】 請求項１記載の半導体記憶装置におい
    て、前記出力レベル生成手段は、 前記記憶素子領域からのデータ内容に応じた信号を論理
    レベルに増幅する増幅手段と、 前記他のビットについての前記増幅手段の出力を前記第
    ２の論理レベルに固定する出力制御手段とを有すること
    を特徴とする半導体記憶装置。
  3. 【請求項３】 請求項２記載の半導体記憶装置におい
    て、 前記出力制御手段は、前記増幅手段の出力を遮断して前
    記第２の論理レベルを出力することを特徴とする半導体
    記憶装置。
  4. 【請求項４】 請求項２記載の半導体記憶装置におい
    て、 前記出力制御手段は、前記他のビットについての前記増
    幅手段の増幅動作を禁止することを特徴とする半導体記
    憶装置。
  5. 【請求項５】 請求項２記載の半導体記憶装置におい
    て、 前記出力制御手段は、前記他のビットのデータ内容に応
    じた信号を、前記第２の論理レベルに対応する信号とし
    て前記増幅手段へ与えることを特徴とする半導体記憶装
    置。
  6. 【請求項６】 請求項１〜５のいずれかの項記載の半導
    体記憶装置において、 前記外部出力手段は、ＮＭＯＳトランジスタのオープン
    ドレイン出力回路であり、 前記出力レベル生成手段は、前記他のビットの第２の論
    理レベルをＬレベルとするデータアンプであり、 前記供給手段は、前記出力レベル生成手段により生成さ
    れた前記複数ビットそれぞれの論理レベルを前記ＮＭＯ
    Ｓトランジスタのゲート電極へ順に印加することを特徴
    とする半導体記憶装置。
  7. 【請求項７】 複数の半導体記憶装置のデータ出力をワ
    ーヤードオア接続し、外部クロックに同期して１ビット
    の転送サイクル毎にいずれかの半導体記憶装置がデータ
    を選択して１ビットずつ順次選択出力するようにした半
    導体記憶システムであって、 各半導体記憶装置は、 入力論理レベルが第１の論理レベルのとき、外部に第１
    の出力論理レベルを出力し、第２の論理レベルのときは
    該第２の論理レベルに基づき外部出力をハイインピーダ
    ンス状態とし、前記読出アドレスで指定された特定のビ
    ットのデータのみを指定されたクロック位置で外部へ出
    力する外部出力手段と、 外部から与えられる読出アドレスに対応する記憶素子領
    域から、同時に読み出した複数ビットのデータのうち、
    前記指定されたビットの論理レベルを当該ビットのデー
    タ内容に対応した第１または第２の論理レベルとし、他
    のビットの論理レベルをビット毎に予め第２の論理レベ
    ルとする出力レベル生成手段と、 前記出力レベル生成手段により生成された前記複数ビッ
    トそれぞれの論理レベルで記憶し、前記外部出力手段へ
    順に供給する供給手段とを有し、 外部クロックに同期して各半導体記憶装置から順次デー
    タを連続して出力することを特徴とする半導体記憶装置
    システム。
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