TW469436B - Semiconductor memory device - Google Patents

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TW469436B
TW469436B TW089106364A TW89106364A TW469436B TW 469436 B TW469436 B TW 469436B TW 089106364 A TW089106364 A TW 089106364A TW 89106364 A TW89106364 A TW 89106364A TW 469436 B TW469436 B TW 469436B
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Sachiko Edo
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Description

469436 五、發明說明（l) ™ 發明背量 發明之頜铋 〇本發明係關於一種半導體記憶裝置，其可由記憶元件 區同時讀出複數位元之資料，並對外部依序輸出此等 料。 習知拮独f DRAM等之半導體記憶裝置中，具有可由記憶元件區同 時讀出複數位元之資料，並與系統内基本時鐘.之上升及下 =同步而依序輸出此等資料者。於此種半導體記憶裝置 將以平行資料形式所讀出之預定位元數份量之資料， 將：時鐘上升時與下降時分別應輪出 式，藉由交互選擇輸出此等轉換後 ΐ理確保相當於資料輪出周期之倍數之資料 處理周W可對外部輸出高速之串列資料。 圖9係為相關半導體記憶裝置 於此圖中，1 00係為排列複數 構戚之不意圖 列，其將系統内基本時鐘之上°時：之士記憶單元陣 記憶於預定之區域，此蓉夺μ下降時之資料，分別 之上升及下降之各時 ^^資料係由對應相同基本時鐘 之寫入或讀出動作：而4 V立定元丄資料所成’藉由-次 數（叢發長）。—般而言，與外部間輸出/入之位元 本時鐘上升時者為even資料，磁科甲，稱於外部之基 以下採用此用法。 稱下降時者為odd資料，故 1 0】係為以—次讀出叙^^ 乍所輸出之位元數份量之資料 469436 五、發明說明（2) 放大器。在此，假設此位元數為8位元，如圖所示，以設 有8個（8位元分之）資料放大器者為例，說明如下。各資料 放大器於資料讀出時，藉由以符號DAE表示之資料放大器 賦能信號而活化，而使由記憶單元陣列1 〇 0讀出之平行資 料中之1位元放大，而供應至並串轉換電路102e或1 02〇。 並争轉換電路102e接收來自圖中右側4個資料放大器之放 大之4位元平行之even資料（圖t之DM10、DM12、DM14、 DM1 6表示此等even資料。），將此等資料，做為4位元串列 之even資料輸出。另一方面，並串轉換電路1 〇2〇接收來自 同圖左側4個資料放大器之放大之4位元平行之odd資料（圖 中之DM11、DM13、DM15、DM17表示此等odd資料。），將此 等資料，做為4位元串列之〇 d d資料輸出。 於如此構成中，於資料讀出時，將來自記憶單元陣列 100之讀出資料供應至資料放大器101之同時，使各資料放 大器活化’而將讀出資料放大至預定位準。如此，其中之 4位元之even資料DM10、DM12、DM14、DM16供應至並串轉 換電路102e ’而與半導體記憶裝置内部之時鐘之下降同 步’而依序輸出。另一方面’4位元之〇dd資料DM11、 M13、DM15、DM17則供應至並串轉換電路1〇2〇，而與半導 體記憶裝置内部之時鐘之上升同步，而依序輸出。又，半 導體記憶裝置内部對以時鐘之上升或下降時處理even資料 或odd資料並無特別限制，故與外部之輪出/入時序反向之 設計亦可。 藉此，even資料與odd資料分別以串列資料形式供應
第5頁 五、發明說明（3) 至未圖示之多工器。又，同多工器中，以基本時鐘之上升 及下降’交互選擇所供應之even資料及odd資料，並依序 輸出至預定之輸出/入焊墊，於時鐘上升時及下降時，分 別對外部輸出包含各為1位元之資料之高速串列資料。 本發明欲解決之課題 然而’於關於上述丰導體記憶裝置之技術領域中，有 時要求於以一次讀出動作所讀出之複數位元中，可選擇任 意位元並輸出。例如，如圖丨〇所示’於連接複數個半導體 記憶裝置Ml、M2、M3.....MN.....以外部之基本時鐘 CLK之上升及下降，而得到此等接線〇R輸出⑽R之構成中， 立元資料之傳輸循環，可選擇來自任一半導體記憶 裝置之讀出資料，而做為輸出。 含圖1 圖ο = 輪出_之例示圖。此圖中，CLK係為包 =士 t 系統内之基本時鐘（半導體記憶裝置外部 t基本時鐘）。半導體記憶裝置Ml、M2、M3.....MN、… 由：基本時鐘cu之上升及下降，依序選擇 時，於此時將半導7:開始讀出且時鐘CLK上升
擇之讀出資料DM” μ /下降時將半導體記憶裝置M3所選 彈^謂出資料DM31做為輸出D〇R 記憶裝置M8中所選擇之讀+眘。卜人^升時將+導體 若以如此方式，於每—；=DM82做為輸出_ ’…’ 記憶裝置所選擇之U :傳：循環，輸出於任意半導體 ^ ^ ^ ^ 111
ϋ_ 第6頁
4 6 9 4 3 B 五、發明說明（4) 基本時鐘CLK同步’進行資料輸出，入之動 作並以+導體記憶裝置M1、M3、M8、…之順序依 取’而輸出如圖示（Ml、M2、M3.....M8、…）。 定以2 : 4於上述f知之半導體記憶裝置卜因事先已決 一次瀆出動作所輸出之位元數，故一旦開始讀出動 ’則將相當於此位元數之叢發長之串列資料全部輸出。 他，仏首先被存取之半導體記憶裝置111，係輸出第0位元 2輸出DOR，但接著亦輸出其後之第㈠位元，而其·欠 元：ΪΪ2體記憶請3 ’於輸出第0位元後輸出第1位 =做為輸出DOR，但接著亦輸出其後之第卜7位元。如 以後被存取之半導體記憶裝置（M8、MN、M2..... 時輪僅Λ出Λ定之位元做為輸出_，但亦同 習知之本邋辨：ΐ其他位元。因&，僅單純連接上述 導5己憶裝置，並無法得到如圖π之輪出。 特定κ之^術為晶片選擇技術，“僅選擇 料。：兄憶裳置’而僅輸出此特定位元之資 得到如=:輸：基本時鐘為低頻之低速輸出資料時，可 位址然：將ΐ=片選擇技術’因藉由外部所供應之讀出 僅將特&位疋之資料’輸出至特 田 :’無法得到如圖U之輸需/基亦本時鐘為南頻之高速輸出 時’…速供應讀“址，各半導 4 β 9 4 3 β 五、發明說明（5) 於此而僅輸，屮h 浮置狀態，故：：：元資料且使連接其後之位元之輸出為 無法4到正確輸出。 出資：情般之選擇輸出各半導體記憶裝置之讀 中之預定位元昧連續輸出某半導體記憶裝置之讀出資料 如，於半導ίΐ,亦可能要求任意位元之選擇輸出。例 之第3位元起連績之讀出#料0〜7位元中’由中間 抓之第3〜7/輪出。此時，雖然可選擇半導體記憶裝 中以—次讀出^ =輸出’但因上述習知半導體記憶裝置 得不應被輸出3。Π〜7位元之讀出資料全部輸出，使 所希望之連嘖η位元之貧料亦被輸出，故無法得到 ^之高逮輪出時，依然無法得到續::； 長内之2元：憶裝置中’無法僅讀出由叢發 法於每一資料傳輸德環(資；v出且;^上述之情形時，無 輸出任意之循環之資料， '出周期）分割讀&資料而僅 起連績輸出。故即使藉由晶;出資料中之中間位元 出動作。 月遵擇，亦不易於高速進行輪 有鑑於此，本發明旨在於 其為由記憶元件區同時讀出1 、—種半導體記憶裝置， 部輸出之半導體記憶裝置，^位元之資料並以高速對外 料中選擇任意資料，配合高途.徵為：可自同時讀出之資 資料’輪出供應至外部。-料輪出周期’僅將所選擇 469436 五、發明說明（6) 發明概要 申請專利範圍第1 讀出複數位元之資料，、，發明，係為自記憶凡件區同時 導體記憶裝置，其特徵：：此等資料依序輸出至外部之半 外部輪出機構，斟二二有* 位準時改變，而於另 邛之輸出狀態於一邊之輸出邏輯 ^ .. 另一邊之輸出邏輯位準時不改變 音遵‘之:立準產生機構’以來自該記憶元件區資料中所任 ，羅短，兀之輸出邏輯位準，做為對應該位元之資料内 ^Λ 立準，而以其他位元之輸出邏輯位準，做為該另 一邊之輪出邏輯位準； χ另 供應機構’將藉由該輸出位準產生機構所產生之該複 數位元=各輸出邏輯位準，依序供應至該外部輸出機構。 ^明專利範圍第2項之發明，係為如申請專利範圍第1 項之半導體記憶裝置，其中，該輸出位準產生機構具有： 放大機構，使對應來自該記憶元件區之資料内容之信 说，放大為邏輯位準； 輸出控制機構，使該放大機構對於該其他位元之輸 出’固定為該另一邊之輸出邏輯位準。 申4專利範圍第3項之發明，係為如申請專利範圍第2 項之半導體記憶裝置，其中，該輪出控制機構阻斷該放大 機構之輸出，而輸出該另一邊之輸出邏輯位準a 申请專利範圍第4項之發明，係為如申請專利範圍第2 項之半導體記憶裝置，其中，該輸出控制機構禁止該放大 機構對於該其他位元之放大動作。
第9頁
五、發明說明（7) 申請專利範圍第5項之發明，係為 項之半導體記憶裝置，其中，嗲_ '， 凊專利範圍第2 他位元資料内容之信號，供應至該放 冓將對應該其 該另一邊之輸出邏輯位準之信號。 以做為對應 申请專利範圍第6項之發明，在成丄山 〜5項中之任一項之半導體記憶裳置為請：：範圍第1 =係為麵S電晶體之開路汲極輸出電路，：輸外/:準出 生機構係為以該其他位元之輪出邏 ，準產 料放大器’該供應機構將藉由該輸準之資 體之閘極電極。 依序施加至該NMOS電晶 申請專利範圍第7項之發明，係盔 項之半導艚々愔#罢 ^ ^ 係為如申请專利範圍第6 W心千导體a己憶裝置，其中，該仳庙 高速循提，仗良、任/ 彳'、應機構係以數百MHz之 環’依序進行該輸出邏輯位準之施力口。 實施例之詳細說日卩 〈基本想法〉 以下’參考圖面’說明本發明 明本實施形態之基本却法，以關明j施形態。首先，說 術思想之要旨。 ， 闡月本實施形態所採用之技 半導體記憶裝置之輸出電路中 之開路汲極電路所構& 有時僅以N Μ 0 S電晶體 記憶裝署具備如此輪出電路之半導體 隐裝置，輸出Η位準信號與不輪出 係而言為等效，實質上，對外部僅進#“尤和外部關 動作。ϋ μ* *4 ^ 僅進仃輪出L·位準信號之 動作因此，對於以一次讀出動作所輪出之叢發長内之位
第10頁 46 9436 五，發明說明（8) 元，如一般地僅輸出任意位元，而對於其他位元，則不論 其資料内容為何’皆強制地使輸出Η位準信號，如此實際 上則可使得於每一資料傳輸循環分割讀出資料，而僅輸出 任意循環之資料。 基於此想法，將上述圖9之半導體記憶裴置僅具有 NMOS電晶體之開路汲極輸出電路時用以控制輸出之構成 例，表示於圖1。X，於此圖巾，省略上述記憶單元陣列 1 0 0及資料放大器1 0 1。 圖1中，103係為圖9中所省略之上述多工器，可接收來 自上述並串轉換電路1026及102〇之讀出資料（even資料及 odd資料），卩基本時鐘CLK之上升及下降交互選擇此等資 料並輸出。104係為於輪入側接收多工器1〇3之輸出及輸出 =信號0E’並輸出此等信號之否定邏輯積之反及電路， 側介上反向器105獅0s電晶體1 06之閘極電極相連 接(因此’輸出控制信號0E別位準時，對於同間極電極， 料位放準大：之讀出資料為H位準，則施加《位準之電 壓右為L位準則施加L位準之電壓。） 為二係為輸出電晶體，其沒極電極係與做 接地位準之基準電極相，而如2接二ί源極電極係與 路。於如此構成之輸出電二圖成沒極輸出電 而輸出焊墊1。7之輸出成為L位準俨號。電壓成為11位準’ 相對於此，於其他讀出資料^未輸出時，施加於閑極
469436 五、發明說明（9) "— ----- 電極之電壓成為L位準（接地位準），而輸出焊墊1〇7之 =位準信號。此輸出為Η位準信號之狀態，係於 晶體106之汲極-源極間為高阻抗之非導通狀態，為可使活 化之外部連接線之電壓保持於輸出焊墊1 〇 7中之狀態（以 下’稱如此高阻抗之輸出之狀態為「Hi_z」）。如^， 使於讀出資料與輸出控制信號OE之至少一邊為L位準時， =力:於閘極電極之電壓為L位準’故對外部之輸出亦同 成為th -Z，結果與其他任何讀出資料亦未輸出時為等 撰媒Ϊ 於—次讀出動作巾，僅於將做為對外部輸出而 信號〇/==，出資料輸出至多工器103時，使輸出控制 ]"、 準，而於其他時後’使輸出控制信號OE為L位 而f α此僅有所選擇之特定位元如一般地輸出至外部， 二其他位元之輸出維持為Hi-Z，而與未輸出任何資料相 问。 然而，來自多 之上升及下降時包 此串列資料之輸出 約為250MHz。亦即 為高速資料輸出周 内部之資料處理周 此’對於如此高速 之控制信號（OE)， 例如，當基本 工器1 0 3之輸出，為分別於基本時鐘clk 含各為1位元之資料之高速串列資料。
循環’如於DRAM約為143MHz，而於SRAM 多工器1 〇 3以後之資料，為以對外部 期依序供應，而已非以半導體記憶裝置 期（資料輸出周期之倍數周期）供應。因 串列資料’不易進行供應如上所述輪出 且據此進行輸出之切換。 時鐘頻率約為數十MHz時，可進行依據
d 6 94 3 6 五、發明說明（ίο) 上述輸出控制信號0E之輸出控制（浮置控制）。然而，基本 時鐘頻率為約數百MHz時（例如，DDR(Double Data Rate) 為450MHz ’SDR(Single Data Rate)為900MHz)，則無法準 確地與基本時鐘同步進行浮置控制。以上述圖丨丨為例，於 輸出半導體記憶裝置M3之第1位元（資料DM31)時，有時輸 出前面之第0位元（資料〇站30)之一部分，或輸出後面之第2 位元（¼料DM32)之一部分。結果，可能讀入外部cpu等為 錯誤之資料，而造成電子機器之誤動作。 據此，於以下之實施形態中，藉由對於成為輸出循環 數百MHz之高速串列資料前之讀出資料，進行預定處理， 而可僅輸出叢發長内之任意之位元資料。亦即，於構成僅 輸出選擇之任意位元，而使其他位元之輸出強制成為Hi_z 之半導體記憶裝置時，對於選擇之位元，經過原來一般之 處理而輸出’ 3 -方面’對於此外之位元，則於到達多工 器r:之讀出資料傳送路徑中，強制進行使外部輸出 Hl〜z之邏輯位準之處理而輸出。 〈構成〉 數個記憶元件之圖1於此圖中，msa係為排列有複 別記憶於預定區域 陣列，將evenf料及。ddf料分 寫入==半導體記憶裝置中，，先決定決定以-次 體而言，此位元數為^入眚之f料之位元數（叢發長）°具 馬因應實際要求所適當訂定之任意數，
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五、發明說明（π) 而於本實施形態中，以此為8位元為一 明。此時，對於記憶單元陣觸A，於寫 說 寫入資料介著未圖示之寫入放大器等平行d 應於由外部指定之寫入位址之記憶亓‘ ’而存入對 作時，由對應由外部指定之=::8。:二^ 放大器DAO〜DA7。 别出至負t十 資料放大器DA0〜DA7係為於一次讀出動作 元數份量之資料放大器，其分別藉由資料放大器^处信號 DAE與讀出遮罩信號RM0〜RM7而控制動作（RM〇〜RM7之附加 數字係對應供應對象資料放大器之附加數字）。在此所謂 資料放大器賦能信號DAE，係指於資料讀出時可活化各資 料放大器之控制信號，於僅供應此而未供應任一V讀出遮罩 信號RM0〜RM7時’則各資料放大器放大8位元平行之讀出 資料中之1位元，而供應至並串轉換電路p —Se或卜s〇。 亦即’將來自記憶單元陣列MSA之8位元之讀出資料， 以對外部之輸出順序，設為第〇位元〜第7位元，若以第 0、第2、第4及第6位元為even資料，而以第1、第3、第5 及第7位元為odd資料，則資料放大器DAO、DA2、DA4、DA6 分別接收放大even資料之第0'第2、第4、第6位元，並輸 出至並串轉換電路P-Se°另一方面’資料放大器DA1、 DA3、DA5、DA7分別接收放大odd資料之第1、第3、第5、 第7位元，並輸出至並串轉換電路P-So。 相對於此，於資料讀出時若供應讀出遮罩信號，則接
第】4頁 469436 五、發明說明（12) 收此供應之資料放大器，不論來自記憶單元陣列U S A之讀 出資料為何，對並串轉換電路輸出L位準信號。藉此，讀 出資料中之介於該資料放大器之位元，則強制地成為L位 準’而供應至其後之處理。例如，假設不供應對於資料放 大器DAO之讀出遮罩信號RMO，而對資料放大器DA1〜DA7供 應使其為L位準輸出之讀出遮罩信號rmi〜RM7，則僅讀出 資料中之第0位元由資料放大器DA 0輸出進行一般之處理， 而其他之第1〜第7位元，則資料放大器])A1〜DA7之輸出全 部固定為L位準’第1〜第7位元之讀出資料全部以l位準方 式處理。 讀出遮罩信號RMO〜RM7，對應將讀出資料中之某位元 固定為L位準，藉由來自未圖示之系統内CPU之對於本半導 體記憶裝置之指令信號等，而於來自記憶單元陣列A之 讀出動作前事先供應。此指令信號等中，對於不向外部輸 出讀出資料之位元之資料放大器，供應使為L位準輸出之 讀出遮罩信號，而對向外部輸出讀出資料之位元之資料放 大器，則不供應讀出遮罩信號（供應使讀出資料如一般地 放大並輸出之讀出遮罩信號）。 並串轉換電路P-Se接受由資料放大器DAO、DA2、DA4 及DA 6所放大之even資料，與基本時鐘之下降同步，依序 輸出此等資料’以4位元之串列e v e n資料ρ e，供應至多工 器MUX。另一方面，並串轉換電路p_s〇接受由資料放大器 DAI、DA3、DA5及DA7所放大之〇dd資料，與基本時鐘之上 升同步’依序輪出此等資料，以4位元之串列〇dd資料])〇，
第15頁 46 94-36 五、發明說明（13) 供應至多工器MUX。 在此，於半導體記憶裝置内部中，因對於以時鐘之上 升或下降處理even資料及〇dd資料並無限制，故關於内 處理即使與時鐘時序反向亦可。因此，可考慮設計上 面等，適當地決定内部處理之時鐘時序。是以，於 體S己憶裝置中1於外部關係於上升時輸出/入even資料， 而於下降時輸出/入〇dd資料；而於内部則於下降時處理 even資料，而於上升時處理〇ddf料。 恩理 瓦撰ίϊϋϋΧ以内部中之基本時鐘CU之上升及下降，交 两ί : ί應之串$Jeven資料De及串列odd資料，再 邠之基本時鐘之狀態（使於外部基本時鐘之上升
係為：m分別確定6_資料及。⑽資料)而輸出。NTR 冓成開路汲極輸出電路之nm〇s 多工器MUX之輸出側如洁垃 „ 具閘極電極與 相連接，又其# # Φ 1連接，且八汲極電極與輸出焊墊PA 要 其源極電極與接地位準之基準雷椏相喳垃^ 出焊塾PA係為與外部相 電極相連接。輪 出用端子。 1相連接之本+導體記憶裝置之外部輸 又，上述並串轉換電路p —Se及卜3〇以 身與圖1中除去輸出控制灸構成，其本 本半導體記憶裝置中之用為 ^ ^ t ^P-Se ^ P So , Λ LX ^ ^ ^ ^ ^ ^ ^ 及輸出焊塾ΡΑ)，亦可利用不二輸意：S電之刪R 料功能之一船本迓e* i t 、值拘出任意位兀之讀出資 <動作> 體記憶裝置之其構成而達成。
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五、發明說明（14) 其次’說明利用上述構成之動作。於資料讀出時，於 供應資料放大器賦能信號DAE同時，並對使不向外部輸出' 之讀出資料位元之資料放大器’供應讀出遮罩信號。 現在，假設禮要求讀出資料8仇元V5之mi(應為 第3個輸出之位兀資料）。此時，供應讀出遮罩信號RM〇、 RM1及RM3〜RM7 ’並開始來自記憶單元陣列MSA之讀出。 如此，於資料放大器DA2中，由記憶單元陣列MSA所你 f之讀出資料之第2位元如一般讀出動作時般被放大，而 别出至並串轉換電路p~Se。相對於此，於資料放大器 ⑽〜…中，雖然由記憶單元陣列MSA分別供 料之第。、第1、第3〜第7位元，但藉由讀出遮罩 /號其輪出固定為L位準。因此，對於第〇、第i 、第3〜第 P-ScT。，全部L位準之資料輸出至並串轉換電路P —Se或 後，ί 1並串轉換電路卜Se於接收資料放大器之輸Μ 下降基本時鐘之第1次下降時成為L仅準，於第2 降時】ΐ严對應第2位元資料之位準’於第3次及第4次 電路hSo 準之串心德資胸。另—方面，並串轉 L位準之:】輸出於第1次〜第4次之基本時鐘上升時全名 < _ 列0(1(1 資料Do。 降交禮Ϊ由多工器腿於内部之基本時鐘之上升及 NM〇s電# 等串列even資料及串列0dd資料，而輸出 僅於外部之：a：。藉此，對於關0S電晶體NTI?之閘極電相 °基本時鐘之第2次上升時’施加對應讀出資
第17頁 46 9436 五、發明說明（15) ' ---- (第2位元之資料）之位準，而於其他3次上升時及4次下降 時，施加L位準。 ^結果，對於外部而言，開始讀出資料之輸出，最初外 部基本時鐘上升，接著即使下％，焊塾ΡΑ中之輸出亦維 持為Η1 Ζ，而持續為與未輸出任何資料之相同狀態。其 後，至第2次上升時，藉由對閘極電極之上述施加位準， 而由焊墊ΡΑ輸出第2位元之讀出資料。此狀態，持續至内 部基本時鐘連續第2次下降時，對閘極電極再次施Μ位 準’而使輸出回復至Hi_ZS止。其後，於外部基本時鐘之 第3欠帛4次之上升時及下降時，輸出依然維持為n 結果’使得第2次下降時之後’可在持續與未輸出任何資 料之相同樣之狀態。 藉此僅有被要求之讀出資料之第2位元，以應輸出 其之正確妗序（由内部基本時鐘之第2次上升至第2次下 之間’包含外部基本時鐘之第2次上升之資料輸出 輸出至外部，而於其他期間則將輪出維持為Hi _ζ。 如此，藉由本半導體記憶裝置，藉由適當地供 遮罩信號RMO〜RM7 ’可僅選擇叢發長内之任意資料二 期之瀆出資料而輸出。而且，此時之讀出遮罩信號“ ° RM7因係為事先控制資料放大器之動作狀態，而將 : 定於預設值，故對於其供應及控制處理等，較直至外 出前始，制高速串列資料，更有充分時間。因此，‘二， 易達成藉此之如上述之任意位元資料之選擇輸出動作。谷 又，於如一般地輸出讀出資料時，不供應讀出遮罩俨
第18頁 469436 五、發明說明（16) 號RMO〜RM7而動作，將來自記憶單元陣列MSA之各位元之 讀出資料，以資料放大器DA 0〜DA7加以放大，而供應至益 串轉換電路P-Se及p-s〇 ^藉此，將由全部讀出資料所構成 之串列even資料De及串列odd資料Do，供應至多工器MUX， 以基本時鐘之上升及下降將此等資料交互選擇輸出，而由 輸出焊墊PA輸出至外部。 <具體構成例〉 接著’以具體構成例，進一步說明上述半導體記憶裝 置申之資料放大器DA0〜DA7。 第1構成例 圖3係為資料放大器DA0〜DA7之第1構成例。此圖中， 雖然僅顯示一個資料放大器，但DA0〜DA7之各資料放大器 僅將所配置或供應之信號設為不同，而皆可構成與圖示相 同（以下之構成例亦同。）。 圖3中，上述資料放大器賦能信號DAE之供應線，分別 與PM0S電晶體PT1、PT2之閘極電極、及反向器IN1之輸入 侧相連接。PM0S電晶體ΡΤ1、ΡΤ2係為由資料放大器中接受 來自上述記憶單元陣列M S Α之讀出資料之輸入部電晶體， 分別與傳送讀出資料信號RDT、RDN之信號線相連接》 在此，讀出資料信號RDT及RDN係為由記憶單元陣列 MSA之感測放大器對應讀出資料所輸出之信號，RDT為當讀 出資料為” 1 ’’時成為V c c (電源電壓）位準，而為"〇11時成為 Vcc~ AV(電源電壓-微小電壓）位準之True信號，而RDN為 其反向之Not信號。詳細說明省略，而來自記憶單元陣列
第19頁 469436 五、發明說明（17) MSA各位元之讀出資料，分別藉由由2條信號線所成之1對 I/O線而傳送’其中一邊之信號線傳送讀出資料信號rj>T， 而另一邊之信號線則傳送讀出資料R D N。又，此等信號線 分別介著PMOS電晶體PT1、PT2，與PMOS電晶體PT3及NMOS 電晶體NT1之沒極電極、PMOS電晶體PT4及NMOS電晶體NT2 之汲極電極相連接。 PMOS電晶體PT3及NMOS電晶體NT1、PMOS電晶體PT4及 NMOS電晶體NT2中，PMOS側之源極電極與電源位準電極相 連接，而NMOS侧之源極電極則與反向器I N1之輸出側相連 接’而構成於資料放大器賦能信號DAE成為Η位準時動作之 CMOS反向放大器（以下，將藉由如此之電晶體之放大電路 部分稱為「放大部」。）。又，如圖所示’彼此之沒極電 極端與另一邊之閘極電極端相連接，將對應讀出資料作號 RDT及RDN之輪出R〇(讀出資料反向並放大為邏輯位準之°輸~ 出°以下稱為「反向放大輸出Ro」。），供應至非或電路 N01 —邊之輸入端子。 非或電路NO 1之另一邊之輸入端子，與讀出遮罩信號 RM之供應線相連接。在此，讀出遮罩信號RM係相當於上^ 讀出遮罩信號RM0〜RM7中之一，於將讀出資料固定為匕位 準時為Η位準，而於如一般之輸出時則成為L位準。非 <電 路Ν01輸出此讀出遮罩信號RM及反向放大輸出R〇之否定^ 輯和，將此做為放大後之讀出資料輸出Rout，供應至上述 並串轉換電路P-Se或P-So。
於如此之構成中，當供應Η位準之讀出遮罩信號RM
I麵 第20頁 469436 五、發明說明（18) 時，不論來自記憶單元陣列MSA之讀出資料（讀出資料信號 RDT及RDN)為何，皆輸出L位準信號做為讀出資料輸出 Rout。其動作之時序圖如圖4所示。現在，假設記憶單元 陣列MSA中之讀出資料為"Γ’ ’則如圖所示，讀出資料信號 RDT維持為v c c位準’而讀出資料信號RDN僅下降av，而 受此影響，反向.放大輸出r〇亦同樣地下降。 其後’資料放大器賦能信號DAE雖然成為Η位準，但於 此之前，先使讀出遮罩信號RM為Η位準。如此，藉由資料 放大器賦能信號DAE成為Η位準，使各電晶體動作，而反向 放大輸出R〇成為l位準。此時，讀出資料輪aR〇ut原本如 虛線所示，具有成為Η位準之處，但因非或電路N〇1之另一 邊之輸入，即讀出遮罩信號RM已經成為{1位準，故如實線 =示j持為L位準（但是，為了達到如此狀況，嚴格來 •轳RM ώ 向唯放大輸出R〇成為“立準之前，使讀出遮罩 成為}{位準即可。）。 藉此，即使來自記憶單元陣列Ms 對並串轉換電路P-Se或"。鈐ψ…广1出貢料為1 η ^ ψ %^^ ^^ ^^ s輸出[位準信號，而使對應該 4出資枓之外部輸出成gHi_z。又 號DAE回復成L位準時，接 ^資枓放大15賦月^
位準，而結束資料放大J : 5貴出遮軍信號RM亦回復成L 采貢料放大器中之讀出資料輪出Rout之輸出動 另 面 S記憶單元陳列M S A $读 反向放大輸出R〇及靖屮、“：J之讀出資料為'，〇" s 出資料輸出Rout還^幻罩仏號°同時成為Η位準’而 成為L位準，而外部輸出同樣地成
'發明説明（19)
Hi-2 0 如此，僅限於讀出遮罩信號RM為Η位準時，反向放 輸出Ro被阻斷，而讀出資料輸出R0U t總是保持為L位準大 而外部輸出成為Hi -Z。因此’於使用圖3之構成例時，於 不輸出讀出資料時’供應Η位準信號，而於輸出時供應匕位 準信號’以做為.讀出遮罩信號’如此，即可得到上述之半 導體記憶裝置（又’讀出遮罩信號R Μ為L位準時，來自*己情 單元陣列MS Α之讀出資料於反向放大後，以非或電路立反 向’而如一般地放大成邏輯位準，並輸出至並串轉換電路 P-Se 或P-So 。）。 第2構成例 圖5係為資料放大器DA0〜DA7之第2構成例。於此圖 中，以相同符號表示圖3中相同之構成要素（因此省略此等 之說明。）。上述之圖3之第1構成例中，資料放大器本身 係為如一般地動作，於輸出時點，藉由讀出遮罩信號〇直 接决疋讀出Η料輸出R 〇 U t ;而於本構成例中’則藉由讀出 遮草信號RM ’控制資料放大器賦能信號DAE之供應，並藉 由資料放大器本身動作與否，而決定讀出資料輸出 R〇ut(固定為L位準）。 圖5中’資料放大器賦能信號DAE之供應線，與PM0S電 晶體PT1、PT2之閘極電極與反及電路“1之—邊之輸入端 子相連接’而讀出遮罩信號RM之供應線則介著反向器 ΙΝ2 ’與反及電路Μ〗之另一邊之輸入端子相連接。如此’ 反及電路ΝΑ2之輸出端子，與藉由電晶體之放大部之⑽⑽
第22頁 46 943G 五、發明說明（20) 侧源極電極相連接。藉此，可對應資料放大器賦能信鞔 DAE及被反向之讀出遮罩信號RM之否定邏輯積位準，而軀 動放大部，於資料放大器賦能信號DAE為[位準之初始狀 時，停止放大部之動作。 踢 又，反向放大輸出R〇之輸出端係連接至反向器IN3之 輸入側，反向器.I N 3之輸出做為放大後之讀出資料輸出 Rout ,而供應至並串轉換電路卜仏或卜§〇。因此，若資 放大器動作⑽，若為賦能狀態），則來自記憶單 : MSA之讀出資料則放大成邏輯位準，而與一般之讀出動 相同地輪出讀出資料輪出R〇ut。 "於如此構成中，當記憶單元陣列M S A中之讀出資料為 嗜&時’，與圖4相同’讀出資料信號RDT維持為Vcc位準，而 ^降資料信號RDN僅下降AV ’而反向放大輸出Ro亦同樣地 。其後’與上述相同，若於資料放大器賦能信號DAE ”‘A位準前’先使讀出遮罩信號RM成為Η位準，則反及電 .. 之輪出保持為Η位準’藉由電晶體之放大部不會動 〇 1^1 I τ ’反向放大輸出只〇僅下降相當於讀出資料信號 KDN所下陆· + λ 1τ 之之微少電壓，而不會如圖4般下降至L位 早。 同 亦即’反向放大輸出R〇，僅與圖4中之讀出資料RDN為 二之改變’其邏輯位準保持為Η位準。因此，做為其 二别出之讀出資料輸出Rout亦保持為L位準而不改變， a，串轉換電路p_Se或卜輸出L位準信號，而外部輸 出成為Hi-z。
第23頁 五、發明說明（21) 另一方面’記憶單元陣列MSA之讀出資料為"0”時，亦 相同地藉由電晶體之放大部不動作，而讀出資料輸出R〇ut 還疋成為L位準，而外部輸出成為Hi- Z。 如此’若供應Η位準信號做為讀出遮罩信號，可禁止 放大動作，使讀出資料輸出Rout總是保持為L位準，可將 外部輪出維持於H i -Z，可與第1構成例相同地，達成上述 半導艘§己憶裝置。但是，因必須使反及電路NA1之輸出不 成為L位準（使放大部不動作），故必須使不產生資料放大 器賦能信號DAE為Η位準而讀出遮罩信號RM為L位準之狀 態。亦即，於資料放大器賦能信號DAE成為Η位準前，使讀 出遮罩信號RM成為Η位準，同時於資料放大器賦能信號dae 成為L位準後，使讀出遮罩信號RM回復至l位準（因此，結 果可使讀出資料信號RDT、RDN、資料放大器賦能信號DAE 及讀出資料輸出R 〇 u t，以如圖4所供應之時序動作。）。 又’以上之第2構成例因係停止放大部之動作本身， 使流於電路内之電流少，故具有可抑制電力消耗之優點。 第3構成例 圖β係為資料放大器DA0〜DA7之第3構成例。於此圖 中’資料放大器賦能信號DAE5之供應線，與仰08電晶體 ΝΤ3及PM0S電晶體ΡΤ6之個別閘極電極相連接。如圖所示， NM0S電晶體ΝΤ3介設於由PM0S電晶體ΡΤ6、NM0S電晶體 ΝΤ4、PM0S電晶體ΡΤ及NM0S電晶體ΝΤ5所成之放大部與接 地位準電極之間’ PM0S電晶體ΡΤ5如圖所示，介設於同一 放大部内之汲極電極端間。藉此，於資料放大器賦能信號
第24頁 469436 五、發明說明（22) DAE為L·位準時，於圖中左右iC.M〇s反向放大器達成平衡， 而於Η位準時，則做為放大部而動作。 傳送讀出資料信號RDT、RDN之信號線，分別連接至 NM0S電晶體ΝΤ4、ΝΤ5之閘極電極。又，pmos電晶體ΡΤ及 NM0S電晶體NTS侧之汲極電極端，與pM〇s電晶體ρΤ6及ρτ7 之問極電極相連接。藉此’於PM〇s電晶體ρΤ6及龍⑽電晶 體ΝΤ4側之没極電極端可得到反向放大輸出R〇，而同一汲 極電極端與非或電路N02之一邊之輸入端子相連接。 非或電路NO 2之另一邊之輸入端子則與讀出遮罩信號 之供應線相連接β此讀出遮罩信號⑽於將讀出資料固定 成L位準時為亦為η位準，而於如一般輸出時，則為L位 ▼ ’非或電路N02將此及反向放大輸出R〇之否定邏輯和做 為讀出資料輸出Rout，供應至並串轉換電路卜以或卜以。 本構成例與上述第1構成例相同，為於輸出時點直接 決定讀出資料輸出Rout。因此，内部動作雖有些許相異， 但其動作之時序圖則與圖4相同，如上所示，可供應讀出 遮罩信號RM ’而達成上述之半導體記憶裝置。 亦即，若記憶單元陣列MSA之讀出資料為"1 I，，讀出資 料信號RDT為Vcc，而讀出資料信號rdn為Vcc-AV，則於資 ，放大器賦能信號DAE為Η位準時，&向放大輸恤成為L 位準。此時’先使讀出遮罩信號RM成為Η位準，而使本來 :變成Η位準之非或電路，之輸出，強制性地保持為“立 ^。藉此，以L·位準信號做為讀出資料輸出R〇ut輸出將 外部輪出維持為Hi-Z(又，讀出資料為"〇"亦同，供應讀出
第25頁 五、發明說明（23) 遮罩信號Μ ’而將外部輸出維持為η卜z。）。 第4構成例 圖7係為資料放大器DAO〜DA 7之第4構成例。此圖中， 與圖6相同之構成要素，以相同符號表示（因此，省略此等 之說明》)。本構成例係將來自記憶單元陣列MSA之讀出資 料信號RDT及RDN，強制地對應成[位準信號，將讀出資料 輸出Rout固定為L位準。 圖7中’ NT5 ’係為將讀出資料信號RDN之傳送信號線與 閘極電極相連接之NM0S電晶體，與上述題⑽電晶體NT5相 同構成放大部’但其閘極電極亦與pM〇s電晶體pT8之汲極 ，極相連接^ PM0S電晶體PT8中，閘極電極介著反向器 2出遮罩信號RM之供應線相連接，而源極電極則與電源 位準電極相連接。IN5係為將輸入側與可得反向放大輪 電：'極端!目1接之反向器’而將輸出側與並串轉換 P Se或S〇相連接，而輸出讀出資料信號R0ut。 在此’外部輸出僅於讀出資料為"”⑶位 信號PM , ± ^在此’於本構成例中，藉由供應讀出遮| y ，以使讀出資料信號RDN於讀出動作中總是虑^
Vcc，而可使外部輸出：：：二是成為 示。 _衧馮HI Z具動作時序圖如圖8所 現在’假设記憶單元陳歹丨丨站ς A中夕續山次 讀出資料作·皁讀出資料為"”，目" 抖仁號RDN如M本來之虛線所示，僅 則 於此，於此下降前，將1 下降^相對 將肩出遮罩k號RM設成H位準，使打 ---------- Μ隱麵瞻麵『施_ 469436 五、發明說明（24) ' ---- PMOS電晶體PT8成為導通狀態。藉此，將NM〇s電晶體叮5， 之問極電極中之讀出資料信號RDN之位準強制地保持為 Vcc 0 此狀態與未供應任何讀出資料信號相同。因此，其 即使資料放大器賦能信號DAE變成Η位準，讀出資料輸出 Rout亦如實線所示，維持為L位準（虛線雖為原來之輸出， 但無法成為如此。）。因此，即使來自記 讀出資料yr ’亦對並串轉換電路p_ns。輸出l位準 k说’使外部輸出維持為Η卜Z。χ，於資料放大器賦能信 號DAE回復至L位準後，或’讀出資料信號_回復至 後，讀出遮罩信麵亦回復至l位準，而結束資料放大器 中之讀出資料輸出R〇Ut之輸出動作。 ° 依據t構成例’如此藉由供應Η位準之讀出遮罩信號 ζ，而達成上述半導體記《 置。Ϊ 未供應資料放大器賦能信號DAE則放大部 =會動作’=非自讀出資料信號咖 罩信號RM成為Η位準，而如上诚夂m a , r a 1 ® ^ ^ _ * 戈上通各構成例般，於資料放大 器;能信綱E成為Η位準前起，使讀出遮罩信細成制 位準亦可。 發明效果 如上所述，依據本發明，, ,, 邏輯位準時改變，而於另—邊之二别、'於一邊之輸出 为 邊之輸出邏輯位準時不改變之 外部輸出機構，藉由以選擇$ # _ 准^ Μ # ^ ^ ^ 进擇之位疋做為對應之輸出邏輯位 準，並以其他位几該另一邊之輸出邏輯位準之輸出位準產
第27胃 469436 五、發明說明（25) 生機構，產生複數位元之各輸出邏輯位準，並將其依序供 應，因此’於該其他位元輪出時’對外部之輪出狀態不會 改變’事實上，與僅輸出所選擇之位元之資料時等效。藉 此，可由自記憶元件區同時讀出資料中選擇任意資料，而 僅將此選擇資料輪出至外部。 此時’如上所述，於本發明中因係於產生輸出邏輯位 準後，依序供應至外部輸出機構，故即使於高速輸出資料 時，亦可於所讀出資料成為此輸出形態前，決定各位元之 輸出邏輯位準。因此，可確保各輸出邏輯位準之決定有充 分時間，可配合高速資料輸出周期，輕易地僅將所選 資料輸出供應至外部。 在此， 之發明中， 信號，放大 出固定為該 行。亦即， 形式前之時 定為不改變 式時點以後 半導體記憶 又，如 請專利範圍 放大機構之 此，則不論 輸出邏輯位準之決定，於申請專利範圍第2項 係藉由使對應來自該記憶元件區之資料内容之 為，輯位準之放大機構，及使該其他位元:輸 $ 一邊之輸出邏輯位準之輸出控制機構而進 點=時讀出複數位元之資料，轉換成串列資料 斟中，使所選擇位元以外之輸出邏輯位準，固 ，部之輸出狀態。因此，於轉換串列資料形 展任：新構成要素’於不太變更一般 罝構成下，亦可適用本發明。 地固定輸出邏輯位準之更 第3項記載之發明，其俜倂取^為申 輪出，而輸出該另一邊之為控制機構阻斷 來自放大機構之浐一輸出邏輯位準。藉 4 6 9436 五、發明說明（26) 制2於此，依據申請專利範圍第4項之發明， : :禁止放大機構對於該其他位元之放大動 輯位準。另太幻幾構之電力消耗’並同時固定輸出邏 之輸出邏輯位準之信號，供應至該放大機 :段位元資料内容之㈣，故於放大機構之 月J仅C»决又輸出邏輯位準。 明，ΐ ί:構等，例如申請專利範圍第6項之發 之輸出邏輯位路， 輸出邏輯位準依準之資料放大器、將所產生之各 〜刊 m +依序施加至NM a (上述並串轉換#敗s 電即體之閘極電極之機構 料輪出，如申請真刹#多工器）等所構成。又’對外部之資 速循環進行。 ^ a圍第7項之發明，可以數百MHz之高 見明 圖1 :控制具備N MO S電晶體之開路汲極輸出電路之半導體 δ己憶裝置之輸出之構成例之示意圖。 圖2 ·依據本發明之一貫施形態之半導體記憶裝置之構成 之示意圖。 圖3 同半導體記憶裝置之資料放大器mo〜DA7之第1構成 例之示意圖。 圖4 :圖3之構成例之動作之時序圖。 圖5 :同資料放大器DA0〜DA7之第2構成例之示意圖。 圖6 :同資料放大器DA0〜DA7之第3構成例之示意圖。 圈7 :同資料放大器DA0〜DA7之第4構成例之示意圖。 圖8 ·圖7之構成例之動作之時序圖。 圖9 :習知半導體記憶裝置之構成之示意圖。 圖1 〇 :連接複數個半導體記憶裝置β得到此等接線OR輸出 DOR之構成之示意圖。 圖11 :同接線OR輸出DOR等之例圖。 符號說明 DA0〜DA7 資料放大器 IN1〜DA5 反向器 MSA 記憶單元陣列 MUX 多工器 NA1 反及電路 N01、N02 非或電路 NT1 〜NT5、NT5’ NM0S 電晶體
第30頁 469436 圖式簡單說明 NTR NMOS電晶體 PA 輸出焊墊 P-Se、P-So 並串轉換電路 PT1〜PT8 PMOS電晶體 ΙΙΙ1·ΙΙ 第31頁

Claims (1)

  1. 4 6 9 4 3 6 數位元 具有： 輸出邏 變； 中所任 資料内 為該另 之該複 機構。 該輸 容之信 之輸 ，該輸 邊之輸 六、申請專利範圍 1 ·—種半導體記憶裝置，自記憶 之資料，並將此等資料依序輪出至:5 B’ 5資出複 外部輸出機構’對於外部之幹=能其特徵為 輯位準時改變，而於另一邊之輸出逯之 :出立準產生機構，以來自該記 意選擇之位元之輸出邏輯位準，做貢科 交夕艰^ 丨叹馬對應該位元之 谷之邏輯位準，而以其他位元之輪 -邊之輸出邏輯位準； 輸出邏輯位準’做 供應機構，將藉由該輸出位準產生機構所產生 數？元之各輪出邏輯位準’依序供應至該外部輪出 2.如申請專利範圍第丨項之半導體記憶裝置，其中， 出位準產生機構具有： 號 出 3. 放大機構，使對應來自該記憶元件區之資料内 放大為邏輯位準； 輸出控制機構，使該放大機構對於該其他位元 固定為該另一邊之輸出邏輯位準。 如申請專利範圍第2項之半導體記憶裝置，其中 出控制機構阻斷該放大機構之輸出，而輸出該另一 出邏輯位準。 4. 如申請專利範圍第2項之半導體記憶裝置，其中，該輪 出控制機構禁止該放大機構對於該其他位元之放大動作。 5. 如申請專利範圍第2項之半導體記憶裝置，其中，該輸 出控制機構將對應該其他位元資料内容之信號，供應至該 放大機構’以做為對應該另一邊之輸出邏輯位準之信號。
    第32頁 4 6 9/136 六、申請專利範圍 6. 如申請專利範圍第1至5項中任一項之半導體記憶裝置， 其中，該外部輸出機構係為NMOS電晶體之開路没極輸出電 路，該輸出位準產生機構係為以該其他位元之輸出邏輯位 準做為L位準之資料放大器，該供應機構將藉由該輸出位 準產生機構所產生之該複數位元之各輸出邏輯位準，依序 施加至該NMOS電晶體之閘極電極。 7. 如申請專利範圍第6項之半導體記憶裝置，其中，該供 應機構係以數百ΜΗz之高速循環，依序進行該輸出邏輯位 準之施加。
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