JP4414763B2 - 電圧レベル検出のための入力バッファおよび方法 - Google Patents

Description

（技術分野）
本発明は一般的に入力バッファに関する。特に、本発明は、同じ入力パッドからの複数の動作を提供し得るだけではなく、テスト目的などの動作のための複数の電圧レベルの検出および使用を容易にし得る、電圧レベルの検出のために構成される入力バッファおよび方法である。

（本発明の背景）
入力バッファは長らく種々のアナログおよびデジタルの用途に使用されてきた。多くの入力バッファがＡＣのスイッチ技術および用途のために最適化される一方で、他の入力バッファは電圧検出の最適化のために構成される。電圧検出器として構成される入力バッファの使用を介して、特定のシステム機能を開始するか終了するかの決定がなされ得る。そのような電圧検出器は、しばしば、集積回路が設計される特定の範囲の検出、電圧が特定の範囲外の場合にその集積回路の動作を禁止すること、またはその集積回路内のある特定の用途の動作を許可する前に閾値レベルに達しているかどうかを決定すること、を含めて、集積回路の供給電圧（Ｖ_ＣＣ）のレベルの検出のために構成される。

一般的に、電圧検出器として構成される入力バッファは、電圧レベルが閾値の上か下かを確認するために、ただ１つの閾値レベル、すなわち、ただ１点のみの飛び越えで動作するように構成される。例えば、マイクロプロセッサベースの用途では、ソース電圧検出器として構成される入力バッファはマイクロプロセッサベースのシステムのメモリモジュール内の電力供給電圧の電圧レベルを検出するために使用され得る。閾値レベルに達したかどうかを決定するこの検出プロセスを通じて、電圧検出器が制御デバイスへの信号を開始して、マイクロプロセッサベースのシステムのメモリブロックのための電力供給電圧を動作することが可能である。

多くの集積回路アプリケーションは、ハイ電圧、または「スーパー電圧」すなわち「ＳＶ」レベルでの動作を検出するために構成される電圧検出器を有して設計される。チップ内の内部に構成されるこのＳＶレベルは、一般的に回路製作者による使用のみのものであり、適切にダイをテストするために、つまり、ダイを異なるテスト条件に置くために、通常の動作条件より上に設定され、一般的には集積回路のユーザには利用されない。そのようなＳＶレベルは、元来９ボルトから１２ボルトの間に設計されたが、活性領域からダイ上の基板までの故障を防ぐための様々な技術および処理の改良および変更の結果、ＳＶレベルを７ボルト以下に下げ、したがって、ＳＶレベルを集積回路の動作範囲のより近くに移動させている。ＳＶレベルにおけるかような成り行きがそのようなテスト用途のための動作の余裕の制限となっている。

回路の設計者は、ＳＶレベルの低下に加え、集積回路の入力／出力の接続システムを簡略化するためにピンの数を最小にして構成される最新の集積回路（ＩＣ）を要望している。さらに、ごく一般的にＣＭＯＳベースのロジックデバイスを含む電圧検出器として構成される入力バッファは、一般的に２つの動作状態を提供するように設計される。つまり、入力バッファがハイまたはローの電圧の信号を外部ソースから受け取り、その後ハイまたはローの信号に対応する集積回路にロジック状態を提供する。例えば、その電圧検出器は典型的に１つの点から作動し、電圧が「ハイ」状態にあるとき、すなわち、閾値電圧よりも高いときと、「ロー」状態、つまり閾値電圧よりも低いときとに電圧を検出するように構成される。さらに、最新の電圧検出器は「ハイ」または「ロー」、あるいはその間の遷移時のいずれかで動作するように構成されるが、中間域、つまり、「ハイ」と「ロー」との間では動作しない。

図１を参照して、電圧検出のために構成される従来技術の入力バッファ１００を説明する。入力バッファ１００は、例えば、入力信号ＩＮＰＵＴおよび基準信号ＲＥＦに接続されるトランジスタＭ_３およびＭ_４のゲートの２つの入力ターミナルを含み、および一連の連続または縦続インバータステージ１０２、１０４および１０６の出力から提供される出力信号ＯＵＴ＿ＤＩＦＦを有する差動増幅器を含む。入力バッファ１００は入力信号ＩＮＰＵＴと基準信号ＲＥＦとの差を増幅してハイ信号またはロー信号にするように構成される。

例えば、図２を参照すると、動作の間、入力信号ＩＮＰＵＴがゼロまたはグランド、例えば、トランジスタＭ_２の出力がゼロであるとき、インバータされた出力信号ＯＵＴ＿ＰＵＴはハイの信号のままである。入力信号ＩＮＰＵＴが基準信号ＲＥＦの上になると、出力信号ＯＵＴ＿ＤＩＦＦがローの信号に切り換わる。入力信号ＩＮＰＵＴが再び基準信号ＲＥＦの下になると、出力信号ＯＵＴ＿ＤＩＦＦが再度ハイの信号に切り換わる。従って、動作のただ２つの状態、ハイとローの状態のみが実現される。すなわち、入力バッファ１００はハイまたはローの状態を認識するが、その２つの状態の間のその他の状態は認識しない。

動作が２つの状態に制限される結果として、そのような入力バッファ１００を使用するＩＣの機能はまた幾分制約される。例えば、ＩＣにおいて、ＩＣが、２つのコマンドピンＡおよびＢを有し、各々実現され得、４つの機能またはコマンドのみを有する２つの状態は復号化され得、すなわち、Ａ，Ｂ＝０，０； Ａ，Ｂ＝０，１； Ａ，Ｂ＝１，０； Ａ，Ｂ＝１，１に復号化され得る。ピンの数を増やすことで、使用し得る機能の数を増やし得るが、より小さいパッケージに向かう傾向にあっては、それは難しく、かつ追加の制御ピンをパッケージに実装することは全体的な設計および製造に複雑さとコストとを加える。

従って、同じ入力パッドから複数の動作を提供するだけでなく、テストの目的のための中間レベルの電圧の使用を容易にし得る、電圧検出のために構成される改良型の入力バッファへの要求がある。

（本発明の要旨）
本発明は、従来技術の多くの欠点に応えるものである。本発明の種々の局面によって、電圧検出システムのために構成される改良型の入力バッファと方法が提供される。その入力バッファシステムはテストの目的に使用され得る中間レベルの電圧など複数の電圧レベルの検出を容易にし得る。１つの例示的実施形態において、電圧検出のために構成される例示的入力バッファ回路が、基準ジェネレータおよびマルチステート電圧検出器を含む。基準ジェネレータは、マルチステート検出器に対する入力信号として提供される、少なくとも２つの基準電圧を生成するように構成される。１つの例示的実施形態において、マルチステート検出器が、スリーステート検出器を含む。このスリーステート検出器は、入力基準信号を受け取り、その入力基準信号と少なくとも２つの基準電圧との比較を介して、動作のハイ、ローおよび中間レベルを表す少なくとも３つの出力ターミナルに出力信号を提供するように適切に構成される。１つの例示的実施形態において、スリーステート検出器が２対の差動トランジスタを含み、その２対の差動トランジスタは、バックツーバックに配置され、コモンノードを共有するように構成され、従ってその結果、要求する電流が少なくなる。

本発明による別の局面において、例示的入力バッファ回路が、同じ入力パッドからの複数の動作を容易にし得る。例えば、スリーステート検出器の使用を介して、少なくとも動作における３つの状態が実現され得る。従って、動作の３つの状態が実現される１つの例示的実施形態では、復号化される状態を８つまで得ることが可能である。その結果、ＩＣの設計にコマンドピンの追加を要求することなく、そのスリーステート検出器によって追加の機能が提供され得る。さらに、中間レベルの電圧範囲の検出に加えて追加の電圧レベルの検出を介して、さらに多くの機能がコマンドピンを追加することなく提供され得る。

図面と共に詳細な説明および請求項を参照することで、本発明はさらに完全に理解され得る。図面において、すべて同様の番号は同様の要素を示す。

（本発明の例示的実施形態の詳細な説明）
本発明は、本明細書において、種々の機能構成品および種々の処理ステップに関して説明され得る。そのような機能構成品およびステップは、特定の機能を行うために構成される任意の数のハードウェアまたは構造的構成物によって実現され得ることが理解されるべきである。例えば、本発明は種々の統合型構成品、例えばバッファ、基準電源、電流ミラー、信号プロセッサに使用され得、それらの統合型構成品は、例えば、その値が種々の意図される目的のために適切に構成される抵抗器、トランジスタ、キャパシタ、ダイオードおよびその他の構成品を含む。さらに、本発明は、電圧検出器または入力バッファが使用され得る任意の集積回路用途において実行され得る。例えば、本発明は、任意のＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）内、任意のＶＬＳＩ（ｖｅｒｙ ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）回路内または任意のその他の集積回路用途内で使用され得る。本発明の開示のもとで当業者に理解され得るそのような一般用途は、本明細書で詳しく説明されない。しかし、本明細書において、説明の目的のためにのみ、本発明の例示的実施形態がメモリチップ用途に関して説明される。さらに、例示的回路内で、種々の構成品が他の構成品に適切に結合または接続され得るが、そのような接続および結合は、構成品の間の直接の接続によって、またはそれらの間に位置する他の構成品およびデバイスを介して接続または結合されることによって実現され得ることに留意されたい。

上記のように、電圧の検出のために構成される現在の入力バッファは、スーパー電圧（ＳＶ）の使用などのテスト条件のための動作において限られた余裕しか持たない。さらに、電圧の検出のために構成される現在の入力バッファは、動作におけるただ２つの状態のためにのみ構成され、コマンドピンの数によって制限される出力機能を有する。しかし、本発明の種々の局面において、電圧の検出のために構成される改良型入力バッファ回路および方法が提供され、同じダイパッドから複数の動作を提供するだけでなく、テストの目的のための中間レベルの電圧の使用を容易にし得る。

１つの例示的実施形態において、電圧の検出のために構成される例示的入力バッファ回路が基準ジェネレータおよびマルチステート電圧検出器を含む。この例示的実施例では、基準ジェネレータはマルチステート検出器に入力信号として提供される少なくとも２つの基準電圧を生成するように構成される。さらに、基準ジェネレータが入力バッファ回路内で内部的に生成され得る一方で、基準ジェネレータが、入力バッファ回路に接続される種々の外部回路によって提供され得る。マルチステート検出器は、入力基準を受け取り、少なくとも２つの基準電圧との比較を介して、動作の、少なくともロー、ハイ、および中間状態を表す少なくとも３つの出力ターミナルに出力信号を提供するために、適切に構成される。

例えば、図３を参照すると、本発明の１つの例示的実施形態では、電圧検出のために構成される例示的入力バッファ回路３００が示される。この実施形態では、入力バッファ回路３００が基準ジェネレータ３０２およびスリーステート検出器３０４を適切に含む。基準ジェネレータ３０２は供給電圧Ｖ_ＣＣを受け取り、スリーステート検出器３０４に入力信号として提供される、少なくとも２つの基準電圧ＲＥＦ_１およびＲＥＦ_２を生成するように構成される。基準ジェネレータ３０２は、基準電圧を生成するための任意の回路構成を含み得、種々のバッファ、電源および／またはスイッチ配置の中に構成される任意の数のトランジスタデバイス、および任意の数の抵抗器および／またはキャパシタ構成品を含み得る。さらに、そのようなトランジスタデバイスがＭＯＳトランジスタデバイスまたはＢＪＴデバイスを含み得る。さらに、入力バッファ３００の内部に基準ジェネレータ３０２が構成され得るかまたは外部の回路から提供され得る。

スリーステート検出器３０４は、ハイおよびローの状態に加え、中間の、または中間レベルの電圧範囲を認識または検出するために適切に構成される。１つの例示的実施形態において、スリーステート検出器が入力電圧基準ＩＮＰＵＴを受け取り、２つの基準電圧ＲＥＦ_１およびＲＥＦ_２との比較を介して、動作のロー（ＯＵＴ_１）、中間レベル（ＯＵＴ_２）およびハイ（ＯＵＴ_３）の状態を表す３つの出力信号を提供するように構成される。その結果、スリーステート検出器３０４は中間レベル範囲の電圧の動作を認識し得る。そのような動作の中間レベル範囲の使用を介して、従来の２つの状態の入力バッファのためのタンデム入力デバイスとしてなお動作しつつ、所与のプロセスのためのハイの動作範囲に危険なほど近いＳＶ状態の代わりに、安全な中間レベルの電圧範囲内でテスト条件が行われ得る。

例えば、２．０ボルトを表すハイ信号および０．８ボルトを表すロー信号と、約０．８ボルトの基準信号ＲＥＦ_１と約２．０ボルトの基準信号ＲＥＦ_２との中間に設定される中間レベルの検出とを用いて、入力バッファ回路３００は、入力信号ＩＮＰＵＴが一般的に０．８ボルトより十分低いかもしくは２．０より十分高いか、または、例えば約２ナノ秒内で急速にその間を遷移するかを認識して２つの状態の動作をなお提供し得る。従って、任意のより長い期間、入力信号ＩＮＰＵＴが１．２から１．６ボルトの中間レベルの検出期間内にあるとき、つまり、単に中間レベル範囲の中の通常の遷移内ではないとき、中間レベル出力信号（ＯＵＴ_２）がスリーステート検出器３０４によって提供され得る。なお、ハイ信号レベルおよびロー信号レベルは考慮中の用途に応じて種々の範囲に構成され得る。

スリーステート検出器３０４は２つの基準電圧ＲＥＦ_１およびＲＥＦ_２を受け取るためおよび入力基準ＩＮＰＵＴとの比較のために構成される１対の差動入力バッファを適切に含む。この１対の入力バッファは種々の方法で構成され得るが、１つの例示的実施形態では、スリーステート検出器３０４がバックツーバックに配置されコモンノードを共有するように構成される２対の差動トランジスタを適切に含む。そのような実施形態は、また、以下にさらに詳しく説明するように、必要な電流はより少なくなる。

図４を参照すると、入力バッファ回路３００の動作中、入力信号ＩＮＰＵＴがゼロまたはグランドであるとき、出力信号ＯＵＴ_１はハイ信号のままであるが、出力信号ＯＵＴ_２およびＯＵＴ_３はローのままである。このことは、入力信号ＩＮＰＵＴが基準信号ＲＥＦ_１よりも下で、従ってロー状態にあることを示す。入力信号ＩＮＰＵＴが、基準信号ＲＥＦ_１よりも上にランプ状に増加するがまだ基準信号ＲＥＦ_２よりも低いとき、出力信号ＯＵＴ_１はロー信号に切り換わり、出力信号ＯＵＴ_２はハイ信号に切り換わり、かつＯＵＴ_３はローのままである。このことは入力信号ＩＮＰＵＴが中間レベル範囲内にあることを示す。その後、入力信号ＩＮＰＵＴが基準信号ＲＥＦ_２よりも上にランプ状に増加するとき、出力信号ＯＵＴ_１はロー信号のままであり、出力信号ＯＵＴ_２はロー信号に戻るように切り換わり、かつＯＵＴ_３はハイ信号に切り換わる。これは入力信号がハイ状態にあることを示す。

入力信号ＩＮＰＵＴが遷移してローレベル、例えばグランドに戻るとき、スリーステート検出器３０４が、動作のロー（ＯＵＴ_１）、中間レベル（ＯＵＴ_２）、およびハイ（ＯＵＴ_３）の状態を表す、対応する出力信号を提供し得る。よって、少なくとも動作の３つの状態、ロー、中間レベル、およびハイが実現される。すなわち、入力バッファ回路３００はハイまたはローの状態のみならず、それら２つの状態の間の状態をも認識する。その結果、集積回路アプリケーションから少なくとも３種類の動作範囲を得ることが可能である。

中間レベルの動作範囲を加えることで、回路設計者にとって、より望ましいテスト条件の選択肢が容易となる。たとえば、そのような動作の中間レベルの範囲を使用することを介して、ハイの動作範囲に危険なほど近いＳＶ状態の代わりに、安全な中間レベルの電圧範囲でテスト状態が行われ得る。テスト条件を中間レベルの電圧範囲の間で行い得ることよりもさらに注目すべきは、おそらく、動作の追加の範囲の提供が、集積回路パッケージ内のピンの要求条件および機能において種々の利点を促進することである。まださらに、中間レベル検出器はまたデュアル入力バッファ構成においてより少ない電流条件を提供し得る。

本発明の別の局面において、電圧レベル検出のために構成される１つの例示的入力バッファ回路３００が、同じ入力パッドからの複数の動作を容易にし得る。例えば、スリーステート検出器３０４の使用を通じて、動作の少なくとも３つの状態が実現され得る。従って、各々実現され得る少なくとも３つの状態を備える２つのコマンドピンＡおよびＢに対し、少なくとも８つの機能またはコマンドが提供され得る。すなわち、Ａ，Ｂ＝０，０； Ａ，Ｂ＝０，１； Ａ，Ｂ＝０，ｘ； Ａ，Ｂ＝１，０； Ａ，Ｂ＝１，１；Ａ，Ｂ＝１、ｘ；Ａ，Ｂ＝ｘ、０；およびＡ，Ｂ＝ｘ、１であり、ここでｘは中間レベルの状態を表し、コマンドピンの数を増やすことなく、少なくとも８つの異なるロジック出力状態が実現され得る。すなわち、電圧検出システムにコマンドピンを追加する必要なしに、スリーステート検出器３００によって、追加の機能が促進され得る。

よって、スリーステート検出器３０４の使用を通じて、コマンド入力の復号化に必要なピンの数を減らすことによって、他のデバイスまたは回路からのコマンド入力の数を大幅に減少させる。例えば、ＣＳ（ｃｈｉｐ ｓｅｌｅｃｔ）、ＣＡＳ（Ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ）、ＲＡＳ（ｒｏｗ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ）およびＷＥなどの複数のコマンド入力を有する最新のコンピュータシステムに遅れをとらないために必要とされるＳＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）用途にとって、すべての可能なコマンド入力の復号化に必要なピンの数が、集積回路パッケージから大幅に減らされる。

入力バッファ回路３００の上記の例示的実施形態は、それぞれロー、中間レベルおよびハイの状態を表す３つの出力信号ＯＵＴ_１、ＯＵＴ_２およびＯＵＴ_３を提供するための３レベル検出器３０４を有して構成されるが、入力バッファ回路３００は、追加の電圧範囲の検出を容易にするマルチステート検出器を有して構成され得る。例えば、基準ジェネレータ３０２は、１つ以上の追加の基準電圧を提供するために構成され得る。例えば、それらの追加の電圧は、マルチステート検出器３０４に入力信号として提供される基準電圧ＲＥＦ_２よりも高いが、供給電圧Ｖ_ＣＣよりも低い、基準電圧ＲＥＦ_３およびＲＥＦ_４などである。入力基準ＩＮＰＵＴと２つの追加の基準電圧ＲＥＦ_３およびＲＥＦ_４との比較を通じて、マルチステート検出器３０４が５つの動作の状態を表す少なくとも５つの出力信号を提供し得る。

例えば、マルチステート電圧検出器３０４は、動作における、ロー（ＯＵＴ_１）、つまり、ＩＮＰＵＴがＲＥＦ_１よりも低い状態と、より低い中間レベル（ＯＵＴ_２）、つまりＩＮＰＵＴがＲＥＦ_１よりも高くＲＥＦ_２よりも低い状態と、中間レベル（ＯＵＴ_３）、つまりＩＮＰＵＴがＲＥＦ_２よりも高くＲＥＦ_３よりも低い状態と、より高い中間レベル（ＯＵＴ_４）、つまりＩＮＰＵＴがＲＥＦ_３よりも高くＲＥＦ_４よりも低い状態と、ハイ（ＯＵＴ_５）、つまり、ＩＮＰＵＴがＲＥＦ_４よりも高く供給電圧Ｖ_ＣＣよりもよりも低い状態とを提供し得る。さらに、各々実現可能な少なくとも５つの状態を有する２つのコマンドピンＡおよびＢに対し、追加の機能またはコマンドでさえ、入力バッファ回路３００から実現され得る。

従って、例示的入力バッファ回路は、動作の複数の状態を出力するためにマルチステート検出器に提供される複数の基準電圧を生成するために、入力バッファの内部にか、または外部の回路からか、いずれかに基準ジェネレータを有して、構成され得る。その結果、様々な動作のレベルが、テストなどのその他の目的に使用され得るのみならず、１回路当たりのコマンドピンの数を増やすことなく、集積回路デバイスの機能が大幅に拡大され得る。

上記で説明したように、スリーステート検出器３０４は、動作の中間レベルの電圧範囲を提供するために種々の方法で構成され得る。例えば、図５を参照すると、本発明による１つの例示的実施形態では、例示的なスリーステート検出器５００が示される。スリーステート検出器５００は、動作の中間レベルの範囲を表す出力信号を提供するために適切に構成され得る。この実施形態では、スリーステート検出器５００が基準電圧ＲＥＦ_１とＲＥＦ_２とを受け取るため、および入力基準ＩＮＰＵＴと比較するために構成される１対の差動入力バッファを適切に含む。１対の差動入力バッファは種々の方法で構成され得るが、この例示的実施形態では、この１対の差動入力バッファが、バックツーバックに配置され、コモンノードを共有する２対の差動ドランジスタを含み、従って、電流消費量をより低くする結果となる。

例えば、第１の入力ペア５０２はトランジスタＭ_１およびＭ_２を含み、それぞれは共に接続されるソースを有する。また、第２の入力ペア５０４はトランジスタＭ_３およびＭ_２を含み、それぞれが共に接続されるソースを有する。つまり、入力ペア５０２および５０４は共にトランジスタＭ_２のソースとの共通の接続を共有し、それらのすべてはグランドに接続され得る。さらに、トランジスタＭ_１は基準電圧ＲＥＦ_１に接続されるゲートを有し、トランジスタＭ_２は入力基準電圧ＩＮＰＵＴに接続されるゲートを有し、トランジスタＭ_３は基準電圧ＲＥＦ_２に接続されるゲートを有する。例示的実施形態では、トランジスタＭ_１，Ｍ_２およびＭ_３がｎチャネルの差動ペアの設計においてｎチャネルのデバイスを含むが、他の例示的実施形態では、スリーステート検出器５００はまた、トランジスタＭ_１、Ｍ_２およびＭ_３のためのｐチャネルデバイスを備え、つまり、ｐチャネルデバイスに適切に置き換えられる入力ペア５０２および５０４を備え、供給電圧（Ｖ_ＣＣ）に接続されるソースを有してＰチャネルの差動ペア設計で構成され得る。

各入力ペア５０２および５０４は、電流ミラー回路５０６および５０８にそれぞれ適切に接続される。電流ミラー回路５０４および５０８は、前記の入力電圧および前記の２つの基準電圧との比較に対応する出力信号を提供するために構成される。電流ミラー回路５０６は、共に接続されるゲートを有するｐチャネルトランジスタＭ_４およびＭ_５を含み、電流ミラー回路５０８はまた、共に接続されるゲートを有するトランジスタＭ_６およびＭ_５を含む。共通のトランジスタＭ_５は、ダイオードのような方法で構成される。つまり、ゲートおよびソースが共に接続される。したがって、入力ペア５０２および５０４を電流ミラー回路５０６および５０８に接続するために、トランジスタＭ_１、Ｍ_２およびＭ_３のドレインがトランジスタＭ_４、Ｍ_５およびＭ_６のドレインにそれぞれ接続される。さらに、トランジスタＭ_４、Ｍ_５およびＭ_６は供給電圧（Ｖ_ＣＣ）に接続される。

１対の差動入力バッファ５０２および５０４からの出力信号は、ロー基準出力（ＬＲＯ）ノードおよびハイ基準（ＨＲＯ）ノードにそれぞれ提供され得る。例示的実施形態では、ロー基準出力ノードＬＲＯは、トランジスタＭ_１のドレインおよびトランジスタＭ_４のソースに構成され、その一方でハイ基準出力ノードＨＲＯは、トランジスタＭ_３のドレインおよびトランジスタＭ_６のソースに構成される。

スリーステート検出器５００はまた、ローレベル、中間レベルおよびハイレベルの出力信号を提供するために構成されるロジックデバイスを含む。この例示的実施形態では、スリーステート検出器が、複数のインバータ５１０、５１２、５１４、５１６および５２０と、排他的ＯＲゲート５１８とを含む。インバータ５１０，５１２，５１４、５１６および５２０は任意の従来のインバータ構成を含み得る。例えば、インバータ５１０，５１２，５１４、５１６および５２０のそれぞれが１つのＰＭＯＳおよび１つのＮＭＯＳトランジスタを備えて構成されるＣＭＯＳトランジスタインバータステージを含み得、そこで、インバータへの入力がロジックハイであるとき、ＮＭＯＳトランジスタがグランドとのスイッチ接続を提供し、一方インバータへの入力がロジックローであるとき、ＰＭＯＳデバイスがＶｄｄ電力供給レールとの接続を提供する。一方、排他的ＯＲゲート５１８はまた、排他的ＯＲ機能を提供するための任意の従来の回路を含み得る。

インバータ５１０はロー基準出力ノードＬＲＯからの信号を受け取り、入力信号ＩＮＰＵＴが、ローレベル、すなわち基準電圧ＲＥＦ_１よりも低いことを示す出力信号ＯＵＴ_１を提供するように構成される。インバータ５１０の出力信号は、インバータ５１４の入力と接続され、インバータ５１４の出力と共に排他的ＯＲゲートの入力と接続される。一方、インバータ５１２は、ハイ基準出力ノードＨＲＯからの信号を受け取り、インバータ５１６の入力と接続され、かつハイレベルの出力信号ＯＵＴ_３を提供するインバータ５１６の出力とともに、排他的ＯＲゲート５１６の入力にも接続される出力信号を提供する。インバータ５２０は、排他的ＯＲゲート５１６の出力に接続され、かつ中レベルの電圧範囲を表す出力信号ＯＵＴ_２を提供するように構成される。

スリーステート検出器５００はまた、集積回路の動作中、スリーステート検出器の「オン」と「オフ」との切り替えを制御するイネーブル回路を備えて適切に構成され得る。例えば、スリーステート検出器５００は、トランジスタＭ_１、Ｍ_２およびＭ_３のソースとグランドとの間で接続されるトランジスタＭ_７を含み得る。トランジスタＭ_７は、そのゲートに接続されるイネーブル信号ＥＮを含み、それは任意のコマンド信号によって適切にイネーブルされ得る。さらに、スリーステート検出器５００は、トランジスタＭ_７のゲートを供給電圧Ｖ_ＣＣ、ＤＣ供給Ｖ_ＤＣまたは、例えば基準電圧ＲＥＦ_１またはＲＥＦ_２に接続することによって恒久的にイネーブルされ得る。

スリーステート検出器５００は、コモンノードを共有する１対の差動入力バッファを有して構成されるが、２つの独立した入力バッファ、つまりコモンノードを有していない入力バッファが、本発明の他の例示的実施例において実現され得ることに留意すべきである。しかし、そのような独立した差動入力バッファは、スイッチの動作中、相当な量の電流を消費することに留意されたい。例えば、独立した入力バッファのそれぞれは６００マイクロアンペア以上の電流を消費し得、結果として合計で１．２ミリアンペアの電流が消費されることとなる。しかし、コモンノードの構成を有することで、例えば入力バッファ５０２および５０４ならびに電流ミラー５０６および５０８の内部にトランジスタＭ_２およびＭ_５を共有することで、およそ６００マイクロアンペアが消費される。さらに、入力信号ＩＮＰＵＴが増加および減少するときに、トランジスタＭ_１、Ｍ_２、およびＭ_３を切り替えている間、コモンノード構成では、小さなサージ電流、例えば僅かに２２０マイクロアンペアの、増加が実現される。しかし、独立入力バッファを有する実施形態では、５倍以上の電流が実現され得る。

さらに、スリーステート検出器５００の動作において、中間レベルの電圧範囲を検出するために速い動作を要求しなくてもよい。例えば、中間レベル範囲は正規の動作よりもむしろテスト目的のために使用されるとき、スリーステート検出器５００によって消費される電流は、トランジスタＭ_１からＭ_６が供給し得る電流を減少させることによって、例えば、それぞれのトランジスタチャネル幅を減らすかまたはトランジスタチャネルの長さを長くするかによって、さらに最小化され得る。さらに、トランジスタＭ_７を有するイネーブル回路を含む１つの例示的実施形態では、トランジスタＭ_７のトランジスタサイズに、より弱くしたサイズを使用することによってだけでなく、トランジスタＭ_７のゲートを供給電圧Ｖ_ＣＣ、ＤＣ供給Ｖ_ＤＣ，または、例えば、基準電圧ＲＥＦ_１またはＲＥＦ_２に接続することによって、電流が停止され得る。他方、スリーステート検出器を、むしろ通常のバッファに近く動作するように構成するために、スリーステート検出器５００の動作制御のためにイネーブル信号をトランジスタＭ_７のゲートに別個に提供することだけではなく、種々のトランジスタのサイズ、強さ、およびＷ／Ｌ比を、適切に増大またはそうでなければ調整され得る。

スリーステート検出器５００の例示的実施形態を説明してきたが、ここで、図７に示されるシミュレーションされたタイミング図を参照して動作の例が提供され得る。この例では、基準電圧ＲＥＦ_１が１．０ボルトの信号を含むが、一方で、基準電圧ＲＥＦ_２が１．５ボルトの信号を含む。初期状態では、入力基準ＩＮＰＵＴがグランドのとき、および従って両基準電圧ＲＥＦ_１およびＲＥＦ_２より低いとき、トランジスタＭ_１およびＭ_３を通して、Ｍ_２よりもより多い電流が流れ、その結果ノードＬＲＯおよびＨＲＯにおいて出力を生じさせる。その結果、出力信号が、出力基準ＯＵＴ_１において、例えば、Ａ，およびインバータ５１６の入力において実現される。従って、出力基準ＯＵＴ_１ではハイ信号であり、ＯＵＴ_３およびインバータ５１６のインバートされた出力信号は、Ｂにおいてロー信号であり、排他的ＯＲゲート５１８の出力は、インバータ５２０に提供されるハイ信号であり、結果として、出力基準ＯＵＴ_２に対してロー信号となる。

出力基準ＯＵＴ_１、ＯＵＴ_２，およびＯＵＴ_３は、入力基準ＩＮＰＵＴが基準電圧ＲＥＦ_１の電圧レベルより上に増加するまで、それらの状態のままである。このことが起こると、トランジスタＭ_２でＭ_１よりもより多くの電流が流れ、この結果、出力がもはやノードＬＲＯに生ぜず、従って、出力基準ＯＵＴ_１において、つまりＡにおいて出力が生じない。一方、ノードＨＲＯは「ハイ」の状態のままであり、出力基準ＯＵＴ_３がロー信号をＢにおいて提供し続け、従って排他的ＯＲゲートの出力においてロー信号を提供し、結果として出力基準ＯＵＴ_２のためのハイ信号となる。従って、スリーステート検出器５００が入力基準ＩＮＰＵＴが基準電圧ＲＥＦ_１およびＲＥＦ_２によって決定される中間レベルの範囲内で動作していることを適切に示す。トランジスタＭ_２内でトランジスタＭ_３よりも多くの電流が流れるように、入力基準ＩＮＰＵＴが基準電圧ＲＥＦ_２の電圧レベルより上に増加し続けるとき、出力がもはやノードＨＲＯには生ぜず、インバータ５１２の出力における出力基準ＯＵＴ_３がＢにおいてハイ信号になるようにさせる。その結果、ハイ信号が排他的ＯＲゲート５１８の出力において実現され、結果として、出力基準ＯＵＴ_２に対してロー信号となる。従って、スリーステート検出器５００が入力基準ＩＮＰＵＴがもはや中間レベルの範囲では動作しておらず、しかしハイ状態の動作にあることを適切に示す。

上記の例示的実施形態は、中間レベル検出について説明しているが、本発明による他の実施形態では、スリーステート検出器５００に種々の変更および改変がなされ得ることに留意すべきである。例えば、スリーステート検出器５００は、追加の基準電圧を受け取るために構成される追加の入力のペアを有して、かつコモンノードを共有するために構成されるバックツーバックのトランジスタのペアを含んで構成され得る。その結果、電圧の追加の範囲が適切に検出され得る。さらに、スリーステート検出器５００は、追加のまたはより少ない縦続インバータステージを含む、追加のまたはより少ないロジックデバイスの構成を有して構成され得るか、または、対応する出力信号ＯＵＴ_１，ＯＵＴ_２およびＯＵＴ_３を提供することが可能なその他の任意のロジック構成を有して構成され得る。さらに、ＤＣ供給電圧およびトランジスタデバイスのサイズ、強さ、およびＷ／Ｌ比は、かなり多くの異なる設計基準に応じて様々な方法で構成され得る。

さらに、上で説明したように、スリーステート検出器５００の内部で使用される任意の基準電圧信号は、入力バッファ回路の内部において様々な方法で生成され得るか、または、外部の他の集積回路およびデバイスから供給され得る。例えば、図６を参照すると、１つの例示的実施形態では、基準ジェネレータ６００が、供給電圧Ｖ_ＣＣから第１の基準電圧ＲＥＦ_１および第２の基準電圧ＲＥＦ_２を生成するように構成される。基準ジェネレータ６００は、抵抗器Ｒ_１を介して供給電圧Ｖ_ＣＣに接続されるソースを有する入力ｐチャネルトランジスタＭ_９を含む抵抗器分割回路と、直列にグランドに接続される１対のｎチャネルトランジスタＭ_１１およびＭ_１３とを適切に含み、この抵抗器Ｒ_１は、所望の電圧を提供するように構成され得る抵抗値を含む。入力ｐチャネルトランジスタＭ_９は、ｐチャネルトランジスタＭ_９が常に「オン」にされるように、そのゲートがグランドに接続される状態で適切に構成される。抵抗器分割回路の動作を介して、基準電圧ＲＥＦ_１がトランジスタＭ_９のドレインにおいて適切に生成され得る。

同様に、基準ジェネレータ６００は、そのソースを介し、抵抗器Ｒ_２を介して供給電圧Ｖ_ＣＣに接続される入力ｐチャネルトランジスタＭ_８と、直列でグランドに接続される１対のｐチャネルトランジスタＭ_１０およびＭ_１２とを含む別の抵抗器分割回路を含み、この抵抗器Ｒ_２は、所望の電圧を提供するように構成し得る抵抗値を含む。入力ｐチャネルトランジスタＭ_８はまた、ｐチャネルトランジスタＭ_８が常に「オン」にされるように、そのゲートがグランドに接続される状態で適切に構成される。追加の抵抗器分割回路の動作を介して、基準電圧ＲＥＦ_２がトランジスタ１０のドレインにおいて適切に生成され得る。

その結果、基準ジェネレータ６００は、少なくとも２つの基準電圧ＲＥＦ_１およびＲＥＦ_２を電圧検出システムに提供し得る。なお、基準電圧の所望の出力に応じて、様々な抵抗値およびトランジスタサイズが改変され得る。さらに、１つ以上の追加の抵抗器分割回路が、例えば、ＲＥＦ_３およびＲＥＦ_４の追加の基準電圧を提供するように、基準ジェネレータ６００内に含まれ得る。さらに、基準ジェネレータ６００は、今や明らかとなった、またはこの後、基準電圧を生成するために考案される任意の方法で構成され得る。

本発明は、上で、様々な例示的実施形態を参照に説明されてきた。しかし、当業者は、本発明の範囲から逸脱することなく、これらの例示的実施例の変更および改変がなされ得ることを理解する。例えば、処理のステップを実行するための構成品のみならず、様々な処理のステップが特定の用途に応じて、またはこのシステムの動作に関連するかなり多くのコスト関数を考慮して、代替の方法で実行し得る。さらに、意図される機能を実行するために構成される任意の形式のトランジスタデバイスが使用され得る。上記の請求項に示すように、これらおよびその他の変更または改変は、本発明の範囲内に含まれることが意図される。

図１は、従来技術による、電圧の検出のために構成される入力バッファを示す概略図である。 図２は、従来技術による、電圧の検出のために構成される入力バッファの動作のタイミング図を示す。 図３は、本発明による、電圧の検出のために構成される入力バッファ回路の例示的実施形態を示す。 図４は、本発明の例示的実施形態による、電圧の検出のために構成される入力バッファのタイミング図を示す。 図５は、本発明の例示的実施形態による、複数の状態を検出するために構成される例示的入力バッファを示す。 図６は、本発明による、基準電圧ジェネレータの例示的実施形態を示す。 図７は、本発明の例示的実施形態による、複数の状態の検出のために構成される例示的入力バッファのシミュレーション結果のタイミング図を示す。

Claims (1)

1. 集積回路内の複数の電圧レベルを検出するように構成されている入力バッファであって、該入力バッファは、
   第１の差動入力ペアと第２の差動入力ペアとを含む少なくとも２つの差動入力ペア
   を備え、
   該第１の差動入力ペアおよび該第２の差動入力ペアのそれぞれは、少なくとも１つの隣接する差動入力ペアにおいて差動入力を共有するように構成されており、該第１の差動入力ペアは、入力電圧および第１の基準電圧に対応する信号を受信するようにさらに構成されており、該第２の差動入力ペアは、該入力電圧および第２の基準電圧に対応する信号を受信するようにさらに構成されており、該入力電圧の信号、該第１の基準電圧の信号、該第２の基準電圧の信号のそれぞれは、互いに独立しており、
   該入力バッファは、該入力電圧と該第１の基準電圧および該第２の基準電圧とを比較し、該入力電圧が該第１の基準電圧よりも低いとき、第１の出力信号を提供し、該入力電圧が該第１の基準電圧と該第２の基準電圧との間の電圧レベルを有するとき、第２の出力信号を提供し、該入力電圧が該第２の基準電圧より高いとき、第３の出力信号を提供し、
   該少なくとも２つの差動入力ペアは、
   該第１の基準電圧に結合されているゲートを有する第１のトランジスタと、
   該入力電圧に結合されているゲートと該第１のトランジスタのソースに結合されているソースとを有する第２のトランジスタと、
   該第２の基準電圧に結合されているゲートと、該２つの差動入力バッファがコモンノードを共有するように、該第２のトランジスタの該ソースに結合されているソースとを有する第３のトランジスタと
   を含み、
   該入力バッファは、該入力電圧と該２つの基準電圧との比較に対応する出力信号を提供するように、該２つの差動入力ペアに結合されている２つの電流ミラー回路をさらに含み、
   該２つの電流ミラー回路は、
   該第２のトランジスタのドレインに結合されているゲートと、該第１のトランジスタのドレインに結合されているドレインとを有する第４のトランジスタと、
   該第４のトランジスタの該ゲートと該第２のトランジスタの該ドレインとに結合されているゲートを有する第５のトランジスタと、
   該第２のトランジスタの該ドレインに結合されているゲートと、該第３のトランジスタのドレインに結合されているドレインとを有する第６のトランジスタと
   を含み、
   該入力バッファは、１対のインバータをさらに含み、該１対のインバータは、該第１のトランジスタの該ドレインと該第４のトランジスタの該ドレインとに結合されている第１のインバータと、該第３のトランジスタの該ドレインと該第６のトランジスタの該ドレインとに結合されている第２のインバータとを有し、該１対のインバータは、ローの出力信号およびハイの出力信号に対応する出力信号を提供するように構成されており、
   該入力バッファは、複数のロジックデバイスをさらに含み、
   該複数のロジックデバイスは、
   該第１のインバータの出力に結合されている入力を有する第３のインバータであって、該入力は、該ローの出力信号に対応する、第３のインバータと、
   該第２のインバータの出力に結合されている入力を有する第４のインバータであって、該ハイの出力信号に対応する出力を有する、第４のインバータと、
   該第３のインバータの出力と該第４のインバータの出力とに結合されている入力を有する排他的ＯＲゲートと、
   該排他的ＯＲゲートの出力に結合されている入力と、中間レベルの出力信号に対応する出力とを有する第５のインバータと
   を含む、入力バッファ。

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