CN116088668A - 一种超低功耗的时序错误预测芯片 - Google Patents

Abstract

本发明公开了一种超低功耗的时序错误预测芯片，属于芯片设计技术领域，包括：时序错误探测电路、时序错误预测电路、预错窗口调节电路、预错窗口生成电路、电源电压调节辅助计数电路、电源电压调节电路和根节点时钟使能单元；该芯片解决了传统时序错误检测与纠正技术中宽检错窗口与额外面积开销、更低工作电压与更高纠错时钟周期开销之间的关键矛盾；同时解决了传统时序错误预测方法中低压时钟网络延时的高不确定性导致的预测策略失效和芯片面积严重增加的问题。因此，该芯片对于超低工作电压、低面积开销、低纠错时钟周期开销和高错误检测能力的超低功耗芯片设计有着重要意义。

Description

一种超低功耗的时序错误预测芯片

技术领域

本发明属于芯片设计技术领域，更具体地，涉及一种超低功耗的时序错误预测芯片。

背景技术

物联网、医疗电子、可穿戴设备等应用领域对极低功耗的强烈需求，超低电压技术越来越多的被用来降低芯片的功耗。芯片在超低电压下工作时，时序路径受工艺、环境、电压偏差的影响将会变得尤为显著，这给超低电压的芯片设计带来了严峻挑战。

为保证超低电压芯片的稳定工作，集成电路的时序错误检测与纠正技术受到了人们的关注。传统的时序错误检错与纠正技术在时序元件端点插入错误检测单元，在固定窗口内对时序元件数据端的数据变化进行时序错误检测，并通过流水线级指令重放完成时序错误纠正。这种方法存在着宽检错窗口与额外面积开销、更低工作电压与更高纠错时钟周期开销之间的关键矛盾。

在需要时序错误检错与纠正的超低功耗芯片设计中，本方案及实现方法能明显降低面积开销、纠错时钟周期开销并进一步压缩芯片能耗。

发明内容

针对现有技术的以上缺陷或改进需求，本发明提供了一种超低功耗的时序错误预测芯片，通过电路级和系统架构级的创新，解决了传统时序错误探测方法中宽检错窗口与额外面积开销、更低工作电压与更高纠错时钟周期开销之间的关键矛盾，同时解决了传统时序错误预测方法中不确定的时钟网络高延时导致的预测策略失效问题。

为实现上述目的，按照本发明的一个方面，提供了一种超低功耗的时序错误预测芯片，包括：时序错误探测电路100、时序错误预测电路101、预错窗口调节电路102、预错窗口生成电路103、电源电压调节辅助计数电路104、电源电压调节电路105和根节点时钟使能单元106

时序错误探测电路100，用于根据多个关键路径时序元件端点的数据变化生成最终探测时序错误信号；

时序错误预测电路101，用于在预错窗口生成电路103生成的预错窗口信号内根据关键路径组合元件的输出数据变化生成预测时序错误信号。该信号输出至根节点时钟使能单元106参与全局时钟使能控制；

预错窗口调节电路（102），根据所述最终探测时序错误信号和电源电压调节电路（105）中存储字典读出的更新信号生成窗口等级信号和第一控制数据信号；

预错窗口生成电路（103），用于接收所述根时钟信号并在所述窗口等级信号控制下生成延时后的未使能时钟信号和所述预错窗口信号；

电源电压调节辅助计数电路（104），用于根据所述预测时序错误信号、所述未使能时钟信号和电源电压调节电路（105）传输的第二控制数据信号生成计数定时结果；

电源电压调节电路（105），用于根据所述第一控制数据信号和所述计数定时结果生成所述第二控制数据信号。

在其中一个实施例中，时序错误探测电路100包括：

时序错误生成电路，连接多个关键路径时序元件端点的数据输入端，根据所述端点数据生成所述探测时序错误信号。

探测时序错误信号传递电路，对所有时序错误生成电路生成的所述探测时序错误信号进行或操作，生成所述最终探测时序错误信号。

在其中一个实施例中，时序错误生成电路包括：

时序错误生成电路1，其输入端连接时序错误探测电路100的第一至第五信号输入端，输出端连接所述探测时序错误信号传递电路的输入端；

时序错误生成电路2，其输入端接时序错误探测电路100的第六至第十信号输入端，输出端连接所述探测时序错误信号传递电路的输入端；

其中，时序错误生成电路1和时序错误生成电路2的输出信号，作为所述探测时序错误信号传递电路输入信号，经过或操作后输出所述最终探测时序错误信号。

在其中一个实施例中，所述时序错误生成电路1和所述时序错误生成电路2均包括：

窗口生成子单元，用于在输入时钟上升沿到来后，生成高电平的探测窗口脉冲信号，脉冲宽度取决于多级缓冲器延时电路的延时大小；

数据转换检测单元，用于在检测到输入信号发生由高到低或由低到高的翻转后，生成一个稳定的脉冲信号TD，脉冲宽度取决于多级缓冲器延时电路的延时大小；

时序错误探测单元，用于在所述窗口生成子单元传输的窗口信号高电平期间，对来自所述数据转换检测单元的第二、第三、第四、第五输入信号进行检测，若任一信号为高电平，输出的时序错误探测信号便维持高电平至下一个窗口信号的上升沿到来，输出的时序错误探测信号状态被刷新。

在其中一个实施例中，时序错误预测电路101在所述预错窗口信号的窗口内，检测输入信号的数据变化，所述时序错误预测信号维持高电平有效至下一个窗口的上升沿，信号状态被刷新。

在其中一个实施例中，时序错误预测电路101包括：

预测时序错误信号生成电路，连接各关键时序路径中的关键组合逻辑元件的数据输出端，在发生数据转换后生成高电平脉冲信号；

预测时序错误信号传递电路，用于在高电平的所述预错窗口信号内对所有信号转换检测单元生成的脉冲信号进行动态或操作生成所述预测时序错误信号，输出至根时钟节点处的时钟使能单元106参与全局时钟使能控制。

在其中一个实施例中，预测时序错误信号生成电路包括：

数据转换检测电路1的输入端连接关键路径一上组合逻辑单元A、B、C、D和E的输出端口，输出端连接预测时序错误信号传递电路的输入端；

数据转换检测电路2的输入端连接关键路径二上组合逻辑单元F、H、I、J和K输出端口，输出端连接预测时序错误信号传递电路的输入端；

预测时序错误信号传递电路的输入端连接电路第一信号输入端以及数据转换检测电路1、2的输出端口，输出端输出预测时序错误信号到电源电压调节辅助计数电路104和根节点时钟使能单元106。

在其中一个实施例中，电源电压调节辅助计数电路104包括：

可配置周期定时器，定时周期可由软件配置，计时器记满后生成定时结果；

预错计数器，对所述预测时序错误信号进行计数生成计数结果；所述计数结果和所述定时结果传输至电源电压调节电路105参与电源电压调节。

总体而言，通过本发明所构思的以上技术方案与现有技术相比，能够取得下列有益效果：

本发明通过电路级和系统架构级的创新，解决了传统时序错误探测方法中宽检错窗口与额外面积开销、更低工作电压与更高纠错时钟周期开销之间的关键矛盾，同时解决了传统时序错误预测方法中不确定的高时钟网络延时导致的预测策略失效的问题。结合常规芯片设计EDA工具，可以完成低工作电压、低面积开销、低纠错时钟周期开销和高错误检测能力的超低功耗芯片设计。

附图说明

图1为本发明一实施例中的模块结构及数据流向图。

图2为本发明一实施例中的基于时序元件端点的时序错误探测电路结构示意图。

图3为本发明一实施例中的窗口生成电路示意图。

图4为本发明一实施例中的窗口生成电路时序图。

图5为本发明一实施例中的数据转换检测单元电路示意图。

图6为本发明一实施例中的数据转换检测单元时序图。

图7为本发明一实施例中的时序错误探测单元电路原理图。

图8为本发明一实施例中的时序错误探测单元时序图。

图9为本发明一实施例中的基于组合逻辑元件的时序错误预测电路示意图。

图10为本发明一实施例中的动态或门单元的电路原理图。

图11为本发明一实施例中的基于组合逻辑元件的时序错误预测电路时序图。

图12为本发明一实施例中的基于时序错误探测结果的预错窗口调节电路结构示意图。

图13为本发明一实施例中的基于时序错误探测结果的预错窗口调节模块基本工作流程。

图14为本发明一实施例中的预错窗口生成电路结构示意图。

图15为本发明一实施例中的预错窗口生成电路时序图。

图16为本发明一实施例中的电源电压调节辅助计数电路104结构示意图。

图17为本发明一实施例中的可配置周期定时器具体工作流程。

图18为本发明一实施例中的预错计数器的具体工作流程。

图19为本发明一实施例中的电源电压调节电路的结构示意图。

图20为本发明一实施例中的存储字典模块的具体工作流程。

图21为本发明一实施例中的电源电压调节电路105具体工作流程。

图22为本发明一实施例中的反馈信号生成模块具体工作流程。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。

图1为本发明具体实施的模块结构及数据流向图。基于时序元件端点的时序错误探测电路100的输入端连接来自关键路径时序端点的数据端和时钟端，并输出最终探测时序错误信号到预错窗口调节电路102。基于组合逻辑元件的时序错误预测电路101的输入连接各关键路径组合元件的数据输出端和预错窗口生成电路103的预错窗口信号，并输出预测时序错误信号到根节点时钟使能单元106和电源电压调节辅助计数电路104。预错窗口调节电路102接收来自时序错误探测电路100的最终探测时序错误信号、来自电压可调稳压器的调压完成信号、来自电源电压调节电路105的控制信号（电源电压调节电路（105）中存储字典读出的更新信号）以及来自外设总线的控制及数据信号，并输出窗口等级信号到预错窗口生成电路103、输出控制及数据信号（第一控制数据信号）到电源电压调节电路105和外设总线。预错窗口生成电路103接收来自振荡器的根时钟信号和来自预错窗口调节电路102的窗口等级信号，输出预错窗口信号到时序错误预测电路101，同时输出根节点未使能时钟信号到根节点时钟使能单元106和辅助计数电路104。电源电压调节辅助计数电路104接收来自时序错误探测电路100的最终探测时序错误信号、来自预错窗口生成电路103的未使能时钟信号以及来自电源电压调节电路105和外设总线的控制和数据信号（第二控制数据信号），并输出计数和定时结果到电源电压调节电路105、输出控制及数据信号到外设总线。基于时序错误探测结果的电源电压调节电路105接收来自辅助计数电路104的计数和定时结果、来自电压可调稳压器模块的调压完成信号、来自预错窗口调节电路102和APB的控制和数据信号（第一控制数据信号），并输出电压等级信号到电压可调稳压器进行调压、输出控制和数据信号（第二控制数据信号）到辅助计数电路104、预错窗口调节电路102和外设总线。

如图2所示，为本发明具体实施的基于时序元件端点的时序错误探测电路100结构示意图，由时序错误生成电路1、时序错误生成电路2和探测时序错误信号传递电路构成。时序错误生成电路1的输入端连接电路第一至第五信号输入端，输出端连接探测时序错误信号传递电路的输入端。时序错误生成电路2的输入端连接电路第六至第十信号输入端，输出端连接探测时序错误信号传递电路的输入端；电路第一信号输出端输出最终探测时序错误信号，连接至预错窗口调节电路102的第四信号输入端。

在本实施例中，基于8条关键路径，以时序元件叶时钟节点在时钟网络中相近程度为依据，将时序元件分为两组，每组包含四个时序元件，对应于一个时序错误生成电路。时序错误生成电路1、2的输出的时序错误探测信号1和时序错误探测信号2，作为时序错误信号传递电路输入信号，经过或操作输出最终的最终探测时序错误信号。

时序错误生成电路1、2均由窗口生成子单元、数据转换检测单元和时序错误探测单元组成。时序错误生成电路在窗口生成子单元的高电平窗口信号内，检测输入信号的数据变化，并维持时序错误探测信号高电平有效至下一个窗口上升沿，继续下一次时序错误检测操作。图3所示为本发明具体实施的窗口生成子单元示意图，输入时钟信号与经过多级缓冲器延时电路和反相器后的信号进行与非操作，与非结果即作为探测窗口信号输出。如图4所示，为本发明具体实施的窗口生成子单元时序图，在输入时钟上升沿到来后，该单元生成窗口脉冲信号，脉冲宽度取决于多级缓冲器延时电路的延时大小。如图5所示，为本发明具体实施的数据转换检测单元电路示意图，输入数据信号与经过多级缓冲器延时电路后的延时信号进行异或，异或结果作为数据转换检测信号输出。如图6所示，为本发明具体实施的数据转换检测单元时序图，在检测到输入信号发生由高到低或由低到高的翻转后，生成一个稳定的脉冲信号，脉冲宽度取决于多级缓冲器延时电路的延时大小。每个时序错误生成电路中数据转换检测单元的数量与对应时序元件分组中时序元件数量对应，可以根据实际芯片设计需求进行灵活配置。如图7所示，为本发明具体实施的时序错误探测单元原理图，其第一信号输入端连接窗口生成电路的第一信号输出端口；电路第二、第三、第四、第五信号输入端为检测数据输入端口，分别连接不同数据转换检测单元的输出端口；其第一信号输出端口时序错误探测信号输出时序错误探测信号到探测时序错误信号传递电路。同样，该单元检测数据输入端口与每个时序错误生成电路中数据转换检测单元的数量相对应，可以通过更改并联NMOS管数量进行配置。如图8所示，为本发明具体实施的时序错误探测单元时序图，当窗口信号为高电平期间，第二、第三、第四、第五输入信号中任一信号存在高电平状态，输出的时序错误探测信号便维持高电平至下一个探测窗口信号的上升沿到来，再刷新输出信号状态。

时序错误传递电路由多级或门阵列组成，对各时序错误生成电路输出的时序错误探测信号进行或操作，生成最终时序错误探测信号TERRORF传递给预错窗口调节电路102。

在实际芯片设计过程中，可以根据实际关键路径数量和设计指标来调整时序元件分组情况，需保证时序元件组数等于时序错误生成电路个数等于时序错误传递电路输入端口数；组内时序元件个数等于对应时序错误生成电路的数据转换检测单元个数等于对应时序错误生成电路的时序错误探测单元的检测数据输入端口数。

如图9所示，为本发明具体实施的基于组合逻辑元件的时序错误预测电路101示意图，由数据转换检测电路1、数据转换检测电路2和预测时序错误信号传递电路构成。数据转换检测电路1由五个时序错误探测单元组成，其输入端连接关键路径一上组合逻辑单元A、B、C、D和E的输出端口，输出端连接预测时序错误信号传递电路的输入端TD1-TD5；数据转换检测电路2同样由五个时序错误探测单元组成，其输入端连接关键路径二上组合逻辑单元F、H、I、J和K输出端口，输出端连接预测时序错误信号传递电路的输入端TD6-TD10；预测时序错误信号传递电路的输入端连接电路第一信号输入端以及数据转换检测电路1、2的输出端口，输出端输出预测时序错误信号到电源电压调节辅助计数电路104和根节点时钟使能单元106。

在本实施例中，关注两条关键路径上的十个组合逻辑单元作为时序错误预测的节点，每个组合逻辑单元的输出对应一个数据转换检测单元，输出一个数据转换检测脉冲信号到错误传递电路。错误传递电路由多级动态或门单元串联组成，当任一组合逻辑单元的输出数据转换发生在高电平预错窗口内，错误传递电路便会输出高电平的预测时序错误信号到电源电压调节辅助计数电路104和根节点时钟使能单元106，时钟使能单元会将系统时钟停掉一个周期以避免可能的时序错误发生。

本发明具体实施的动态或门单元的电路原理图如图10所示，当预错窗口信号为低电平时，第一输出信号时序错误探测信号恒为低电平；当预错窗口信号为高电平时，若第二、第三、第四、第五和第六输入信号TD1 TD2 TD3 TD4 TD5中任一信号为高电平，拉高第一输出信号时序错误探测信号，高电平持续到预错窗口信号变为低电平。如图11所示，为本发明具体实施的基于组合逻辑元件的时序错误预测电路时序图，时序图展示了从组合逻辑元件输出信号变化到根节点时钟使能单元进行时钟使能的整个过程中，各信号的逻辑电平变化。

在实际芯片设计过程中，可以根据实际需要覆盖的组合逻辑单元数量和设计指标来调整数据转换检测单元的数量，需保证需关注组合逻辑单元数量等于数据转换检测单元数量等于第一级动态或门的总输入端口数；第二级动态或门的总输入端口数等于第一级动态或门的总输出端口数；第三级动态或门的总输入端口数等于第二级动态或门的总输出端口数；同时也可以通过改变并联NMOS管的数量对动态或门的检测能力进行灵活配置。

如图12所示，为本发明具体实施的基于时序错误探测结果的预错窗口调节电路102结构示意图，模块第一信号输入端、第二信号输入端连接电源电压调节电路105输出端；模块第三信号输入端连接电压可调稳压器输出端；模块第四输入端连接时序错误预测电路101输出端；模块第一信号输出端、第二信号输出端、第三信号输出端连接电源电压调节电路105的输入端；第一信号、第二信号和第三信号记为第一控制数据信号；模块第四信号输出端连接预错窗口生成电路103输入端。

如图13所示，为本发明具体实施的基于时序错误探测结果的预错窗口调节模块102基本工作流程，模块接收时序错误探测电路100生成的最终探测时序错误信号，根据模块内各寄存器锁存状态调节预错窗口等级，进而调节时序错误预测系统的时序错误预测能力，尽可能减少由于时序错误发生带来的流水线级指令重放周期开销。模块内关键寄存器可通过外设总线进行读写，依据各寄存器锁存值的不同，有如下几种可能的信号输出：

第一种：最终探测时序错误信号低电平，无时序错误计数器未达到预设值：在此情况下，模块输出窗口等级溢出信号为低电平、预错窗口等级信号保持原值恒定。模块内仅无时序错误计数器自增，其他寄存器均保持原值。

第二种：最终探测时序错误信号高电平，预错窗口等级未达到最大：在此情况下，模块输出窗口等级溢出信号为低电平，预错窗口等级信号加1后输出，无时序错误计数器清零。

第三种：最终探测时序错误信号高电平，预错窗口等级达到最大：在此情况下，模块输出窗口等级溢出信号为高电平，将当前电压等级和窗口等级更新进电源电压调节电路105的电压-窗口对存储字典中。

第四种：最终探测时序错误信号低电平，时序错误计数器达到预设阈值：在此情况下，模块输出窗口等级溢出信号为低电平、预错窗口等级信号自减输出。

分析以上四种可能的信号输出情况，可知本发明的时序错误预测方法有如下特性：

第一、该时序错误预测方法的时序错误预测能力取决于预错窗口的大小，预错窗口大小的调节依据于时序错误探测电路100的探测时序错误信号。当探测时序错误信号为高时，说明此时关键路径上的时序元件会出现时序错误，在指令重放的同时优先调大预错窗口调节模块的预错窗口等级，尽可能的通过时序错误预测方法，以一个时钟周期为代价，阻止时可能的时序错误生成。

第二、预错窗口调节模块支持可选的窗口等级自降模式：

模式一：窗口等级自降锁定，无时序错误计数器恒定为0，无法生成预错窗口等级自降信号。

模式二：窗口等级可配自降，通过配置无时序错误计数器的预设阈值，可以调节窗口等级自降速度。

模式三：窗口等级自降半锁定，调节模块默认为模式二，在窗口等级自降后若出现了窗口等级自增操作，则调整为模式一。

以上窗口等级自降模式均可通过外设总线进行灵活配置。

第三、预错窗口等级可记忆性：在每次电压调节前，将当前电压-当前窗口等级对存入电源电压模块的存储字典中；在电压调节完毕后，电源电压调节电路105拉高窗口等级更新信号，将电压-窗口对存储字典中调节后电源电压对应的窗口等级更新到窗口等级寄存器中。此记忆特性能避免电源电压调节后窗口等级的重新调节，减少本发明时序错误预测方法对芯片工作速度的影响，提升时序错误预测准确度。

如图14所示，为本发明具体实施的预错窗口生成电路结构示意图，其中第一信号输入端连接根节点时钟信号；第二、第三、第四信号输入端S0、S1、S2连接预错窗口调节模块102输出的3bit预错窗口等级信号；第一信号输出端输出延时后的时钟信号到时钟使能单元106和辅助计数电路104；第二信号输出端输出预错窗口信号到时序错误预测电路101。如图15所示，为本发明具体实施的预错窗口生成电路时序图，根据输入预错窗口等级信号的不同，在输出的延时时钟信号前生成不同宽度的预错窗口信号并输出。当第二、第三、第四输入信号组成的向量｛S0,S1,S2｝等于｛0,0,0｝时，输出预错窗口信号为恒定的低电平，标志系统的时序错误预测功能关闭；随着｛S0,S1,S2｝由｛0,0,0｝、｛0,0,1｝、｛0,1,0｝、｛0,1,1｝、｛1,0,0｝、｛1,0,1｝、｛1,1,0｝向｛1,1,1｝逐渐增大，并循环，输出的预错窗口也逐渐变宽，标志系统的时序错误预测能力逐步增强。

如图16所示，为本发明具体实施的电源电压调节辅助计数电路104结构示意图，包括可配置周期定时器和预错计数器。可配置周期定时器为一时间可配置的循环定时器，通过外设总线配置定时寄存器初值可实现对定时周期的配置，当定时寄存器记满后生成定时完成信号输出，并重新定时。

定时器信号输入端连接电源电压调节电路105的第一信号输出端，定时器信号输出端连接计数器第一信号输入端。如图17所示，为本发明具体实施的可配置周期定时器具体工作流程，定时寄存器以时钟周期为单位自增计数，在此过程中：当电压调节信号为高时，代表即将进行电源电压调节，定时寄存器恢复配置初值，重新定时；当定时寄存器即将溢出时，恢复配置初值重新定时，并通过信号输出端输出定时完成信号。

预错计数器第一信号输入端连接定时器信号输出端，计数器第二信号输入端连接时序错误预测电路第一信号输出端，计数器第三信号输入端连接电源电压调节电路第一信号输出端，计数器第四信号输入端连接电源电压调节电路第二信号输出端，计数器第五信号输入端连接电源电压调节电路第三信号输出端，计数器第一信号输出端连接电源电压调节电路第一输入信号端，计数器第二信号输出端连接电源电压调节电路第二信号输入端，计数器第三信号输出端连接电源电压调节电路第三信号输入端。

如图18所示，为本发明具体实施的预错计数器具体工作流程，计数寄存器从配置初值开始对预测时序错误信号进行计数，在计数过程中：当电压调节信号为高电平时，计数寄存器恢复配置初值，重新计数；当定时完成信号为高电平时，计数器输出预错计数值和高电平的计数值有效信号，直到接收到高电平的计数值反馈信号，再拉低计数值有效信号并恢复计数寄存器为初值；当计数寄存器即将溢出时，输出高电平有效的预错计数溢出信号，标志在一个定时周期内，预测错误率已经达到设定最大值，直到接收到高电平的溢出反馈信号，再拉低预错计数溢出信号并恢复计数寄存器为配置初值；若以上情况均不成立，当预测时序错误信号为高电平时，计数寄存器自增，重复上述流程；

通过上述分析可知，电源电压调节辅助计数模块有如下工作特性：

第一、定时器以时钟周期为单位计数，每隔固定定时周期生成定时完成信号，并重新定时；在定时过程中，若由电源电压调节电路输入的电压调节信号为高电平，则重新定时。在本发明提出的时序错误预测方法中，高电平的定时完成信号标志着在本次定时的时间范围内，没有出现预错窗口等级溢出或预测错误计数溢出而导致的升压操作。

第二、计数器在一个定时周期内对输入的预测时序错误进行计数。在计数过程中，若电源电压调节电路输出的电压调节信号为高电平，则重新计数；若定时器输出的定时完成信号为高电平，则输出计数寄存器值并置高计数值有效信号，直到电源电压调节电路的计数值反馈信号为高，再重新计数；若计数寄存器值即将溢出，则输出高电平的计数溢出信号，直到电源电压调节电路的溢出反馈信号为高，再重新计数。在本发明提出的时序错误预测方法中，高电平的计数溢出信号标志着在本次定时周期内，预测时序错误导致的时钟使能周期数达到了设定高阈值，严重影响芯片的工作效率，需要升压操作来减少预测时序错误的生成；高电平的计数值有效信号标志着在上一个完整的定时周期内，预测时序错误数未达到设定高阈值，需输出此时的计数寄存器值到电源电压调节电路105，进一步判断预测时序错误数是否低于设定低阈值，是否达成降压条件。

图19为本发明具体实施的电源电压调节电路105结构示意图，电源电压调节电路105的时钟信号是经过时钟使能的，辅助计数电路104的时钟信号是未经过时钟使能的，在辅助计数电路104向电源电压调节电路105数据传输过程中，可能会出现数据丢失的情况。本发明在两个电路数据交互过程中，加入了反馈机制，数据发送方在接收到数据接收方的反馈信号后，才会刷新掉已发送数据，解决了传统时序预测方法中可能会出现的数据丢失问题。电源电压调节电路105包括电压等级-预错窗口等级对存储字典、电源电压调节模块和反馈信号生成模块。字典模块的输入端分别连接第四信号输入端和第六信号输入端，输出端连接第五信号输出端；电源电压调节模块的输入端分别连接电路第五信号输入端、第一信号输入端、第二信号输入端和第三信号输入端，输出端连接第一信号输出端和第四信号输出端；反馈信号生成模块的输入端分别连接第一信号输入端和第三信号输入端，输出端分别连接电路第二信号输出端和第三信号输出端。其中，第二控制数据信号指的是：第一、第二和第三输出端输出的信号。

本发明具体实施的存储字典模块具体工作流程如图20所示，当电压调节信号为高时，调节前电源电压与当前预错窗口等级组成存储对，存储到字典中；随后从字典中读出调节后电源电压对应的预错窗口等级输出给预错窗口模块。字典中始终存储着，某一电源电压下最终调节的预错窗口等级，因此在电源电压重复调节的场景下，可以避免大量重复的预错窗口等级调节带来的芯片性能损失。

本发明具体实施的电源电压调节模块具体工作流程如图21所示， 该模块根据输入信号和模块内可配置寄存器状态对电源电压等级寄存器赋值，所有可配置寄存器均可以通过外设总线进行读写。当芯片特定寄存器处于以下两种状态时，会导致电源电压升高，其优先级顺序为：（1）预错窗口等级溢出信号为高电平，标志着预错窗口已调节至最大宽度，仍然有时序错误被探测到，需要通过升高电压来解决可能出现的时序错误。（2）预错计数溢出信号为高电平，标志着在一次定时时间窗口内，被使能掉的时钟周期数已经超出可接受的范围，会严重影响芯片的运行速度，需要通过升高电压来解决过多的预测时序错误。当芯片特定寄存器处于以下状态时，会导致电源电压降低：降压计数器达到设定降压阈值，在每个定时时间窗口内，若预测到的时序错误数小于设定的错误率低阈值，则降压计数器自增，否则会清零降压计数器。

本发明具体实施的反馈信号生成模块具体工作流程如图22所示，该模块在识别到高电平的信号后，置高一周期的计数溢出反馈信号；在识别到高电平的信号后，置高一周期的错误率反馈信号。这种反馈机制可以保证未时钟使能时钟域向时钟使能时钟域数据传递的正确性。

本实施例提供了一种用于超低功耗芯片设计的时序错误预测方法及其实现方式，基于时序错误探测结果和时序错误预测计数结果，预错窗口模块和电源电压调节模块协同工作，保证芯片稳定工作在满足性能指标的最低电压下，达到工作速度与功耗的最佳平衡状态。

综上，本发明通过电路级和系统架构级的创新，解决了传统时序错误探测方法中宽检错窗口与额外面积开销、更低工作电压与更高纠错时钟周期开销之间的关键矛盾，同时解决了传统时序错误预测方法中低压时钟网络延时的高不确定性导致的预测策略失效和芯片面积严重增加的问题。应用本发明提出的时序错误预测方法，结合常规电子设计自动化工具，可以完成低工作电压、低面积开销、低纠错时钟周期开销和高错误检测能力的超低功耗芯片设计。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种超低功耗的时序错误预测芯片，其特征在于，包括：时序错误探测电路（100）、时序错误预测电路（101）、预错窗口调节电路（102）、预错窗口生成电路（103）、电源电压调节辅助计数电路（104）、电源电压调节电路（105）和根节点时钟使能单元（106）；

时序错误探测电路（100），用于根据多个关键路径时序元件端点的数据变化生成最终探测时序错误信号；

时序错误预测电路（101），用于在预错窗口生成电路（103）生成的预错窗口信号内根据关键路径组合元件的输出数据变化生成预测时序错误信号，用以输出至根节点时钟使能单元（106）参与全局时钟使能控制；

预错窗口调节电路（102），根据所述最终探测时序错误信号和电源电压调节电路（105）中存储字典读出的更新信号生成窗口等级信号和第一控制数据信号；

预错窗口生成电路（103），用于接收所述根时钟信号并在所述窗口等级信号控制下生成延时后的未使能时钟信号和所述预错窗口信号；

电源电压调节辅助计数电路（104），用于根据所述预测时序错误信号、所述未使能时钟信号和电源电压调节电路（105）传输的第二控制数据信号生成计数定时结果；

电源电压调节电路（105），用于根据所述第一控制数据信号和所述计数定时结果生成所述第二控制数据信号。

2.如权利要求1所述的超低功耗的时序错误预测芯片，其特征在于，基于时序元件端点的时序错误探测电路（100）包括：

时序错误生成电路，连接多个关键路径时序元件端点的数据输入端，根据所述端点数据变化生成所述探测时序错误信号；

探测时序错误信号传递电路，对所有时序错误生成电路生成的所述探测时序错误信号进行或操作，生成所述最终探测时序错误信号。

3.如权利要求2所述的超低功耗的时序错误预测芯片，其特征在于，时序错误生成电路包括：

时序错误生成电路1，其输入端连接时序错误探测电路（100）的第一至第五信号输入端，输出端连接所述探测时序错误信号传递电路的输入端；

时序错误生成电路2，其输入端连接时序错误探测电路（100）的第六至第十信号输入端，输出端连接所述探测时序错误信号传递电路的输入端；

其中，时序错误生成电路1和时序错误生成电路2的输出信号，作为所述探测时序错误信号传递电路输入信号，经过或操作后输出所述最终探测时序错误信号。

4.如权利要求1所述的超低功耗的时序错误预测芯片，其特征在于，所述时序错误生成电路1和所述时序错误生成电路2均包括：

窗口生成子单元，用于在输入时钟上升沿到来后，生成高电平的探测窗口脉冲信号，脉冲宽度取决于多级缓冲器延时电路的延时大小；

数据转换检测单元，用于在检测到输入信号发生由高到低或由低到高的翻转后，生成一个稳定的脉冲信号TD，脉冲宽度取决于多级缓冲器延时电路的延时大小；

时序错误探测单元，用于在所述窗口生成子单元传输的探测窗口信号高电平期间，对来自所述数据转换检测单元的第二、第三、第四、第五输入信号进行检测，若任一信号为高电平，输出的时序错误探测信号便维持高电平至下一个探测窗口信号的上升沿到来，输出的时序错误探测信号状态被刷新。

5.如权利要求1所述的超低功耗的时序错误预测芯片，其特征在于，时序错误预测电路（101）用于在所述预错窗口信号的窗口内，检测输入信号的数据变化，所述时序错误预测信号维持高电平有效至下一个窗口的上升沿，信号状态被刷新。

6.如权利要求5所述的超低功耗的时序错误预测芯片，其特征在于，时序错误预测电路（101）包括：

预测时序错误信号生成电路，连接各关键时序路径中的关键组合逻辑元件的数据输出端，在发生数据转换后生成高电平脉冲信号；

预测时序错误信号传递电路，用于在高电平的所述预错窗口信号内对所有信号转换检测单元生成的预错脉冲信号进行动态或操作生成所述预测时序错误信号，输出至根时钟节点处的时钟使能单元（106）参与全局时钟使能控制。

7.如权利要求6所述的超低功耗的时序错误预测芯片，其特征在于，预测时序错误信号生成电路包括：

数据转换检测电路1的输入端连接关键路径一上组合逻辑单元A、B、C、D和E的输出端口，输出端连接预测时序错误信号传递电路的输入端；

数据转换检测电路2的输入端连接关键路径二上组合逻辑单元F、H、I、J和K输出端口，输出端连接预测时序错误信号传递电路的输入端；

预测时序错误信号传递电路的输入端连接电路第一信号输入端以及数据转换检测电路1、2的输出端口，输出端输出预测时序错误信号到电源电压调节辅助计数电路（104）和根节点时钟使能单元（106）。

8.如权利要求1所述的超低功耗的时序错误预测芯片，其特征在于，电源电压调节辅助计数电路（104）包括：

可配置周期定时器，定时周期可由软件配置，计时器记满后生成定时结果；

预错计数器，对所述预测时序错误信号进行计数生成计数结果；所述计数结果和所述定时结果传输至电源电压调节电路（105）参与电源电压调节。

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