CN115443502A - 用于数据和错误校正信息的单独裸片间连接器以及相关系统、方法和设备 - Google Patents

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Abstract

公开了用于数据和错误校正信息的单独裸片间连接器以及相关系统、方法和装置。一种设备包含主裸片、包含数据存储元件的目标裸片、裸片间数据连接器，和裸片间错误校正连接器。所述裸片间数据连接器将所述主裸片电耦合到所述目标裸片。所述裸片间数据连接器被配置成在所述主裸片与所述目标裸片之间传导数据。所述裸片间错误校正连接器将所述主裸片电耦合到所述目标裸片。所述裸片间错误校正连接器与所述裸片间数据连接器分离。所述裸片间错误校正连接器被配置成在所述主裸片与所述目标裸片之间传导对应于所述数据的错误校正信息。

Description

用于数据和错误校正信息的单独裸片间连接器以及相关系 统、方法和设备
优先权要求
本申请要求2020年3月16日提交的“用于数据和错误校正信息的单独裸片间连接器以及相关系统、方法和设备(SEPARATE INTER-DIE CONNECTORS FOR DATA AND ERRORCORRECTION INFORMATION AND RELATED SYSTEMS,METHODS,AND APPARATUSES)”的美国专利申请第16/819,914号的提交日的权益。
技术领域
一般来说，本公开涉及裸片间连接器和半导体裸片之间的数据和错误校正信息的传送。更确切地说，本公开涉及主裸片与一或多个目标裸片之间的读取和写入数据位以及相关联错误校正信息的传送。
背景技术
相比于使用突发长度八的DDR4，DDR5使用突发长度十六。在DDR4中，经由两个裸片间连接器在若干突发中传输八个位和两个位的循环冗余校验(CRC)信息。由于DDR5的突发长度数目为DDR4的突发长度数目的两倍，因此如果在DDR5中使用与DDR4相同的存储器装置架构，那么相比于DDR4，数据将在DDR5中以更高速率计时。然而，此提高的时钟速度将超过裸片间连接器，例如硅穿孔(TSV)的容差。因此，可更改DDR4的存储器装置架构以适应DDR5的更高突发长度。
附图说明
虽然本公开利用确切地指出且清楚地要求特定实施例的权利要求进行总结，但本公开范围内的实施例的各种特征和优势可在结合附图阅读时从以下描述更轻松地确定，在附图中：
图1为根据一些实施例的说明写入操作的存储器设备的框图；
图2为根据一些实施例的说明与使用图1的存储器设备的写入操作相关的信号的信号时序图；
图3为根据一些实施例的说明读取操作的图1的存储器设备的框图；
图4为根据一些实施例的说明与图1的存储器设备的读取操作相关的信号的信号时序图；
图5为根据一些实施例的错误校正电路系统的框图；
图6为根据一些实施例的包含硅穿孔(TSV)的堆叠裸片封装的横截面图；
图7为根据本公开的各种实施例的包含线接合特征的堆叠裸片封装的横截面图；
图8说明根据本公开的各种实施例的存储器装置；
图9为根据一些实施例的包含图1和图3的存储器设备的存储器系统的框图；且
图10为根据一些实施例的计算系统的框图。
具体实施方式
在以下详细描述中，参考附图，附图形成本公开的一部分且其中借助于说明而展示其中可实践本公开的实施例的特定实例。足够详细地描述这些实施例，以使得所属领域的一般技术人员能够实践本公开。然而，可利用本文所实现的其它实施例，且可在不脱离本公开的范围的情况下进行结构、材料和过程改变。
本文呈现的说明并不意图为任何特定方法、系统、装置或结构的实际视图，而是仅为用于描述本公开的实施例的理想化表示。在一些情况下，各图中的类似结构或组件可保持相同或类似编号以便利读者；然而，编号的类似性不一定意味着结构或组件的大小、组成、配置或任何其它性质一定是相同的。
以下描述可以包含实例以有助于使所属领域的一般技术人员能够实践所公开的实施例。术语“示例性”、“举例来说”和“例如”的使用意味着相关描述是解释性的，且虽然本公开的范围既定涵盖实例和合法等效物，但此类术语的使用并不希望将实施例或本公开的范围限于指定的组件、步骤、特征、功能等。
将容易理解，如本文中大体描述且在附图中说明的实施例的组件可以以各种各样不同的配置来布置和设计。因此，对各种实施例的以下描述并不旨在限制本公开的范围，而是仅表示各种实施例。虽然可能在图式中呈现了实施例的各个方面，但是除非特别地指示，否则图式未必按比例绘制。
此外，除非本文另外规定，否则展示和描述的特定实施方案仅是实例且不应被理解为实施本公开的仅有方式。元件、电路和功能可以框图形式展示以免因不必要的细节混淆本公开。相反，除非本文另外规定，否则展示和描述的特定实施方案仅是示例性的且不应被理解为实施本公开的仅有方式。另外，各种块之间的块定义和逻辑划分是特定实施方案的示范。对于所属领域的一般技术人员来说将易于显而易见，可通过许多其它划分解决方案来实践本公开。在很大程度上，已省略关于时序考虑因素等的细节，其中此类细节对于完全理解本公开是不必要的且在相关领域的一般技术人员的能力内。
所属领域的一般技术人员将了解，可使用各种不同技术和技艺中的任一种来表示信息和信号。一些附图可出于呈现和描述的清楚起见将信号说明为单个信号。所属领域的一般技术人员将理解，信号可表示信号的总线，其中总线可具有多种位宽度，且本公开可在包含单个数据信号的任何数目的数据信号上实施。
结合本文公开的实施例描述的各种说明性逻辑块、模块和电路可通过通用处理器、专用处理器、数字信号处理器(DSP)、集成电路(IC)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其经设计以执行本文所描述功能的任何组合来实施或执行。通用处理器(在本文中也可以称为主机处理器或简称为主机)可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可被实施为计算装置的组合，例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器，或任何其它此配置。包含处理器的通用计算机在所述通用计算机被配置成执行与本公开的实施例相关的计算指令(例如，软件代码)时被视为专用计算机。
可根据描绘为流程图(flowchart)、流程图(flow diagram)、结构图或框图的过程描述实施例。虽然流程图可将操作动作描述为顺序过程，但这些动作中的许多可以另一顺序、并行地或大体上同时执行。此外，可以重新布置动作的次序。过程可以对应于方法、线程、函数、程序、子例程、子程序、其它结构或其组合。此外，本文所公开的方法可以硬件、软件或这两者实施。如果以软件实施，那么可将函数作为一或多个指令或代码在计算机可读媒体上存储或传输。计算机可读媒体包含计算机存储媒体与通信媒体两者，通信媒体包含促进将计算机程序从一处传送到另一处的任何媒体。
本文使用例如“第一”、“第二”等标示对元件的任何提及并不限制那些元件的数量或次序，除非明确地陈述此类限制。实际上，这些标示可在本文中用作区别两个或更多个元件或元件实例的便利方法。因此，对第一和第二元件的参考不意味着此处可采用仅两个元件或第一元件必须以某一方式在第二元件之前。另外，除非另外陈述，否则一组元件可包括一或多个元件。
如本文中所使用，关于给定参数、性质或条件的术语“大体上”意指并包含所属领域的一般技术人员将理解的给定参数、性质或条件符合小变异度(例如，在可接受的制造容差内)的程度。借助于实例，取决于大体上符合的特定参数、性质或条件，可以至少90％符合、至少95％符合或甚至至少99％符合所述参数、性质或条件。
本文中所公开的实施例可用于DDR5中。在一些实施例中，目标裸片上的错误校正电路系统(例如，CRC电路系统)用于处置读取CRC。将读取数据位发送到目标裸片上的错误校正电路系统且产生2位错误校正信息(例如，CRC数据)。将这两个额外位连同16位的数据一起传输回到主裸片。在DQ双泵方案中，在不等待CRC计算的情况下，每次将八个数据位发送到主裸片。将读取就绪信号连同数据一起发送到主裸片以使得数据能够锁存在主裸片上。进行此操作以保持尽可能快速的数据传送。当CRC计算完成时，将两个错误校正位和读取就绪CRC(RdRdyCRC)信号发送到主裸片。CRC位上的延迟为可接受的，因为其为读取突发的最末位。数据位在双泵方案中每八个时钟边沿(四个时钟)切换且CRC位每十八个时钟边沿(九个时钟)切换。
在写入情况下，串行数据并行化，且每次将八个数据位连同写入就绪信号一起发送到目标裸片。一旦所有十六个位可用，就在目标上开始CRC计算。将两位错误校正信息(CRC数据)连同写入就绪CRC信号(WrRdyCRC)一起发送且与CRC结果进行比较。将CRC错误传输回到主裸片以使得能够在必要时激发警示板。数据位在双泵方案中每八个时钟边沿(四个时钟)切换且CRC位每十八个时钟边沿(九个时钟)切换。
本文中所公开的实施例与DDR4上使用的DQ双泵方案无缝地整合。RdRdyCRC和WrRdyCRC位跟踪CRC位且改进其在主裸片上的锁存时序。添加以传输CRC位的两条额外线(裸片间错误校正连接器)放宽写入数据锁存时序，这是DDR4设计的瓶颈(线中的数据在DDR4上每1.25纳秒(ns)切换但在DDR5上每2.5ns切换)。
图1为根据一些实施例的说明写入操作的存储器设备100的框图。存储器设备100包含以可操作方式耦合到目标裸片106和控制电路系统102的主裸片104。主裸片104和目标裸片106可为使用裸片间数据连接器124、裸片间错误校正连接器126和裸片间时钟连接器128以可操作方式耦合在一起的裸片堆叠的部分。裸片间数据连接器124、裸片间错误校正连接器126和裸片间时钟连接器128可包含硅穿孔(TSV)、线接合特征或TSV与线接合特征的组合。裸片间数据连接器124可被配置成将由主裸片104从控制电路系统102接收(例如，经由DQ线)的写入数据位134传达到目标裸片106。与裸片间数据连接器124分离的裸片间错误校正连接器126可被配置成将对应于写入数据位134的错误校正信息136(例如，循环冗余校验位(CRC位))传导到目标裸片106。
在DDR4配置中，每次经由裸片间连接器将两个写入数据位从主裸片传导到目标裸片，直到八个写入数据位已经传导到目标裸片，随后是与写入数据位经由相同裸片间连接器传导的一对错误校正位。这些错误校正位由目标裸片使用以确定写入数据位是否已经沿着控制电路系统与目标裸片之间的导电路径更改。相比之下，在图1的存储器设备100中，经由裸片间错误校正连接器126将错误校正信息136传导到目标裸片106，所述裸片间错误校正连接器与传导写入数据位134的裸片间数据连接器124分离。作为特定非限制性实例，针对经由裸片间错误校正连接器126传导到目标裸片106的每两个位的错误校正信息136(例如，CRC位)，将两组八个写入数据位134经由裸片间数据连接器124传导到目标裸片106。
控制电路系统102包含被配置成基于写入数据位134产生错误校正信息136的错误校正电路系统108。举例来说，错误校正电路系统108可计算获取写入数据位134作为输入的函数的结果。错误校正信息136可包含函数的此结果。
目标裸片106还包含错误校正电路系统110，其被配置成计算由控制电路系统102的错误校正电路系统108使用的相同函数的新结果。如果如由目标裸片106从主裸片104接收的写入数据位134中的任一者已经改变，那么如由错误校正电路系统110计算出的函数的新结果将不同于所述结果。因此，错误校正电路系统110可将如由错误校正信息136所指示的来自错误校正电路系统108的结果与基于目标裸片106的错误校正电路系统110处接收到的写入数据位134计算出的新结果进行比较。如果基于错误校正电路系统110处接收到的写入数据位134计算出的新结果与错误校正信息136中接收到的结果相同，那么读取/写入电路系统118可被配置成将写入数据位134写入到目标裸片106的数据存储元件116。如果另一方面，新结果不同于由错误校正信息136指示的结果，那么错误校正电路系统110可被配置成将错误信息138提供到主裸片104。错误信息138可被配置成指示出现错误，从而防止目标裸片106将写入数据位134写入到数据存储元件116。控制电路系统102可被配置成从主裸片104接收错误信息138并响应于错误信息138重复写入数据位134的写入操作。
主裸片104包含被配置成移位和存储写入数据位134的主数据移位寄存器112。主数据移位寄存器112以可操作方式耦合到裸片间数据连接器124。目标裸片106包含目标数据移位寄存器114，其也以可操作方式耦合到裸片间数据连接器124。因此，目标数据移位寄存器114以可操作方式耦合到主数据移位寄存器112。主数据移位寄存器112被配置成将写入数据位134移位到目标数据移位寄存器114。
主裸片104还包含被配置成移位和存储错误校正信息136的位的主错误移位寄存器132。主错误移位寄存器132以可操作方式耦合到裸片间错误校正连接器126。目标裸片106包含目标错误移位寄存器130，其也以可操作方式耦合到裸片间错误校正连接器126。因此，主错误移位寄存器132被配置成将错误校正信息136移位到目标错误移位寄存器130。
主裸片104还包含被配置成接收时钟信号DQS并产生各种其它时钟信号的时钟电路系统120。时钟电路系统120被配置成产生DQWrDATA信号，其被配置成对主数据移位寄存器112进行计时以沿着主数据移位寄存器112移位写入数据位134和错误校正信息136。时钟电路系统120还被配置成产生DQWrErr信号，其被配置成对主错误移位寄存器132进行计时以沿着主错误移位寄存器132移位错误校正信息136。时钟电路系统120进一步被配置成产生写入就绪信号WrRdy0、WrRdy1和WrRdyCRC。当计时时，WrRdy0信号被配置成在将写入数据位134的第一半移位到主数据移位寄存器112时将写入数据位134的第一半从主数据移位寄存器112移位到目标数据移位寄存器114。类似地，当计时时，WrRdy1信号被配置成在将写入数据位134的第二半移位到主数据移位寄存器112时将写入数据位134的第二半从主数据移位寄存器112移位到目标数据移位寄存器114。当计时时，WrRdyCRC信号被配置成在将错误校正信息136移位到主错误移位寄存器132时将错误校正信息136从主错误移位寄存器132移位到目标错误移位寄存器130。参考图1关于写入就绪信号更详细地论述。
目标裸片106包含被配置成产生DQDATA信号的时钟电路系统122，所述信号被配置成对目标数据移位寄存器114进行计时以沿着目标数据移位寄存器114移位写入数据位134和错误校正信息136。目标数据移位寄存器114被配置成将写入数据位134和错误校正信息136的移位位递送到错误校正电路系统110和读取/写入电路系统118。时钟电路系统122还被配置成产生DQErr信号，其被配置成对目标错误移位寄存器130进行计时以沿着目标错误移位寄存器130移位错误校正信息136。时钟电路系统122进一步被配置成产生读取就绪信号RdRdy0、RdRdy1和RdRdyCRC，其与项目存储器设备100的读取操作相关。下文将参考图3和图4关于读取操作和读取就绪信号更详细地论述。
在一些实施例中，数据存储元件116包含存储器单元。借助于非限制性实例，数据存储元件116可包含动态随机存取存储器单元(例如，各自包含电荷存储元件，例如以可操作方式耦合到切换元件的电容器，例如晶体管)、静态随机存取存储器(SRAM)单元、快闪存储器单元、磁性随机存取存储器(MRAM)、电阻性随机存取存储器(RRAM)、自旋力矩转移(STT)存储器单元、铁磁性随机存取存储器(FRAM)单元、相变存储器单元、其它存储器单元或其组合。
在一些实施例中，主裸片104包含以可操作方式耦合到八个裸片间数据连接器124的八个主数据移位寄存器112和以可操作方式耦合到两个目标错误移位寄存器130的两个主错误移位寄存器132。在此类实施例中，目标裸片106可包含以可操作方式耦合到八个裸片间数据连接器124的八个目标数据移位寄存器114和以可操作方式耦合到两个裸片间错误校正连接器126的两个目标错误移位寄存器130。因此，八个写入数据位134的两个突发和两个位的错误校正信息136的单个突发可在九个时钟循环期间从主裸片104传送到目标裸片106。
图2为根据一些实施例的说明与使用图1的存储器设备100的写入操作相关的信号的信号时序图200。共同参考图1和图2，信号时序图200包含图1的DQS信号、DQ信号、WrRdy0信号、WrRdy1信号和WrRdyCRC信号的实例。在时间202处(0个时钟边沿)，DQ信号开始提供在写入数据位0处开始的写入数据位134。从时间202到时间204(7个时钟边沿)，DQ信号在DQS信号的边沿处从写入数据位0转变到写入数据位7，这对应于写入数据位134的第一半(八个位)。因此，在DQS信号的八个边沿(四个时钟循环)之后，写入数据位134的前八个位在主数据移位寄存器112中且WrRdy0信号在时间204处循环以将写入数据位134的前八个位(BURST<7:0>)移位到目标数据移位寄存器114。
在时间204处，DQ信号开始提供在写入数据位8处开始的写入数据位134的第二半和错误校正信息的两个位。从时间204到时间206(15个时钟边沿)，DQ信号在DQS信号的边沿处从写入数据位8转变到写入数据位15且从错误校正信息136的第一位转变到第二位，这分别对应于写入数据位134的第二半(八个位)和错误校正信息136。因此，在DQS信号的八个边沿(四个时钟循环)之后，写入数据位134的第二八个位在主数据移位寄存器112中且WrRdy1信号在时间206处循环以将写入数据位134的第二八个位(BURST<15:8>)移位到目标数据移位寄存器114。在时间208处(17个时钟边沿)，错误校正信息136的位定位在主错误移位寄存器132中且WrRdyCRC信号循环以将错误校正信息136(<Burst 17:16>)从主错误移位寄存器132移位到目标错误移位寄存器130。在时间208之后，可从0到17个时钟边沿以类似方式发送另一组写入数据位和错误校正信息。
图3为根据一些实施例的说明读取操作的图1的存储器设备100的框图。目标裸片106的读取/写入电路系统118被配置成从数据存储元件116接收读取数据位302(例如，响应于从控制电路系统102接收到的读取请求)。读取/写入电路系统118被配置成将读取数据位302提供到错误校正电路系统110和多路复用器310。错误校正电路系统110被配置成产生并将基于读取数据位302计算出的错误校正信息304提供到多路复用器310。在一些实施例中，多路复用器310被配置成一次一个地将读取数据位302(例如，八个位的两个批次)和错误校正信息304多路复用到锁存器306，接着多路复用到缓冲器308。借助于非限制性实例，缓冲器308可包含先进先出(FIFO)缓冲器(例如，18位深度：十六个位用于读取数据位302且两个位用于错误校正信息304)。
一旦读取数据位302和错误校正信息304由缓冲器308接收，时钟电路系统122就被配置成产生读取就绪信号RdRdy0、RdRdy1和RdRdyCRC。当计时时，RdRdy0信号被配置成经由裸片间数据连接器124(在图4中展示为单个线的八个裸片间数据连接器)将读取数据位302的第一半移位到主裸片104。当计时时，RdRdy1信号被配置成经由裸片间数据连接器124将读取数据位302的第二半移位到主数据移位寄存器112。当计时时，RdRdyCRC信号被配置成经由裸片间错误校正连接器126(在图4中展示为单个线的两个裸片间数据错误校正连接器)将错误校正信息304移位到主错误移位寄存器132。
主裸片104被配置成从目标裸片106接收读取数据位302和错误校正信息304并将读取数据位302和错误校正信息304提供到控制电路系统102。
控制电路系统102的错误校正电路系统108被配置成接收从主裸片104接收到的读取数据位302和错误校正信息304。错误校正电路系统108被配置成与错误校正电路系统110使用相同函数和从主裸片104接收到的读取数据位302产生新错误校正信息。如果新错误校正信息与错误校正信息304匹配，那么可确定读取数据位302并不包含错误且读取数据位302可假设从主裸片104接收到的读取数据位302为正确的。然而，如果新错误校正信息与从主裸片104接收到的错误校正信息304并不匹配，那么可假设从主裸片104接收到的读取数据位302中存在错误。因此，控制电路系统102可请求重复读取操作直到接收到正确的读取数据位302。
由于用于将写入数据位134从主裸片104携载到目标裸片106的裸片间数据连接器124为将读取数据位302从目标裸片106携载到主裸片104的相同裸片间数据连接器124，因此数据缓冲器(例如，CMOS驱动器)可用于将裸片间数据连接器124与主裸片104和目标裸片106的各种功能特征连接和隔离。举例来说，在写入操作期间，可激活主数据移位寄存器112与裸片间数据连接器124之间的缓冲器以使得主数据移位寄存器112上的位能够传输到裸片间数据连接器124和目标裸片106。并且，在写入操作期间，缓冲器308与裸片间数据连接器124之间的缓冲器可停用，从而将缓冲器308与裸片间数据连接器124电隔离。在读取操作期间，可激活缓冲器308与裸片间数据连接器124之间的缓冲器以使得位能够从缓冲器308传输到裸片间数据连接器124和主裸片104。并且，在读取操作期间，主数据移位寄存器112与裸片间数据连接器124之间的缓冲器可停用，从而将主数据移位寄存器112与裸片间数据连接器124电隔离。
类似地，由于用于将错误校正信息136从主裸片104携载到目标裸片106的裸片间错误校正连接器126为将错误校正信息304从目标裸片106携载到主裸片104的相同裸片间错误校正连接器126，因此数据缓冲器(例如，CMOS驱动器)可用于将裸片间错误校正连接器126与主裸片104和目标裸片106的各种功能特征连接和隔离。举例来说，在写入操作期间，可激活主错误移位寄存器132与裸片间错误校正连接器126之间的缓冲器以使得主错误移位寄存器132上的位能够传输到裸片间错误校正连接器126和目标裸片106。并且，在写入操作期间，缓冲器308与裸片间错误校正连接器126之间的缓冲器可停用，从而将缓冲器308与裸片间错误校正连接器126电隔离。在读取操作期间，可激活缓冲器308与裸片间错误校正连接器126之间的缓冲器以使得位能够从缓冲器308传输到裸片间错误校正连接器126和主裸片104。并且，在读取操作期间，主错误移位寄存器132与裸片间错误校正连接器126之间的缓冲器可停用，从而将主错误移位寄存器132与裸片间错误校正连接器126电隔离。此外，在主裸片104正经由裸片间数据连接器124和/或裸片间错误连接连接器126传输或接收位到不同于目标裸片106的目标裸片(未展示)的情况下，缓冲器308与裸片间数据连接器124之间和缓冲器308与裸片间错误校正连接器126之间的缓冲器可停用以将缓冲器308与裸片间数据连接器124和裸片间错误校正连接器126电隔离。
图4为根据一些实施例的说明与图1的存储器设备100的读取操作相关的信号的信号时序图400。共同参考图3和图4，信号时序图400包含图1和图3的DQS信号、DR信号、RdRdy0信号、RdRdy1信号和RdRdyCRC信号的实例。如先前所论述，缓冲器308被配置成将读取数据位302的第一半(BURST<7:0>)和第二半(BURST<15:8>)存储于其上。在时间402处(DQS的0个时钟边沿)，将读取数据位302的第一半(DR信号的BURST<7:0>)提供到裸片间数据连接器124，且主裸片104可响应于RdRdy0信号的循环开始从裸片间数据连接器124读取数据位302的第一半。在时间404处(DQS的8个时钟边沿)，将读取数据位302的第二半(BURST<15:8>)提供到裸片间数据连接器124，且主裸片104可响应于RdRdy1信号的循环开始从裸片间数据连接器124读取数据位302的第二半。在时间406处，响应于RdRdyCRC信号的循环将错误校正信息304(BURST<17:16>)提供到裸片间错误校正连接器126，且主裸片104可开始从裸片间错误校正连接器126读取错误校正信息。在时间408处开始，可将下十六个位的读取数据和其对应的错误校正信息从目标裸片106传输到主裸片104。
在一些实施例中，目标裸片106被配置成针对时钟DQ的每九个时钟循环在八个读取数据位302的两个突发中经由裸片间数据连接器124将读取数据位302提供到主裸片104，如图4中所说明。并且，在一些实施例中，目标裸片106进一步被配置成针对时钟DQ的每九个循环在错误校正信息304的两个位的单个突发中经由裸片间错误校正连接器126将错误校正信息304提供到主裸片104。
图5为根据一些实施例的错误校正电路系统500的框图。在一些实施例中，错误校正电路系统108、错误校正电路系统110或错误校正电路系统108和错误校正电路系统110这两者可包含图5的错误校正电路系统500。错误校正电路系统500包含错误校正信息产生器502和比较电路系统504。错误校正信息产生器502被配置成接收数据506(例如，图1的写入数据位134、图3的读取数据位302)且使用函数f(DATA)基于数据506计算错误校正信息510(例如，图1的错误校正信息136、图3的错误校正信息304)。借助于非限制性实例，错误校正信息产生器502可包含被配置成产生CRC位的CRC电路系统，在此情况下错误校正信息510包含CRC位。错误校正信息产生器502被配置成提供错误校正信息510。
在一些情况下，错误校正电路系统500可从外部源接收错误校正信息508，所述错误校正信息将与由错误校正信息产生器502产生的错误校正信息510进行比较。在此类情况下，比较电路系统504被配置成将错误校正信息510与错误校正信息508进行比较，且响应于错误校正信息510与错误校正信息508不同而产生错误信号512。借助于非限制性实例，在图1的存储器设备100中，目标裸片106的错误校正电路系统110可接收写入数据位134和错误校正信息136。如先前所论述，错误校正信息136由控制电路系统102的错误校正电路系统108产生。在此实例中，错误校正信息136可为错误校正信息508且写入数据位134可为数据506。错误校正电路系统110的比较电路系统504可响应于写入数据位134(在此实例中为数据506)将错误校正信息136(在此实例中为错误校正信息508)与由其自身的错误校正信息产生器502产生的错误校正信息510进行比较。同样借助于非限制性实例，在图3的存储器设备100中，控制电路系统102的错误校正电路系统108可接收错误校正信息304和读取数据位302。如先前所论述，错误校正信息304由目标裸片106的错误校正电路系统110产生。在此实例中，错误校正信息304可为错误校正信息508且读取数据位302可为数据506。错误校正电路系统108的比较电路系统504可响应于读取数据位302(在此实例中为数据506)将错误校正信息304(在此实例中为错误校正信息508)与由其自身的错误校正信息产生器502产生的错误校正信息510进行比较。
在一些情况下，错误校正电路系统500可不从外部源接收错误校正信息508。在此类实施例中，可提供错误校正信息510，而无需比较电路系统504将错误校正信息510与错误校正信息508进行比较。借助于非限制性实例，在图1的存储器设备100中，控制电路系统102的错误校正电路系统108接收写入数据位134(在此实例中为数据506)，且错误校正电路系统108的错误校正信息产生器502产生错误校正信息136(在此实例中为错误校正信息510)以使得目标裸片106能够检查从主裸片104接收到的写入数据位134中的错误。同样借助于非限制性实例，在图3的存储器设备100中，目标裸片106的错误校正电路系统110接收读取数据位302(在此实例中为数据506)，且错误校正电路系统110的错误校正信息产生器502产生错误校正信息304(在此实例中为错误校正信息510)以使得控制电路系统102能够检查从主裸片104接收到的读取数据位302中的错误。
图6为根据一些实施例的包含硅穿孔(TSV)的堆叠裸片封装600的横截面图。堆叠裸片封装600包含多个竖直堆叠裸片。本文中所提供的术语“裸片”可指代单个裸片或可指代多个裸片(例如，小片或裸片)。堆叠裸片封装600包含半导体裸片608(也被称为堆叠裸片封装600中的“底部裸片”)、半导体裸片610、半导体裸片612和半导体裸片614(也被称为堆叠裸片封装600中的“顶部裸片”)。在一些实施例中，半导体裸片608可为主裸片，例如图1的主裸片104，且半导体裸片610、半导体裸片612和半导体裸片614可包含目标裸片，例如图1的目标裸片106。在此类实施例中，充当主裸片的半导体裸片608可充当目标裸片与控制电路系统，例如图1的控制电路系统102之间的通信接口。因此，堆叠裸片封装600可被配置成执行写入操作和读取操作，如上文参考图1、图2、图3和图4所论述。
半导体裸片608可被配置成经由半导体裸片608与衬底632之间的导电特征636与控制电路系统102通信。在一些实施例中，衬底632包含控制电路系统102。在一些实施例中，衬底632电连接到控制电路系统102。
在一些实施例中，半导体裸片中的每一个在类似定向上定向(例如，在“面向下”定向上，其中有源表面面向下朝向衬底632)。举例来说，半导体裸片608的背侧表面624、半导体裸片610的背侧表面626、半导体裸片612的背侧表面628和半导体裸片614′的背侧表面630各自面向相同竖直方向。更确切地说，衬底632的上表面634面向半导体裸片608的有源表面616，半导体裸片610的有源表面618面向半导体裸片608的背侧表面624，半导体裸片612的有源表面620面向半导体裸片610的背侧表面626且半导体裸片614的有源表面622面向半导体裸片612的背侧表面628。
半导体裸片中的每一个通过TSV相互以可操作方式耦合。因此，在堆叠裸片封装600体现图1和图3的存储器设备100的情况下，裸片间数据连接器124、裸片间错误校正连接器126和裸片间时钟连接器128可包含TSV。TSV为与硅晶片或裸片介电隔离且完全穿过硅晶片或裸片的竖直电连接件(例如，通孔)。在堆叠裸片封装600中，半导体裸片608经由TSV602以可操作方式耦合到半导体裸片610。半导体裸片610经由TSV 604以可操作方式耦合到半导体裸片612。半导体裸片612经由TSV 606以可操作方式耦合到半导体裸片614。因此，传输到堆叠裸片封装600(从外部电路系统)的信号经由衬底632接收且经由相应TSV传输到一或多个裸片。类似地，从堆叠裸片封装600传输的信号从一或多个裸片经由相应TSV且经由衬底632传输(到外部电路系统)。
借助于非限制性实例，堆叠裸片封装600可包含DRAM裸片。堆叠裸片封装600可包括DDR5 SDRAM装置。堆叠裸片封装600中的裸片的堆叠可被称为三维堆叠(或“3DS”)，其中(堆叠裸片的)竖直方向沿着Z轴，且相应裸片的长度和宽度分别沿着X轴和Y轴。
图7为根据本公开的各种实施例的包含线接合特征的堆叠裸片封装700的横截面图。堆叠裸片封装700包括多个竖直堆叠的半导体裸片。举例来说，堆叠裸片封装700包含相对于彼此竖直堆叠的半导体裸片702、半导体裸片704、半导体裸片706和半导体裸片708。在一些实施例中，半导体裸片702可为主裸片，例如图1的主裸片104，且半导体裸片704、半导体裸片706和半导体裸片708可包含目标裸片，例如图1的目标裸片106。在此类实施例中，充当主裸片的半导体裸片702可充当目标裸片与控制电路系统，例如图1的控制电路系统102之间的通信接口。因此，堆叠裸片封装700可被配置成执行写入操作和读取操作，如上文参考图1、图2、图3和图4所论述。
半导体裸片702可被配置成经由半导体裸片702与衬底710之间的导电特征(例如，通孔742、iRDL 732、DCA特征722、DCA特征724、DCA特征726和互连件716、互连件718、互连件720)与控制电路系统102通信。在一些实施例中，衬底710包含控制电路系统102。在一些实施例中，衬底710电连接到控制电路系统102(例如，经由互连件712)。
借助于非限制性实例，堆叠裸片封装700可包含DRAM裸片。堆叠裸片封装700可包括DDR5 SDRAM装置。堆叠裸片封装700中的裸片的堆叠可被称为三维堆叠(或“3DS”)，其中(堆叠裸片的)竖直方向沿着Z轴，且相应裸片的长度和宽度分别沿着X轴和Y轴。
裸片(半导体裸片702、半导体裸片704、半导体裸片706、半导体裸片708)中的一或多个可为相同类型的裸片(例如，DRAM裸片)或可为不同类型的裸片，例如底部半导体裸片702可为逻辑裸片。裸片中的一或多个可具有相同尺寸(例如，相同高度、宽度、长度)或可具有不同尺寸。如所描绘，堆叠裸片封装700包含四个堆叠半导体裸片。然而，堆叠裸片封装700可包含多于或少于四个堆叠半导体裸片。
在各种实施例中，堆叠裸片封装700采用堆叠裸片之间的主/从关系。即，一个裸片被配置成主裸片(例如，半导体裸片702)且所述堆叠中的剩余裸片(例如，半导体裸片704、半导体裸片706和半导体裸片708)被配置成从装置或目标装置。每一裸片可充当不同逻辑秩。在各种实施例中，主裸片为与例如存储器控制器的外部电路系统介接的唯一裸片。另外，因为主裸片提供隔离(或缓冲)到从裸片，因此外部接口的电信号负载为单个裸片(例如，单个DDR5 SDRAM)的电信号负载，这可改进时序、总线速度和/或信号完整性，同时降低功率消耗。
堆叠裸片封装700包含支撑竖直堆叠裸片的衬底710。衬底710包含耦合到衬底710的背侧表面714的互连件712。互连件712可包含焊料球或适合于将堆叠裸片封装700与封装外部的电路系统(例如，存储器控制器电路系统)电耦合的任何其它结构。
衬底710包含互连件716、互连件718和互连件720。此类互连件可为但不限于迹线和/或通孔。互连件716和互连件718电耦合到互连件712。互连件716和互连件718分别耦合到直接芯片附接(DCA)特征、DCA特征722和DCA特征724(也被称为DCA互连件)。因此，半导体裸片702分别经由DCA特征722和DCA特征724耦合到衬底710的互连件716和互连件718。术语“DCA”指代将集成电路(芯片或裸片)直接附接到例如衬底或印制电路板的组件。DCA消除在将载体附接到另一组件之前将集成电路单独封装到载体中的成本。在各种实施例中，DCA特征722、DCA特征724和DCA特征726可包含可(例如)在裸片与衬底的端垫之间延伸的DCA支柱，例如铜柱。
衬底710的互连件720电耦合到DCA特征726(也被称为DCA互连件)。因此，半导体裸片708经由DCA特征726耦合到衬底710的互连件720。此外，如在下文将进一步详细描述，半导体裸片702经由互连件720和DCA特征726电耦合到半导体裸片704、半导体裸片706和半导体裸片708。
应了解，在各种实施例中，DCA特征722、DCA特征724和DCA特征726可被配置为垂直于图纸平面的DCA特征的相应行。因而，DCA特征722、DCA特征724和DCA特征726的相应行的第一DCA特征描绘于图7中且未展示DCA特征的相应行中的其它DCA特征。在各种实施例中，DCA特征722包含例如一行70个DCA支柱(沿着半导体裸片708的有源表面728和衬底710的上表面730的中心部分)且DCA特征724包含例如一行70个DCA支柱(沿着半导体裸片708的有源表面728和衬底710的上表面730的中心部分)。
在各种实施例中，半导体裸片702、半导体裸片704、半导体裸片706和半导体裸片708中的一或多个可包含线内重布层(iRDL)。举例来说，半导体裸片702包含iRDL732，半导体裸片704包含iRDL 734，半导体裸片706包含iRDL 736且半导体裸片708包含iRDL 738。
在各种实施例中，iRDL为可为裸片中的最低电阻率层的重布层。另外，iRDL包含将功率提供到装置(或裸片)内的某些位置的低电阻率线。iRDL可在半导体裸片组装成堆叠之前发生的半导体制造过程中形成。在一些情况下，iRDL层可包含金属3(M3)层上方的金属4(M4)层。对于待从iRDL层传送到裸片的下部层的功率，裸片可包含一或多个通孔。裸片可包含一或多个“iRDL通孔”，其提供iRDL层(“iRDL线”)中的功率分布线与定位于底层金属层中的布线之间的导电路径。在一个实例中，iRDL(例如，iRDL732)包含在M4层与M3层之间提供导电路径的通孔(例如，可例如接近半导体裸片702的横向端786的通孔740和通孔742)。裸片还可包含提供其它层之间的导电路径的额外通孔，例如M3-M2通孔。
iRDL层可为裸片的最上部层，位于有源表面上方。举例来说，半导体裸片702的有源表面728的顶部为iRDL 732的最外表面。类似地，半导体裸片704的有源表面744的顶部为iRDL 734的最外表面，半导体裸片706的有源表面746的顶部为iRDL 736的最外表面且半导体裸片708的有源表面748的顶部为iRDL 738的最外表面。
在一些实施例中，半导体裸片702相对于衬底710“面向下”。即，半导体裸片702的有源表面728面向衬底710的上表面730。然而，半导体裸片704、半导体裸片706和半导体裸片708定位在与半导体裸片702相反的定向上。即，半导体裸片704、半导体裸片706和半导体裸片708定位成相对于衬底710“面向上”，其中所述半导体裸片的有源表面744、有源表面746和有源表面748背对衬底710。举例来说，半导体裸片704的背侧表面750面向半导体裸片702的背侧表面752，半导体裸片706的背侧表面754面向半导体裸片704的有源表面744且半导体裸片708的背侧表面756面向半导体裸片706的有源表面746。
半导体裸片704、半导体裸片706和半导体裸片708经由线接合、用于将微电子装置(例如，半导体小片)电连接到芯片封装的端子或直接电连接到衬底上的端子的互连技术而电耦合到衬底710。因此，在堆叠裸片封装600体现图1和图3的存储器设备100的情况下，裸片间数据连接器124、裸片间错误校正连接器126和裸片间时钟连接器128可包含线接合特征(导线)。
半导体裸片704经由两组(或行)导线，例如导线758和导线764电耦合到衬底710的互连件720(例如，迹线)。在至少一个实施例中，导线758可包含例如第一行100条导线，且导线764可包含例如第二行100条导线，导线的行垂直于图纸的平面。导线758和导线764接近(1)线接合特征的行处衬底710的上表面730的横向端770和(2)半导体裸片704的有源表面744的横向端772接合。
半导体裸片706经由两组(或行)导线，例如导线768和导线760电耦合到半导体裸片704。在至少一个实施例中，导线760可包含例如第一行100条导线且导线768可包含例如第二行100条导线。导线760和导线768接近(1)半导体裸片704的有源表面744的横向端772和(2)半导体裸片706的有源表面746的横向端774接合。半导体裸片706经由导线760和导线768和导线758/导线764电耦合到衬底710。
半导体裸片708经由两组(或行)导线，例如导线762和导线766电耦合到半导体裸片706。在一个实施例中，导线762为第一行100条导线且导线766为第二行100条导线。导线762和导线766接近(1)半导体裸片706的有源表面746的横向端774和(2)半导体裸片708的有源表面748的横向端776接合。半导体裸片708经由导线766和导线762、导线768和导线760，和导线764和导线758电耦合到衬底710。
在一些实施例中，半导体裸片702、半导体裸片704、半导体裸片706和半导体裸片708彼此横向偏移。举例来说，半导体裸片704的横向侧778在第一横向方向上从半导体裸片702的横向侧780横向偏移。半导体裸片706的横向侧782在相反的第二横向方向上从半导体裸片704的横向侧778横向偏移。半导体裸片708的横向侧784在第二方向上从横向侧782横向偏移。半导体裸片702的横向偏移的横向侧以及半导体裸片704、半导体裸片706和半导体裸片708的“叠瓦堆叠”偏移布置尤其提供用于线接合到半导体裸片704、半导体裸片706和半导体裸片708的相应有源表面上的衬垫的区域。
半导体裸片704、半导体裸片706和半导体裸片708(经由线接合彼此电耦合且电耦合到衬底710)经由衬底710的互连件720和DCA特征726电耦合到半导体裸片702。因而，在半导体裸片702与半导体裸片704、半导体裸片706和半导体裸片708中的任一者之间传输的内部信号(例如，功率信号、读取/写入信号等)经由衬底710(即，经由衬底710的互连件720)传输。如本文所提供的术语“经由衬底”指代在半导体裸片702与半导体裸片704、半导体裸片706和半导体裸片708中的任一者之间传输的信号沿着衬底710的导电路径传输。导电路径的一个实例为互连件720(例如，迹线和/或通孔)。
更确切地说，在半导体裸片702处经由DCA特征722和DCA特征724(从外部电路系统)接收外部信号(例如，命令信号、地址信号、数据信号、功率信号等)。经由一或多个解码器(例如，图8的地址解码器802)将外部信号解码成内部信号。在至少一个实施例中，由半导体裸片702接收的外部信号包含例如52个信号和90个功率信号，其例如解码成128个内部信号和68个内部功率信号(其随后传输到半导体裸片704、半导体裸片706和半导体裸片708中的一或多个)。
内部信号沿着半导体裸片702的iRDL 732经由DCA特征726传输到衬底710的互连件720。内部信号接着经由从裸片与衬底710之间的相应线接合传输到一或多个从裸片(例如，半导体裸片704、半导体裸片706和半导体裸片708)。同样地，从半导体裸片704、半导体裸片706和半导体裸片708中的一或多个传输到半导体裸片702的内部信号经由相应线接合传输到衬底710的互连件720。内部信号接着沿着半导体裸片702的iRDL 732经由一或多个DCA特征(例如，DCA特征722和DCA特征724)传输到衬底710的互连件。信号接着经由互连件712从衬底710的互连件传输到外部电路系统。
另外，如本文中所描述的堆叠裸片封装700消除TSV的使用。因此，堆叠裸片封装700实施堆叠裸片上的例如iRDL的各种特征以及DCA特征和线接合以互连堆叠裸片和衬底。通过消除TSV，堆叠裸片的阵列效率相对于图6的堆叠裸片封装600增加(例如，增加约2.35％)，芯片/裸片大小相对于堆叠裸片封装600减小(例如，减小约4.7％)，且功率消耗相对于堆叠裸片封装600减小(例如，减小约12％)。
图8说明根据本公开的各种实施例的存储器装置800。可包含例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)、双倍数据速率DRAM(DDR SDRAM，例如DDR4或DDR5 SDRAM等)或同步图形随机存取存储器(SGRAM)的存储器装置800可为存储器系统的部分。可集成在半导体芯片上的存储器装置800可包含存储器单元阵列814。
存储器装置800可包含多个裸片的堆叠。举例来说，存储器装置800可包含主裸片(例如，图1和图3的主裸片104)和一或多个目标裸片(例如，图1和图3的目标裸片106)。在图8的实施例中，存储器单元阵列814展示为包含八个存储器存储体BANK0-7。其它实施例的存储器单元阵列814中可包含更多或更少存储体。对应于目标裸片(例如，目标裸片106)的阵列的每一存储器存储体可包含错误校正电路系统(例如，图5的错误校正电路系统500，例如图1的错误校正电路系统110)。每一存储器存储体包含数条存取线(字线WL)、数条数据线(位线BL和/BL)，以及布置在数条字线WL与数条位线BL和/BL的相交点处的数个存储器单元MC。对字线WL的选择可由行解码器812执行，且对位线BL和/BL的选择可由列解码器816执行。在图8的实施例中，行解码器812可包含用于每一存储器存储体BANK0-7的相应行解码器，并且列解码器816可包含用于每一存储器存储体BANK0-7的相应列解码器。
位线BL和/BL耦合到相应感测放大器SAMP。来自位线BL或/BL的读取数据可由感测放大器SAMP放大，且经由互补本地数据线(LIOT/B)、传送门(TG)和互补主数据线(MIOT/B)传送到读取/写入放大器818。相反，从读取/写入放大器818输出的写入数据可经由互补主数据线MIOT/B、传送门TG和互补本地数据线LIOT/B传送到感测放大器SAMP，且写入在耦合到位线BL或/BL的存储器单元MC中。
存储器装置800大体上可被配置成经由各种端子，例如地址/命令端子826(例如，ADD/COM)、时钟端子828(例如，CK、/CK)、数据端子822(例如，DQ)和数据掩码端子824(例如，DM)接收各种输入(例如，从外部控制器)。存储器装置800可包含额外端子，例如电源端子830(例如，VDD、VSS)和电源端子832(例如，VDDQ、VSSQ)。
在所涵盖操作期间，经由地址/命令端子826接收到的一或多个命令信号COM可经由CA输入电路810传达到命令解码器804。命令解码器804可包含被配置成经由对一或多个命令信号COM进行解码而产生各种内部命令的电路。内部命令的实例包含活动信号ACT和读取/写入信号R/W。
此外，经由地址/命令端子826接收到的一或多个地址信号ADD可经由CA输入电路810传达到地址解码器802。地址解码器802可被配置成将行地址XADD供应到行解码器812且将列地址YADD供应到列解码器816。
活动信号ACT可包含响应于指示行存取的命令信号COM(例如，活动命令)而激活的脉冲信号。响应于活动信号ACT，可激活指定存储体地址的行解码器812。因此，可选择且激活由行地址XADD指定的字线WL。
读取/写入信号R/W可包含响应于指示列存取的命令信号COM(例如，读取命令或写入命令)而激活的脉冲信号。响应于读取/写入信号R/W，可激活列解码器816，且可选择由列地址YADD指定的位线BL。
响应于活动信号ACT、读取信号、行地址XADD和列地址YADD，可从由行地址XADD和列地址YADD指定的存储器单元MC读取数据。读取数据可经由感测放大器SAMP、传送门TG、读取/写入放大器818、输入/输出电路820和数据端子822输出。此外，响应于活动信号ACT、写入信号、行地址XADD和列地址YADD，写入数据可经由数据端子822、输入/输出电路820、读取/写入放大器818、传送门TG和感测放大器SAMP供应到存储器单元阵列814。写入数据可写入到由行地址XADD和列地址YADD指定的存储器单元MC。
可经由时钟端子828接收时钟信号CK和/CK。时钟输入电路808可基于时钟信号CK和/CK而产生内部时钟信号ICLK。内部时钟信号ICLK可传达到存储器装置800的各种组件，例如命令解码器804和内部时钟产生器806。内部时钟产生器806可产生内部时钟信号LCLK，其可传达到输入/输出电路820(例如，用于控制输入/输出电路820的操作时序)。另外，数据掩码端子824可接收一或多个数据掩码信号DM。在激活数据掩码信号DM时，可禁止对应数据的覆写。
在一些实施例中，包含主/从裸片的整个结构在其充当DRAM的点处等于一个平面芯片。术语“目标裸片”和“从裸片”在本文中可互换地使用。主裸片充当与目标裸片的接口。举例来说，主裸片可在命令解码器804中对命令进行解码，且经解码信号(内部信号)可从主裸片传送到目标裸片。可在编码电路中响应于对应数据(例如，在HOST中)产生错误校正码(例如，“CRC代码”)，且代码可与对应数据一起发送到DRAM。如先前所论述，错误校正电路系统可响应于代码和对应数据确定对应数据中是否存在错误位。
图9为根据一些实施例的包含图1和图3的存储器设备100的存储器系统900的框图。存储器系统900包含以可操作方式耦合到通信总线914的数个存储器装置930(例如，存储器装置902、存储器装置904、存储器装置906和存储器装置908)。存储器装置930中的至少一者可包含主裸片(例如，图1和图3的控制电路系统102)和一或多个目标裸片(例如，图1和图3的目标裸片106)，且可包含图8的存储器装置800。共同地，存储器装置930可被称为存储器模块(例如，双列直插式存储器模块(DIMM))、多芯片封装(MCP)或堆叠封装(POP)。
存储器系统900进一步包含经由通信总线914耦合到存储器装置930中的每一个的控制器910(例如，包含图1和图3的控制电路系统102)。可包含处理器或任何其它合适类型的控制器的控制器910可被配置成控制和/或调节存储器系统900的各种操作，以及为经由接口912耦合到存储器系统900的另一装置或系统提供交互性。
通信总线914可包含地址总线916(例如，以可操作方式耦合到图8的地址/命令端子826)、数据总线918(例如，以可操作方式耦合到图8的数据端子822)和控制信号总线920(例如，以可操作方式耦合到图8的地址/命令端子826)中的一或多个。在一些实施例中，存储器装置930、通信总线914和控制器910可配置(例如，物理地布置和安装)于印刷电路板(PCB)上。在各种实施例中，存储器系统900可包含DIMM，且存储器装置930中的一或多个可为DIMM的一列(或数个列)。
根据本公开的一些实施例，存储器装置930中的至少一些可经由相关联接口932(例如，接口922、接口924、接口926和接口928)耦合到通信总线914。举例来说，接口932(接口922、接口924、接口926和接口928中的任一者)可包含一或多个节点(例如，输入/输出(I/O)节点)以用于将存储器装置930中的一个相关联存储器装置的信号线耦合到通信总线914的相应信号线。此外，接口932可包含耦合到一或多个电源(图9中未展示)的一或多个节点，例如功率和/或参考电位。举例来说，每一接口932可包含到通信总线914的机电类型连接或焊接引线连接。
存储器装置(例如，存储器装置902)可响应于选择存储器装置将数据总线918驱动到特定状态，例如响应于在存储器装置中执行读取操作而处于活动模式中。此外，当选择另一存储器装置(例如，存储器装置906)将数据总线918驱动到特定状态，例如响应于在另一存储器装置(例如，存储器装置906)中执行读取操作时，存储器装置(例如，存储器装置902)可处于非活动模式中。
图10为根据一些实施例的计算系统1000的框图。计算系统1000包含以可操作方式耦合到一或多个存储器装置1002的一或多个处理器1004、一或多个非易失性数据存储装置1010、一或多个输入装置1006，和一或多个输出装置1008。在一些实施例中，计算系统1000包含个人计算机(PC)，例如台式计算机、膝上型计算机、平板计算机、移动计算机(例如，智能手机、个人数字助理(PDA)等)、网络服务器或其它计算机装置。
在一些实施例中，一或多个处理器1004可包含中央处理单元(CPU)或其它处理器，其被配置成控制计算系统1000。在一些实施例中，所述一或多个存储器装置1002包含随机存取存储器(RAM)，例如易失性数据存储装置(例如，动态RAM(DRAM)、静态RAM(SRAM)等)。在一些实施例中，所述一或多个存储器装置1002包含图1和图3的存储器设备100、图5的错误校正电路系统500、图1的存储器装置800和或图9的存储器系统900。在一些实施例中，一或多个非易失性数据存储装置1010包含硬盘驱动器、固态驱动器、快闪存储器、可擦除可编程只读存储器(EPROM)、其它非易失性数据存储装置或其任何组合。在一些实施例中，一或多个输入装置1006包含键盘1012、指标装置1014(例如，鼠标、轨迹板等)、麦克风1016、小键盘1018、扫描器1020、相机1022、其它输入装置或其任何组合。在一些实施例中，输出装置1008包含电子显示器1024、扬声器1026、打印机1028、其它输出装置或其任何组合。
在一些实施例中，一种计算系统包含存储器装置。存储器装置包含存储器裸片的堆叠。存储器裸片的所述堆叠包含多个目标裸片、控制电路系统、主裸片、裸片间数据连接器和裸片间错误校正连接器。所述多个目标裸片中的每一个包含数据存储元件和错误校正电路系统。所述多个目标裸片中的每一个的错误校正电路系统被配置成产生对应于从数据存储元件读取的读取数据位的错误校正信息。控制电路系统包含错误校正电路系统，其被配置成产生对应于待写入到所述多个目标裸片中的一个的数据存储元件的写入数据位的错误校正信息。主裸片被配置成充当所述控制电路系统与所述多个目标裸片中的每一个之间的接口。裸片间数据连接器将主裸片以可操作方式耦合到所述多个目标裸片中的每一个。裸片间数据连接器被配置成将写入数据位从主裸片传导到所述多个目标裸片并将读取数据位从所述多个目标裸片传导到主裸片。所述裸片间错误校正连接器与所述裸片间数据连接器分离。裸片间错误校正连接器将主裸片以可操作方式耦合到所述多个目标裸片中的每一个。裸片间错误校正连接器被配置成将对应于写入数据位的错误校正信息从主裸片传导到所述多个目标裸片并将对应于读取数据位的错误校正信息从所述多个目标裸片传导到主裸片。
在一些实施例中，一种设备包含主裸片、包含数据存储元件的目标裸片、将主裸片电耦合到目标裸片的裸片间数据连接器和将主裸片电耦合到目标裸片的裸片间错误校正连接器。裸片间数据连接器被配置成将写入数据位从主裸片传导到目标裸片。写入数据位待写入到数据存储元件。所述裸片间错误校正连接器与所述裸片间数据连接器分离。所述裸片间错误校正连接器被配置成将对应于写入数据位的错误校正信息从所述主裸片传导到所述目标裸片。
在一些实施例中，一种设备包含主裸片、目标裸片、裸片间数据连接器和裸片间错误校正连接器。目标裸片包含数据存储元件和错误校正电路系统。错误校正电路系统被配置成基于由目标裸片从数据存储元件读取的读取数据位而产生错误校正信息。所述裸片间数据连接器将所述主裸片电耦合到所述目标裸片。裸片间数据连接器被配置成将读取数据位从目标裸片传导到主裸片。所述裸片间错误校正连接器将所述主裸片电耦合到所述目标裸片。所述裸片间错误校正连接器与所述裸片间数据连接器分离。所述裸片间错误校正连接器被配置成将错误校正信息从主裸片传导到目标裸片。
在一些实施例中，一种操作存储器裸片的堆叠的方法包含：由存储器裸片的所述堆叠的主裸片从控制电路系统接收写入数据位和与写入数据位相关联的错误校正位；经由裸片间数据连接器将写入数据位传导到存储器裸片的所述堆叠的目标裸片；经由裸片间错误校正连接器将与写入数据位相关联的错误校正信息传导到目标裸片；由目标裸片产生与由目标裸片从主裸片接收到的写入数据位相关联的新错误校正信息；由目标裸片将从主裸片接收到的错误校正信息与新错误校正信息进行比较；响应于从主裸片接收到的错误校正信息不同于新错误校正信息的确定而产生错误信息；以及响应于从主裸片接收到的错误校正信息与新错误校正信息匹配的确定而将写入数据位写入到目标裸片的数据存储元件。
在一些实施例中，一种操作存储器裸片的堆叠的方法，所述方法包括：从存储器裸片的所述堆叠的目标裸片的数据存储元件读取读取数据位；由目标裸片产生与读取数据位相关联的错误校正信息；经由裸片间数据连接器将写入数据位传导到存储器裸片的所述堆叠的主裸片；经由裸片间错误校正连接器将与读取数据位相关联的错误校正信息传导到主裸片；以及由主裸片将读取数据位和相关联错误校正信息提供到控制电路系统。在一些实施例中，所述方法进一步包含由控制电路系统产生与由主裸片提供的读取数据位相关联的新错误校正信息；将从主裸片接收到的错误校正信息与新错误校正信息进行比较；以及如果从主裸片接收到的错误校正信息与新错误校正信息并不匹配，那么重复读取操作。
如本公开中所使用，术语“模块”或“组件”可指代被配置成执行可存储在计算系统的通用硬件(例如，计算机可读媒体、处理装置等)上和/或由其执行的模块或组件和/或软件对象或软件例程的动作的特定硬件实施方案。在一些实施例中，本公开中描述的不同组件、模块、引擎和服务可以实施为在计算系统上执行(例如，作为单独线程)的对象或过程。虽然本公开中描述的系统和方法中的一些大体上被描述为在软件(存储在通用硬件上和/或由通用硬件执行)中实施，但特定硬件实施方案或软件与特定硬件实施方案的组合也是可能的和审慎考虑的。
如本公开中所使用，参考多个元件的术语“组合”可包含所有元件的组合或一些元件的各种不同子组合中的任一种。例如，短语“A、B、C、D或其组合”可以指以下任一者：A、B、C或D；A、B、C和D中的每一者的组合；以及A、B、C或D的任何子组合：例如A、B和C；A、B和D；A、C和D；B、C和D；A和B；A和C；A和D；B和C；B和D；或C和D。
本公开中且尤其在所附权利要求书(例如，所附权利要求书的主体)中所使用的术语通常意图为“开放性”术语(例如，术语“包含(including)”应被解译为“包含但不限于”，术语“具有”应被解译为“至少具有”，术语“包含(includes)”应被解译为“包含但不限于”等)。
此外，如果一个所引入的权利要求叙述的特定数字是既定的，那么将在权利要求中明确地叙述此范围，并且在不存在此叙述的情况下，不存在此范围。例如，为了辅助理解，以下所附权利要求可能含有引入性短语“至少一个”和“一或多个”的使用以引入权利要求叙述。然而，此类短语的使用不应解释为暗示通过不定冠词“一(a/an)”引入权利要求叙述将含有如此引入的权利要求叙述的任何特定权利要求限于仅含有一个此类叙述的实施例，即使在同一个权利要求包含引入性短语“一或多个”或“至少一个”和例如“一”的不定冠词时也如此(例如，“一”应被解译为意味“至少一个”或“一或多个”)；这同样适用于使用定冠词来引入权利要求叙述的情况。
另外，即使明确叙述了所引入的权利要求叙述的特定数目，所属领域的技术人员将认识到，此类叙述应被解译为意指至少所叙述的数目(例如，在没有其它修饰语的情况下仅叙述“两个叙述”意味着至少两个叙述，或两个或更多个叙述)。此外，在使用类似于“A、B和C中的至少一个等”或“A、B和C中的一或多个等”的惯例的那些情况下，一般来说此构造既定单独包含A，单独包含B，单独包含C，一起包含A和B，一起包含A和C，一起包含B和C，或一起包含A、B和C等。
另外，应理解，无论在描述、权利要求书还是附图中，呈现两个或更多个替代术语的任何转折性词语或短语预期包含所述术语中的一个、所述术语中的任一个或这两个术语的可能性。举例来说，短语“A或B”将理解为包含“A”或“B”或“A和B”的可能性。
虽然本文已相对于某些说明的实施例描述了本公开，但所属领域的一般技术人员将认识和了解本发明不限于此。实际上，在不脱离如下文所要求的本发明和其合法等效物的范围的情况下，可对所说明和描述的实施例作出许多添加、删除和修改。另外，来自一个实施例的特征可以与另一个实施例的特征组合，同时仍涵盖在发明人所预期的本发明的范围内。

Claims (22)

1.一种设备，其包括：
主裸片；
目标裸片，其包含数据存储元件；
裸片间数据连接器，其将所述主裸片电耦合到所述目标裸片，所述裸片间数据连接器被配置成将写入数据位从所述主裸片传导到所述目标裸片，所述写入数据位待写入到所述数据存储元件；以及
裸片间错误校正连接器，其将所述主裸片电耦合到所述目标裸片，所述裸片间错误校正连接器与所述裸片间数据连接器分离，所述裸片间错误校正连接器被配置成将对应于所述写入数据位的错误校正信息从所述主裸片传导到所述目标裸片。
2.根据权利要求1所述的设备，其中所述裸片间数据连接器和所述裸片间错误校正连接器的至少一部分包括硅穿孔(TSV)。
3.根据权利要求1所述的设备，其中所述裸片间数据连接器和所述裸片间错误校正连接器的至少一部分包括线接合。
4.根据权利要求1所述的设备，其中所述裸片间错误校正连接器包括用于所述裸片间数据连接器的每八个裸片间连接器的两个裸片间连接器。
5.根据权利要求1所述的设备，其中所述错误校正信息包括循环冗余校验(CRC)位。
6.根据权利要求1所述的设备，其中所述错误校正信息包括用于每十六个写入数据位的两个错误校正位。
7.根据权利要求1所述的设备，其中所述目标裸片包括错误校正电路系统，所述错误校正电路系统被配置成：
响应于从所述主裸片接收到的所述写入数据位而产生新错误校正信息；和
如果所述新错误校正信息与从所述主裸片接收到的所述错误校正信息并不匹配，那么将错误信息提供到所述主裸片。
8.根据权利要求7所述的设备，其进一步包括以可操作方式耦合到所述主裸片的控制电路系统，所述控制电路系统被配置成从所述主裸片接收所述错误信息并响应于所述错误信息而重复写入操作。
9.根据权利要求1所述的设备，其中所述目标裸片包括错误校正电路系统，所述错误校正电路系统被配置成：
从所述数据存储元件接收读取数据；
产生对应于所述读取数据的错误校正信息；以及
提供待传输到所述主裸片的所述错误校正信息。
10.根据权利要求1所述的设备，其中：
所述裸片间数据连接器还被配置成将从所述数据存储元件读取的读取数据位从所述目标裸片传导到所述主裸片；且
所述裸片间错误校正连接器被配置成将由所述目标裸片基于所述读取数据位而确定的读取错误校正信息从所述目标裸片传导到所述主裸片。
11.根据权利要求1所述的设备，其中所述主裸片包含时钟电路系统，所述时钟电路系统被配置成对所述目标裸片的目标数据移位寄存器进行计时以在各自用于提供到所述时钟电路系统的时钟的每九个时钟循环的八个位的两个突发中经由所述裸片间数据连接器使所述写入数据位从所述主裸片移位到所述目标裸片。
12.根据权利要求11所述的设备，其中所述时钟电路系统进一步被配置成对所述目标裸片的目标错误移位寄存器进行计时以在用于所述时钟的每九个时钟循环的两个位的单个突发中经由所述裸片间错误校正连接器使所述错误校正信息从所述主裸片移位到所述目标裸片。
13.一种设备，其包括：
主裸片；
目标裸片，其包含数据存储元件和错误校正电路系统，所述错误校正电路系统被配置成基于由所述目标裸片从所述数据存储元件读取的读取数据位而产生错误校正信息；
裸片间数据连接器，其将所述主裸片电耦合到所述目标裸片，所述裸片间数据连接器被配置成将所述读取数据位从所述目标裸片传导到所述主裸片；以及
裸片间错误校正连接器，其将所述主裸片电耦合到所述目标裸片，所述裸片间错误校正连接器与所述裸片间数据连接器分离，所述裸片间错误校正连接器被配置成将所述错误校正信息从所述主裸片传导到所述目标裸片。
14.根据权利要求13所述的设备，其中所述目标裸片包含时钟电路系统，所述时钟电路系统被配置成触发所述主裸片经由所述裸片间数据连接器从所述目标裸片获得所述读取数据位。
15.根据权利要求14所述的设备，其中所述时钟电路系统进一步被配置成触发所述主裸片经由所述裸片间错误校正连接器从所述目标裸片获得所述错误校正信息。
16.根据权利要求15所述的设备，其中所述时钟电路系统被配置成触发所述主裸片每九个时钟循环获得所述错误校正信息一次以使每九个时钟循环的所述错误校正信息的两个位的单个突发移位到所述主裸片。
17.一种包括存储器装置的计算系统，所述存储器装置包括：
存储器裸片的堆叠，其包含
多个目标裸片，所述多个目标裸片中的每一个包含数据存储元件和错误校正电路系统，所述多个目标裸片中的每一个的所述错误校正电路系统被配置成产生对应于从所述数据存储元件读取的读取数据位的错误校正信息；
控制电路系统，其包含被配置成产生对应于待写入到所述多个目标裸片中的一个的所述数据存储元件的写入数据位的错误校正信息的错误校正电路系统；
主裸片，其被配置成充当所述控制电路系统与所述多个目标裸片中的每一个之间的接口；
裸片间数据连接器，其将所述主裸片以可操作方式耦合到所述多个目标裸片中的每一个，所述裸片间数据连接器被配置成将所述写入数据位从所述主裸片传导到所述多个目标裸片并将所述读取数据位从所述多个目标裸片传导到所述主裸片；以及
裸片间错误校正连接器，其与所述裸片间数据连接器分离，所述裸片间错误校正连接器将所述主裸片以可操作方式耦合到所述多个目标裸片中的每一个，所述裸片间错误校正连接器被配置成将对应于所述写入数据位的所述错误校正信息从所述主裸片传导到所述多个目标裸片并将对应于所述读取数据位的所述错误校正信息从所述多个目标裸片传导到所述主裸片。
18.根据权利要求17所述的计算系统，其进一步包括：
一或多个处理器，其以可操作方式耦合到所述存储器装置；
一或多个非易失性数据存储装置，其以可操作方式耦合到所述一或多个处理器；
一个或多个输入装置，其以可操作方式耦合到所述一或多个处理器；以及
一或多个输出装置，其以可操作方式耦合到所述一或多个处理器。
19.根据权利要求17所述的计算系统，其中所述裸片间错误校正连接器包含用于所述裸片间数据连接器的每八个裸片间数据连接器的所述裸片间错误校正连接器中的两个裸片间错误校正连接器。
20.一种操作存储器裸片的堆叠的方法，所述方法包括：
由存储器裸片的所述堆叠的主裸片从控制电路系统接收写入数据位和与所述写入数据位相关联的错误校正位；
经由裸片间数据连接器将所述写入数据位传导到存储器裸片的所述堆叠的目标裸片；
经由裸片间错误校正连接器将与所述写入数据位相关联的错误校正信息传导到所述目标裸片；
由所述目标裸片产生与由所述目标裸片从所述主裸片接收到的所述写入数据位相关联的新错误校正信息；
由所述目标裸片将从所述主裸片接收到的所述错误校正信息与所述新错误校正信息进行比较；
响应于从所述主裸片接收到的所述错误校正信息不同于所述新错误校正信息的确定而产生错误信息；以及
响应于从所述主裸片接收到的所述错误校正信息与所述新错误校正信息匹配的确定而将所述写入数据位写入到所述目标裸片的数据存储元件。
21.一种操作存储器裸片的堆叠的方法，所述方法包括：
从存储器裸片的所述堆叠的目标裸片的数据存储元件读取读取数据位；
由所述目标裸片产生与所述读取数据位相关联的错误校正信息；
经由裸片间数据连接器将写入数据位传导到存储器裸片的所述堆叠的主裸片；
经由裸片间错误校正连接器将与所述读取数据位相关联的所述错误校正信息传导到所述主裸片；以及
由所述主裸片将所述读取数据位和相关联错误校正信息提供到控制电路系统。
22.根据权利要求21所述的方法，其进一步包括；
由所述控制电路系统产生与由所述主裸片提供的所述读取数据位相关联的新错误校正信息；
将从所述主裸片接收到的所述错误校正信息与所述新错误校正信息进行比较；以及
如果从所述主裸片接收到的所述错误校正信息与所述新错误校正信息并不匹配，那么重复读取操作。
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