TW202215255A - 具有組合存取機制之設備及用於操作其之方法 - Google Patents

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Abstract

本發明描述與組合及利用具有互補特性之多個記憶體電路有關之方法、設備及系統。一種設備可包含具有一第一特性之一第一記憶體電路及具有一第二特性之一第二記憶體電路。該等第一及第二記憶體電路之接觸墊可並聯連接且連接至一共同介面，該共同介面經組態以在該設備與一外部裝置之間傳達資料。

Description

具有組合存取機制之設備及用於操作其之方法
所揭示實施例係關於裝置，且特定言之係關於具有存取控制機制之半導體記憶體裝置及用於操作其之方法。
一設備(例如，一處理器、一記憶體系統及/或其他電子設備)可包含經組態以儲存及/或處理資訊之一或多個半導體電路。例如，設備可包含一記憶體裝置，諸如一揮發性記憶體裝置、一非揮發性記憶體裝置或一組合裝置。記憶體裝置(諸如動態隨機存取記憶體(DRAM))利用電磁能量來儲存及存取資料。
技術改良通常與增加操作速度及/或減小設備及/或其中之電路之大小/佔用面積相關聯。對於記憶體裝置，可藉由增加記憶體電路之密度來達成改良。然而，增加密度可為管理功率、效能及/或錯誤提供愈來愈多的挑戰。
本發明之一項實施例係關於一種設備，其包括：一第一記憶體電路、一第二記憶體電路、一共同介面及一選擇介面。該第一記憶體電路具有一第一組接觸墊、一第一類型之一第一效能度量及一第二類型之一第二效能度量。該第二記憶體電路具有一第二組接觸墊，該第一類型之一第三效能度量及該第二類型之一第四效能度量。該第一效能度量超過該第三效能度量。該第四效能度量超過該第二效能度量。該共同介面連接至並聯之該第一組接觸墊及該第二組接觸墊，且經組態以與一外部裝置傳達資料。該選擇介面經組態以選擇該第一記憶體電路或該第二記憶體電路以執行對應於該經傳達資料之一記憶體操作。
本發明之另一實施例係關於一種記憶體系統，其包括：一記憶體裝置及一記憶體控制器。該記憶體裝置包含：一較低密度較高效能(lower density-higher performance) (LD-HP)記憶體晶片、一較高密度較低效能(HD-LP)記憶體晶片及一共同介面。該LD-HP記憶體晶片具有一第一組接觸墊。該HD-LP記憶體晶片具有一第二組接觸墊。該共同介面將該第一組接觸墊及該第二組接觸墊並聯連接以傳達資料。該記憶體控制器電耦合至該記憶體裝置之該共同介面，該記憶體控制器經組態以：自一主機裝置接收一服務品質(QoS)指示符，其中該QoS指示符與一讀取操作或一寫入操作相關聯；基於該QoS指示符產生一晶片選擇(CS)信號，其中該CS信號用於選擇該LD-HP記憶體晶片或該HD-LP記憶體晶片之任一者；及管理該記憶體裝置與該主機裝置之間之該資料之一流量，其中該資料與該讀取或該寫入操作相關聯。
本發明之另一實施例係關於一種操作一記憶體系統之方法。該方法包括：接收與儲存於一記憶體裝置中之資料相關聯之一記憶體操作；接收與該記憶體操作相關聯之一服務品質(QoS)指示符；基於該QoS指示符產生一晶片選擇(CS)信號，其中該CS信號用於選擇LD-HP記憶體晶片或HD-LP記憶體晶片之任一者；及根據該CS信號在該LD-HP記憶體晶片或該HD-LP記憶體晶片之任一者處執行該記憶體操作。該記憶體裝置包含：一較低密度較高效能(LD-HP)記憶體晶片、一較高密度較低效能(HD-LP)記憶體晶片及一共同介面。該LD-HP記憶體晶片具有一第一組接觸墊。該HD-LP記憶體晶片具有一第二組接觸墊。該共同介面將該第一組接觸墊及該第二組接觸墊並聯連接以傳達資料。
如下文更詳細描述，本文中揭示之技術係關於一種諸如用於記憶體系統、具有記憶體裝置之系統、相關方法等之用於控制對信號之存取的設備。設備(例如，一記憶體裝置及/或包含記憶體裝置之一系統)可在一個封裝/裝置單元內(例如，在一個多晶粒封裝內或在一記憶體模組內)包含不同類型之記憶體電路(例如，記憶體陣列)。在一些實施例中，一DRAM裝置(例如，一DRAM封裝或一DRAM模組)可包含(1)一或多個半導體晶粒或晶片，其等具有較低記憶體儲存密度及較高效能(低密度高效能(LD-HP)記憶體)，及(2)一或多個半導體晶粒或晶片，其等具有較高記憶體儲存密度及較低效能(高密度低效能(HD-LP)記憶體)。作為一實例，較高效能可對應於與錯誤校正碼(ECC)相關聯之較短刷新間隔、較短命令回應時間、較快同步時間及/或較高功率消耗位準。
設備可與一記憶體控制器及/或一主機裝置(例如，實施一作業系統之一處理器)互動，且將不同類型之資料儲存至不同類型之記憶體電路中。例如，DRAM可將與較高服務品質(QoS)參數相關聯之資料儲存於LD-HP記憶體中。設備可為記憶體控制器及/或主機裝置之不同類型之記憶體電路提供一共同/相同介面。例如，DRAM可具有並聯連接之資料連接(例如，DQ墊)及/或位址連接(例如，行位址(CA)墊)。DRAM可使用晶片選擇(CS)信號來控制晶粒LD-HP記憶體及HD-LP記憶體之間的存取。因此，設備可降低功率消耗(經由例如降低與較低QoS值相關聯之資料的刷新功率)，同時提供對與較高QoS值相關聯之資料的較快存取(經由例如排程對應位址之早期讀取操作)。
在一些實施例中，設備可經組態以同時起始不同類型之記憶體電路之資料操作(例如，讀取及/或寫入操作)。對於不同電路，不同效能位準可在不同時間完成操作。因此，設備可藉由同時起始資料操作同時防止輸出彼此干擾而進一步改良總體效能速度。
圖1係根據本技術之一實施例之一設備100可在其中操作的一例示性環境101之一繪示。設備100可包含一記憶體裝置或系統，諸如一揮發性記憶體、一非揮發性記憶體或一組合裝置/系統。例如，設備100可包含一DRAM。
設備100可電耦合至一設備控制器102及一系統控制器104 (例如，一組處理器)。一些例示性操作環境可包含具有一中央處理單元(CPU)作為系統控制器104之一運算系統，系統控制器104與一記憶體控制器(例如，設備控制器102)互動以將資料寫入至一DRAM (例如，設備100)及自DRAM讀取資料。系統控制器104可根據一作業系統運作且將操作通信106 (例如，讀取/寫入命令、寫入資料、位址等)發送至記憶體控制器。設備100亦可將讀取資料作為操作通信106發送回系統控制器104。與操作通信106一起，CPU可發送與經命令資料操作相關聯之一優先級指示108 (例如，一服務品質(QoS)值)。優先級指示108可對應於對與經命令操作及/或相關聯資料相關聯之資料存取速度、資料存取頻率及/或資料準確度的偏好或要求。設備控制器102可根據位址及/或優先級指示108管理至或來自設備100之資料流量。
設備100可在一個裝置內(例如，在一個封裝內或在一共同基板上)包含具有不同類型或特性之多個記憶體單元(例如，晶粒或晶片)。例如，設備100可包含具有不同密度及/或效能位準之一第一記憶體112及一第二記憶體114。第一記憶體112可為一LD-HP記憶體陣列，且第二記憶體114可為一HD-LP記憶體陣列。
第一記憶體112及第二記憶體114可經組態以共用與操作通信106相關聯之一共同介面。例如，第一記憶體112及第二記憶體114之資料連接116 (例如，DQ墊)可並聯連接。同樣地，第一記憶體112及第二記憶體114之位址連接118 (例如，CA墊)可並聯連接。可分別根據對應於優先級指示108之一第一CS連接122及一第二CS連接124來存取第一記憶體112及第二記憶體114。例如，設備控制器102可根據優先級指示108產生CS信號。設備100可經組態以根據不同類型或特性映射CS信號。
因此，設備控制器102及/或系統控制器104可能不可知(agnostic to)或不瞭解(blind to)第一記憶體112及第二記憶體114之內部分離/管理。換言之，設備100外部之裝置可使用一共同介面以利用不同特性，而未考量或管理用於提供不同特性之不同類型之電路。
作為一闡釋性實例，環境101可對應於一運算裝置，諸如一電腦、一伺服器、一智慧型電話、一可穿戴裝置等。系統控制器104可為一處理器或一CPU，設備控制器102可為一記憶體控制器，且設備100可為一DRAM。CPU可根據一作業系統運作，且發送/接收至記憶體控制器之操作通信106 (例如，讀取/寫入命令、讀取/寫入資料、位址等)。與操作通信106一起，CPU可發送與經命令資料操作相關聯之優先級指示108 (例如，一服務品質(QoS)值)。優先級指示108可對應於對資料存取速度、資料存取頻率及/或資料準確度之偏好或要求。記憶體控制器可根據位址及/或優先級指示108管理至設備100之資料(例如，讀取/寫入資料)之流量。對於讀取及/或寫入操作，記憶體控制器可根據QoS指示符產生CS信號。DRAM可包含對應於CS信號及QoS指示符之一或多個LD-HP晶粒及一或多個HD-LP晶粒。
圖2係根據本技術之一實施例之設備100 (例如，一半導體晶粒總成，其包含一個三維整合(3DI)裝置或一晶粒堆疊封裝)之一方塊圖。例如，設備100可包含一DRAM或包含一或多個晶粒/晶片之DRAM之一部分。
設備100可包含一記憶體胞元陣列，諸如記憶體陣列250。記憶體陣列250可包含複數個記憶體庫(例如，記憶體庫1至15)，且各記憶體庫可包含複數個字線(WL)、複數個位元線(BL)及配置於字線與位元線之相交點處之複數個記憶體胞元。記憶體胞元可包含若干不同記憶媒體類型之任一者，包含電容式、磁阻式、鐵電性、相變或類似者。可藉由一列解碼器240執行一字線WL之選擇，且可藉由一行解碼器245執行一位元線BL之選擇。感測放大器(SAMP)可經提供用於對應位元線BL且連接至至少一個各自本地I/O線對(LIOT/B)，該至少一個LIOT/B繼而可經由可用作開關之傳送閘(TG)耦合至各自之至少一個主I/O線對(MIOT/B)。感測放大器及傳送閘可基於來自解碼器電路之控制信號操作，解碼器電路可包含命令解碼器215、列解碼器240、行解碼器245、記憶體陣列250之任何控制電路或其等之任何組合。記憶體陣列250亦可包含板線及用於管理其等操作之對應電路。
設備100可採用複數個外部終端，該等外部終端包含分別耦合至一命令匯流排及一位址匯流排以接收命令信號(CMD)及位址信號(ADDR)之命令及位址終端。設備100可進一步包含用於接收一晶片選擇信號(CS)之一晶片選擇終端，用於接收時脈信號CK及CKF之時脈終端，用於接收資料時脈信號WCK及WCKF之資料時脈終端，資料終端DQ、RDQS、DBI及DMI，電源供應終端VDD、VSS及VDDQ。
命令終端及位址終端可從外部被供應一位址信號及一記憶體庫位址信號(圖2中未展示)。供應至位址終端之位址信號及記憶體庫位址信號可經由一命令/位址輸入電路205傳送至一位址解碼器210。位址解碼器210可接收位址信號且將一經解碼列位址信號(XADD)供應至列解碼器240，且將一經解碼行位址信號(YADD)供應至行解碼器245。位址解碼器210亦可接收記憶體庫位址信號(BADD)且將記憶體庫位址信號供應至列解碼器240及行解碼器245兩者。
命令及位址終端可從一記憶體控制器被供應命令信號(CMD)、位址信號(ADDR)及晶片選擇信號(CS)。命令信號可表示來自記憶體控制器之各種記憶體命令(例如，包含存取命令，其等可包含讀取命令及寫入命令)。晶片選擇信號可用於選擇設備100以對提供至命令及位址終端之命令及位址作出回應。當一有效晶片選擇信號被提供至設備100時，可解碼命令及位址，且可執行記憶體操作。命令信號可經由命令/位址輸入電路205作為內部命令信號ICMD提供至一命令解碼器215。命令解碼器215可包含用於解碼內部命令信號ICMD以產生用於執行記憶體操作之各種內部信號及命令(例如，用於選擇一字線之一列命令信號及用於選擇一位元線之一行命令信號)的電路。命令解碼器215可進一步包含用於追蹤各種計數或值(例如，由設備100接收之刷新命令或由設備100執行之自刷新操作的計數)之一或多個暫存器。
可自記憶體陣列250中由列位址(例如，隨一有效命令提供之位址)及行位址(例如，隨讀取提供之位址)指定之記憶體胞元讀取讀取資料。讀取命令可藉由命令解碼器215接收，命令解碼器215可將內部命令提供至輸入/輸出(I/O)電路260，使得可經由讀取/寫入放大器255及I/O電路260根據RDQS時脈信號從資料終端DQ、RDQS、DBI及DMI輸出讀取資料。可在由讀取延時資訊RL定義之一時間提供讀取資料，該讀取延時資訊RL可程式化於設備100中，例如，在一模式暫存器(圖2中未展示)中。讀取延時資訊RL可依據CK時脈信號之時脈循環來定義。例如，讀取延時資訊RL可為在藉由設備100接收讀取命令之後，當提供相關聯讀取資料時之CK信號之時脈循環之一數目。
寫入資料可根據WCK及WCKF時脈信號供應至資料終端DQ、DBI及DMI。寫入命令可藉由命令解碼器215接收，命令解碼器215可將內部命令提供至I/O電路260，使得寫入資料可藉由I/O電路260中之資料接收器接收且經由I/O電路260及讀取/寫入放大器255供應至記憶體陣列250。寫入資料可寫入於由列位址及行位址指定之記憶體胞元中。可在由寫入延時WL資訊定義之一時間將寫入資料提供至資料終端。寫入延時WL資訊可程式化於設備100中，例如，在模式暫存器中。寫入延時WL資訊可依據CK時脈信號之時脈循環來定義。例如，寫入延時資訊WL可為在藉由設備100接收寫入命令之後，當接收相關聯寫入資料時之CK信號之時脈循環之一數目。
電源供應終端可被供應電源供應電位V DD及V SS。此等電源供應電位V DD及V SS可被供應至一內部電壓產生器電路270。內部電壓產生器電路270可基於電源供應電位V DD及V SS產生各種內部電位V PP、V OD、V ARY、V PERI及類似者。內部電位V PP可用於列解碼器240中，內部電位V OD及V ARY可用於包含於記憶體陣列250中之感測放大器中，且內部電位V PERI可用於許多其他電路區塊中。
電源供應終端亦可被供應電源供應電位V DDQ。電源供應電位V DDQ可連同電源供應電位VSS一起供應至I/O電路260。在本技術之一實施例中，電源供應電位V DDQ可為相同於電源供應電位V SS之電位。在本技術之另一實施例中，電源供應電位V DDQ可為不同於電源供應電位V DD之一電位。然而，專用電源供應電位V DDQ可用於I/O電路260，使得由I/O電路260產生之電源供應雜訊未傳播至其他電路區塊。
時脈終端及資料時脈終端可被供應外部時脈信號及互補外部時脈信號。外部時脈信號CK、CKF、WCK、WCKF可被供應至一時脈輸入電路220。CK及CKF信號可為互補的，且WCK及WCKF信號亦可為互補的。互補時脈信號可具有相反之時脈位準，且同時在相反之時脈位準之間轉變。例如，當一時脈信號處於一低時脈位準時，一互補時脈信號處於一高位準，且當時脈信號處於一高時脈位準時，互補時脈信號處於一低時脈位準。此外，當時脈信號從低時脈位準轉變至高時脈位準時，互補時脈信號從高時脈位準轉變至低時脈位準，且當時脈信號從高時脈位準轉變至低時脈位準時，互補時脈信號從低時脈位準轉變至高時脈位準。
包含於時脈輸入電路220中之輸入緩衝器可接收外部時脈信號。例如，當藉由來自命令解碼器215之一時脈/啟用信號啟用時，一輸入緩衝器可接收時脈/啟用信號。時脈輸入電路220可接收外部時脈信號以產生內部時脈信號ICLK。內部時脈信號ICLK可被供應至一內部時脈電路230。內部時脈電路230可基於自命令/位址輸入電路205接收之內部時脈信號ICLK及一時脈啟用(圖2中未展示)來提供各種相位及頻率控制之內部時脈信號。例如，內部時脈電路230可包含接收內部時脈信號ICLK且將各種時脈信號提供至命令解碼器215的一時脈路徑(圖2中未展示)。內部時脈電路230可進一步提供I/O時脈信號。I/O時脈信號可被供應至輸入/輸出電路260，且可用作用於判定讀取資料之輸出時序及/或寫入資料之輸入時序的時序信號。可以多個時脈頻率提供I/O時脈信號，使得可以不同資料速率自設備100輸出資料及將資料輸入至設備100。當需要高記憶體速度時，可期望一較高時脈頻率。當需要較低功率消耗時，可期望一較低時脈頻率。內部時脈信號ICLK亦可供應至一時序產生器235，且因此可產生各種內部時脈信號。
設備100可連接至能夠利用記憶體用於暫時或永久資訊儲存之若干電子裝置之任一者，或其之一組件。例如，設備100之一主機裝置(例如，圖1之系統控制器104)可為一運算裝置，諸如一桌上型或可攜式電腦、一伺服器、一手持式裝置(例如，一行動電話、一平板電腦、一數位閱讀器、一數位媒體播放器)，或其等之某一組件(例如，一中央處理單元、一協同處理器、一專用記憶體控制器等)。主機裝置可為一網路化裝置(例如，一交換機、一路由器等)或數位影像、音訊及/或視訊之一記錄器、一車輛、一器具、一玩具或若干其他產品之任一者。在一項實施例中，主機裝置可直接連接至設備100；但在其他實施例中，主機裝置可間接連接至記憶體裝置(例如，經由一網路化連接或透過中間裝置)。
圖2之設備100可具有不同封裝格式。圖3A係繪示根據本技術之一實施例之圖2之設備100的一第一例示性封裝100a之一橫截面視圖。第一例示性封裝100a可對應於一個多晶粒封裝。在一些實施例中，第一記憶體112及第二記憶體114可各自實施為一半導體晶粒。第一記憶體112及第二記憶體114可附接在一基板302 (例如，一印刷電路板(PCB)、矽基板、一陶瓷結構、一金屬結構等)上方。例如，晶粒可附接在彼此上方以形成一晶粒堆疊306。替代地，晶粒可跨一橫向方向附接且分開一橫向距離。
晶粒可彼此電耦合及/或促進晶粒與基板302之間之連接。例如，第一記憶體112及第二記憶體114可透過連接器、凸塊、墊、線接合及類似者彼此電耦合。再者，晶粒可包含經組態以提供穿過對應晶粒之矽基板之電耦合的貫穿矽通孔(TSV)。
第一記憶體112及第二記憶體114可包封在將晶粒與外部環境隔離之一囊封劑304 (例如，樹脂材料)中。因此，基板302可為第一記憶體112及第二記憶體114兩者提供一外部介面(經由例如佈線、跡線、墊、接觸件、焊料凸塊等)。
作為另一例示性封裝格式，圖3B係繪示根據本技術之一實施例之圖2之設備100的一第二例示性封裝100b之一橫截面視圖。第二例示性封裝100b可對應於一個多晶粒模組，諸如一記憶體模組。如同第一例示性封裝100a，第一記憶體112及第二記憶體114可各自實施為一半導體晶粒。第一記憶體112及第二記憶體114可跨一橫向方向附接在一基板312 (例如，一印刷電路板(PCB)、矽基板、一陶瓷結構等)上方，且分開一橫向距離。基板312可經組態以為第一記憶體112及第二記憶體114兩者提供一外部介面。第一記憶體112及第二記憶體114可經包封或暴露。
圖4係根據本技術之一實施例之設備之一詳細實例。在一些實施例中，設備100可在一單一裝置單元/封裝內包含一或多個LD-HP記憶體402 (各自對應於例如圖1之第一記憶體112)、一第一HD-LP記憶體404及/或一第二HD-LP記憶體406 (各自對應於例如圖1之第二記憶體114)，如上文描述。LD-HP記憶體402可為一半導體晶片，其包含相對於HD-LP記憶體404及406呈較低密度(例如，關於一給定組之支援電路及/或封裝之胞元的數目)之記憶體胞元。相對於HD-LP記憶體404及406，LD-HP記憶體402可經組態以提供相對較高之效能，諸如關於與ECC操作(例如，資料更新/校正)相關聯之刷新間隔、較短命令回應時間、較快同步時間及/或較高功率消耗位準。例如，LD-HP記憶體402可經組態以具有較快(例如，相對於HD-LP記憶體404及406或根據一預先存在之分類)同步時序參數，諸如讀取至第一資料之間隔時間(t AA)、啟動至預充電之時間(例如，ACT至PRE；t RCD)、預充電之時間(例如，一復原期；t RP)、刷新命令之時間(time refresh command) (t RFC)及類似者。
在一些實施例中，LD-HP記憶體402可為一低功率雙倍資料速率5 (LP-DDR5) DRAM裝置，且HD-LP記憶體404及406可各自為實施不同於LD-HP記憶體402 (例如，電容式儲存媒體)之至少一個介面協定及/或至少一個資料儲存技術(例如，磁性儲存媒體、相變儲存媒體、鐵電儲存媒體等)的一記憶體裝置(例如，一混合記憶體)。可將LP-DDR5及混合記憶體組合為設備100內之不同等級。混合記憶體可經組態以依少於LP-DDR5之記憶體刷新進行操作，及/或不進行任何記憶體刷新操作。替代地，LD-HP記憶體402可為具有「X」位元校正機制(例如，1位元ECC組態)之一較低密度LP-DDR5裝置，且HD-LP記憶體404及406可為具有「Y」位元校正機制(例如，3位元ECC組態)之較高密度LP-DDR5裝置，其中Y＞X。因此，較低密度裝置可提供比較高密度裝置快之核心存取時間。較高密度裝置之刷新間隔時間可大於(例如，超過兩倍)較低密度裝置。替代地，設備100內之不同記憶體可包含具有互補特性之其他類型之記憶體，諸如新興記憶體。
LD-HP記憶體402及/或HD-LP記憶體404/406/等可運用一共同介面412彼此電耦合。共同介面412可包含跨LD-HP記憶體402及HD-LP記憶體404/406/等共用之資料連接116及位址連接118。例如，資料連接116可包含一資料匯流排(DQ＜N:0＞)，且其將絕對不同之晶粒並聯電連接。同樣地，位址連接118可包含一位址匯流排(例如，一行位址(CA)匯流排)，其將絕對不同之晶粒並聯電連接。
如圖4中繪示，LD-HP記憶體402之資料埠DQ＜N:0＞可並聯連接至HD-LP記憶體404及406之資料埠；晶粒之行位址埠CA＜M:0＞可並聯連接。在一些實施例中，第一HD-LP記憶體404及第二HD-LP記憶體406可經組態以各自儲存/提供一資料單元之一獨有部分。換言之，第一HD-LP記憶體404及HD-LP記憶體406作為各寫入/讀取資料之一單一群組/單元，該寫入/讀取資料預期用於該群組。例如，第一HD-LP記憶體404可經組態以儲存一資料單元(例如，一字)之一第一部分(例如，位元J:0)且提供對該第一部分之存取，且第二HD-LP記憶體406可經組態以儲存資料單元之一第二部分(例如，位元N:J+1)且提供對該第二部分之存取。因此，第一HD-LP記憶體404可包含一第一組資料埠422 (例如，DQ＜J:0＞)，且第二HD-LP記憶體406可包含一第二組資料埠424 (例如，DQ＜N:J+1＞)。第一組資料埠422可連接至LD-HP記憶體402之一對應組DQ連接。第二組資料埠424可連接至LD-HP記憶體402之一不同組DQ連接。
基於共用/並聯連接，圖1之設備控制器102及/或圖1之系統控制器104可經由資料連接116將寫入資料同時發送至LD-HP記憶體402以及HD-LP記憶體404及406。同樣地，設備控制器102及/或系統控制器104可將寫入位址同時發送至LD-HP記憶體402以及HD-LP記憶體404及406。在讀取/寫入資料時，設備100可經組態以使用不同CS連接122及124選擇記憶體群組及對應優點。當一群組晶粒經組態以操作為一單一儲存單元(例如，如上文描述之第一HD-LP記憶體404及第二HD-LP記憶體406)時，CS埠可彼此連接。例如，第一HD-LP記憶體404之一第一CS埠426可連結至第二HD-LP記憶體406之一第二CS埠428及第二CS連接124。因此，可運用經由第二CS連接124發送之一單一對應CS信號(CS1)同時選擇第一HD-LP記憶體404及第二HD-LP記憶體406兩者。
對於讀取操作，CS信號可將資料之一來源指定為LD-HP記憶體402或HD-LP記憶體404及406之組。設備100可存取對應於(若干)選定晶片內之CA之儲存位置，且將讀取資料提供至資料連接116上。因此，可將讀取資料傳達回至設備控制器102及系統控制器104。
在一些實施例中，設備100及/或設備控制器102可經組態以跨LD-HP記憶體402以及HD-LP記憶體404及406之組儲存或複製相同資料。設備100及/或設備控制器102可根據與請求相關聯之一緊急程度來選擇資料之來源。在一些實施例中，設備100可包含提供低密度及高效能之一組不同或非匹配類型之晶粒，及/或提供高密度及低效能之一組不同或非匹配類型之晶粒。
作為一闡釋性實例，一些記憶體裝置可經組態以依賴於ECC校正來抵消儲存錯誤(其因例如列錘事件或電荷隨時間消散引起)且保持或復原有效資料。為了進一步增加資料錯誤方面之可靠性，記憶體裝置可針對ECC使用額外(例如，一個以上)同位檢查(parity)。運用ECC，可基於錯誤校正容量減少資料刷新之頻率及/或持續時間。然而，ECC操作，特別是隨著同位位元之數目之增加，可能使裝置之效能(例如，讀取回應時間)降級。對於減少或消除ECC校正之記憶體裝置，可使用更頻繁及/或更長持續時間之刷新操作來維持準確電荷位準，藉此維持經儲存資料之有效/可靠性。因此，功率消耗歸因於增加的刷新頻率/持續時間而增長。隨著記憶體密度/功能性之增加，增加的功率消耗成為進一步之問題。對於具有有限功率之裝置(例如，行動及/或可穿戴裝置)，刷新功率之增加可減少總體系統之操作容量/持續時間。因此，要求記憶體裝置提供高效能同時維持資料可靠性且維持/降低功率消耗。
藉由將LD-HP記憶體402及HD-LP記憶體404/406組合至一單一記憶體裝置(例如，DRAM)中，設備100可同時提供高效能(例如，經由LD-HP記憶體402更快地存取)及資料可靠性(經由例如刷新操作及/或ECC操作)，同時提供一所要儲存容量。此外，設備可藉由減少對儲存容量執行之刷新及/或ECC操作之一總和來為總體設備100提供降低之功率消耗。設備100可藉由減少讀取/寫入循環之平均持續時間來進一步降低功率消耗而具有增加的效能。不同於利用不同介面/協定來組合不同類型之記憶體之習知架構(例如，快取記憶體及RAM之一組合、揮發性及非揮發性之一組合等)，設備100可使用共同介面412及一個對應協定來利用LD-HP記憶體402及HD-LP記憶體404/406之優點。換言之，設備控制器102及系統控制器104可能不瞭解設備100內之不同架構，且視需要利用一共同協定來存取所要特性/優點。
圖5繪示根據本技術之一實施例之圖4之設備100中的不同類型之記憶體(例如，圖4之LD-HP記憶體402以及圖4之HD-LP記憶體404及406)之例示性操作狀態。操作狀態可藉由一第一時序圖500來表示，第一時序圖500描述與圖4之HD-LP記憶體404/406之一讀取操作相比，與圖4之LD-HP記憶體402之一讀取操作相關聯之動作組。
第一時序圖500可繪示一時脈信號、一第一CS信號502、一第二CS信號504及一命令序列之例示性時序。命令序列可包含與第一CS信號502之一有效狀態同時之一第一預充電(PRE)命令512。因此，第一PRE命令512可藉由LD-HP記憶體402接收，以用於準備或預充電其中之必要電路以進行讀取操作。命令序列可進一步包含與第二CS信號504之一有效狀態同時之一第二PRE命令514。因此，第二PRE命令514可藉由HD-LP記憶體404/406接收，以用於準備或預充電其中之必要電路以進行讀取操作。
命令序列可包含在一第一預充電延遲516 (例如，LD-HP記憶體402完成預充電動作之一最大持續時間)之後跟隨第一PRE命令512的一第一啟動(ACT)命令522。第一ACT命令522可與第一CS信號502之一有效狀態同時發生，以協調藉由LD-HP記憶體402之接收。類似地，命令序列可包含在一第二預充電延遲518 (例如，HD-LP記憶體404/406完成預充電動作之一最大持續時間)之後跟隨第二Pre命令514的一第二ACT命令524。第二ACT命令524可與第二CS信號504之一有效狀態同時發生，以協調藉由HD-LP記憶體404/406之接收。LD-HP記憶體402可經組態以提供比HD-LP記憶體404/406快之一回應，且第一預充電延遲516可短於第二預充電延遲518。
命令序列可包含分別跟隨第一ACT命令522及第二ACT命令524之一第一讀取(READ)命令532及一第二讀取命令534。第一讀取命令532可伴隨第一CS信號502之有效狀態以藉由LD-HP記憶體402接收，且第二讀取命令534可伴隨第二CS信號504之有效狀態以藉由HD-LP記憶體404/406接收。讀取命令532及534可延遲達各自之第一啟動延遲526 (例如，LD-HP記憶體402啟動一電路/記憶體庫用於讀取經請求位置處之資料的一最大持續時間)及第二啟動延遲528 (例如，HD-LP記憶體404/406啟動一電路/記憶體庫用於讀取經請求位置處之資料的一最大持續時間)。第一啟動延遲526可短於第二啟動延遲528。
回應於第一讀取命令532，LD-HP記憶體402可判定經請求位置處之資料，且相應地產生一第一讀取輸出542。第一讀取輸出542可延遲達一第一讀取延遲536。HD-LP記憶體404/406可回應於第二讀取命令534而判定經請求位置處之資料，且產生一第二讀取輸出544。第二讀取輸出544可延遲達一第二讀取延遲538。第一讀取延遲536可短於第二讀取延遲538。第一讀取輸出542及/或第二讀取輸出544可延遲達一輸出處理延遲(t WCKDQO)。
如上文描述，LD-HP記憶體402可經組態以比提供第二讀取輸出544之HD-LP記憶體404/406更快地提供第一讀取輸出542。例如，與HD-LP記憶體404/406相比，LD-HP記憶體402可包含提供更快輸出之更短資料路徑、更快時脈、更快開關、更高操作電壓及類似者。因此，第一預充電延遲516、第一啟動延遲526及/或第一讀取延遲536之一組合可短於/小於第二預充電延遲518、第二啟動延遲528及/或第二讀取延遲538之一組合。
上文描述之各種延遲可藉由圖1之設備100及/或圖1之設備控制器102預先判定且為其所知。因此，設備控制器102可將LD-HP記憶體402及HD-LP記憶體404/406之讀取操作排程為重疊。換言之，PRE、ACT及/或READ動作之至少部分可跨LD-HP記憶體402及HD-LP記憶體404/406同時發生。在排程並行/同時讀取操作時，設備100及/或設備控制器102可依賴於已知延遲及延遲之間之差，使得第一讀取輸出542及第二讀取輸出544在時間上分開(即，在時間上不重疊)。
圖6繪示根據本技術之一實施例之圖4之設備100中的不同類型之記憶體(例如，圖4之LD-HP記憶體402以及圖4之HD-LP記憶體404及406)之例示性互補特性。例如，一第二時序圖600繪示不同類型之記憶體之刷新頻率。如所繪示，與HD-LP記憶體404/406之一第二刷新時序604相比，LD-HP記憶體402之一第一刷新時序602可更頻繁。作為一實例，第一刷新時序602可表示LD-HP記憶體402之刷新間隔時間(Time Refresh Interval) (t REFI)，且第二刷新時序604可表示HD-LP記憶體404/406之t REFI。刷新時序可對應於記憶體之ECC容量/組態。在一些實施例中，諸如對於新興記憶體，可消除刷新操作。因此，HD-LP記憶體可基於減少設備100之刷新操作之總體數目來提供上文論述之功率節省。
再者，一第三時序圖650可繪示不同類型記憶體之刷新持續時間。如所繪示，LD-HP記憶體402之一第一刷新持續時間652可短於HD-LP記憶體404/406之一第二刷新持續時間654。作為一實例，第一刷新持續時間652可表示LD-HP記憶體402之刷新命令之時間(t RFC)，且第二刷新持續時間654可表示HD-LP記憶體404/406之t RFC。因此，與HD-LP記憶體404/406相比，LD-HP記憶體402可藉由能夠在一更短時間量內存取經儲存資料而提供上文論述之效能優點(例如，讀取回應)。
圖7A係繪示根據本技術之一實施例之製造一設備(例如，圖1之設備100，諸如圖3A之第一例示性封裝100a及/或圖3B之第二例示性封裝100b)的一例示性方法700之一流程圖。
在方塊702，可提供一第一晶粒(例如，圖1之第一記憶體112，諸如圖4之LD-HP記憶體402)。經提供第一晶粒可具有一第一組特性，諸如一回應時間、一刷新速率、一ECC容量、一刷新持續時間、一記憶體密度、一功率消耗位準等。在方塊704，可提供一第二晶粒(例如，圖1之第二記憶體114，諸如圖4之HD-LP記憶體404/406)。經提供第二晶粒可具有對應於第一組特性之一第二組特性。第一及第二組特性可彼此互補。例如，相較於第二晶粒，第一晶粒可經組態以提供較快回應，如上文所描述。再者，相較於第一晶粒及/或作為對回應速度之權衡，第二晶粒可經組態以具有較高記憶體密度(例如，對於較小實體佔用面積之相同儲存容量)、較低功率消耗、較不頻繁刷新等。在一些實施例中，提供第一晶粒及/或第二晶粒可包含：諸如根據半導體積體電路製造程序製造/形成第一晶粒及/或第二晶粒。
在方塊706，可提供一基板(例如，圖3A之基板302或圖3B之基板312)。經提供基板之一些實例可包含一PCB、矽基板、一陶瓷結構、一金屬結構等。在方塊708，可將經提供晶粒附接至基板。在一些實施例中，晶粒可在基板上方堆疊在彼此之頂部上。在其他實施例中，晶粒可直接附接至基板，且沿著一或多個橫向方向彼此分開。
在方塊710，可形成一共同介面(例如，圖4之共同介面412)。例如，可藉由將第一及第二晶粒之資料墊(例如，DQ＜N:0＞)及/或位址墊(例如，CA＜M:0＞)電連接(經由例如導線、跡線、線接合、焊料等)在一起而形成共同介面412。通常經連結或共用之資料/位址連接及CS墊可電連接至外部連接器或墊，諸如基板上之向外暴露之墊或連接器。
在一些實施例中，諸如在方塊712繪示，可囊封晶粒及/或基板。例如，可將圖3A之囊封劑304 (諸如樹脂材料)施覆於晶粒及基板上方，且諸如藉由使用樹脂材料及/或一觸媒(諸如光、氣體及/或溫度變動)之一已知化學反應來進行硬化。
圖7B係繪示根據本技術之一實施例之操作一設備(例如，圖1及/或圖4之設備100)的一例示性方法750之一流程圖。例如，方法750可用於運用圖1之第一記憶體112及圖1之第二記憶體114執行記憶體操作(例如，讀取及/或寫入操作)。方法750可對應於圖5之第一時序圖500。方法750可藉由圖1之設備控制器102、圖1之系統控制器104及/或設備100來執行。
在方塊752，設備控制器102可自一系統控制器104接收一外部命令。例如，設備控制器102可接收一讀取命令或一寫入命令。額外資訊(諸如寫入資料及/或讀取/寫入位址)可伴隨著經接收命令。在方塊753，設備控制器102可接收伴隨命令之圖1之優先級指示108。
在方塊754，設備控制器102可根據經接收外部命令來命令記憶體設備(例如，設備100)。例如，設備控制器102可發送PRE命令、ACT命令及READ命令以進行一讀取操作，如上文所描述。設備控制器102亦可發送用於經命令操作之額外資訊，諸如識別設備100內之一位置之一位址(例如，等級、記憶體庫、列、行等之識別符)。在方塊755，設備控制器102可產生一CS信號以用於識別針對命令標定之設備100內之一記憶體晶粒。設備控制器102可經組態以根據優先級指示108產生CS信號。例如，設備控制器102可根據一查找表來產生選擇圖4之任一CS0之CS信號，該查找表將優先級指示108之一組預判定值(例如，一組更緊急或重要之QoS值)關聯至第一記憶體112或LD-HP記憶體402。設備控制器102可針對優先級指示108之其他值產生圖4之CS1。
在方塊756，可在設備100內之一個晶粒處接收來自設備控制器102之命令。例如，命令及位址可透過圖4之共同介面412發送至設備100內之所有或多個晶粒。由該命令標定之晶粒可根據CS信號接收並開始處理可用命令及位址。換言之，接收有效CS信號之晶粒可將命令及位址載入至一輸入緩衝器/鎖存器中。
在方塊758，接收晶粒可處理命令。例如，由CS信號指示之晶粒可根據經接收命令及位址執行讀取操作或寫入操作。對於寫入命令，晶粒可將伴隨資料儲存在由位址指示之一儲存位置處。對於讀取命令，晶粒可存取儲存在由位址指示之位置處之資訊。為了執行各操作，設備控制器102及設備100可傳達及執行一系列對應動作(例如，針對一讀取操作之PRE、ACT及READ)。
對於讀取操作，諸如在方塊760繪示，經命令晶粒可輸出共用匯流排(例如，共同介面412)之讀取結果。設備控制器102可透過共同介面412接收讀取資料。在方塊762，設備控制器102可作為對外部命令之一回應而將讀取資料發送至系統控制器104。
圖8係根據本技術之實施例之包含一設備的一系統之一示意圖。上文關於圖1至圖5描述之前述設備(例如，記憶體裝置)之任一者可併入至無數更大及/或更複雜之系統之任何者中，該等系統之一代表性實例係圖8中示意性地展示之系統880。系統880可包含一記憶體裝置800、一電源882、一驅動器884、一處理器886及/或其他子系統或組件888。記憶體裝置800可包含大體上類似於上文關於圖1至圖7描述之設備之特徵的特徵，且因此可包含用於執行來自一主機裝置之一直接讀取請求之各種特徵。所得系統880可執行各種各樣的功能之任何者，諸如記憶體儲存、資料處理及/或其他適合功能。因此，代表性系統880可包含但不限於手持式裝置(例如，行動電話、平板電腦、數位閱讀器及數位音訊播放器)、電腦、車輛、器具及其他產品。系統880之組件可容置於一單一單元中或分佈在多個經互連單元上(例如，透過一通信網路)。系統880之組件亦可包含遠端裝置及各種各樣的電腦可讀媒體之任何者。
從前文將瞭解，本文中已為繪示之目的而描述本技術之特定實施例，但可在不脫離本發明之情況下作出各種修改。另外，在特定實施例之內容背景中描述之新穎技術之特定態樣亦可在其他實施例中組合或消除。此外，儘管與新穎技術之特定實施例相關聯之優點已在該等實施例之內容背景中描述，但其他實施例亦可展現此等優點，且並非所有實施例皆需要必要地展現此等優點以落入本技術之範疇內。因此，本發明及相關聯技術可涵蓋未在本文中明確展示或描述之其他實施例。
在上文之所繪示實施例中，已在DRAM裝置之內容背景中描述設備。然而，根據本技術之其他實施例組態之設備可包含補充或代替DRAM裝置之其他類型之適合儲存媒體，諸如併有基於NAND或基於NOR之非揮發性儲存媒體(例如，NAND快閃記憶體)、磁性儲存媒體、相變儲存媒體、鐵電儲存媒體等之裝置。
如本文中使用之術語「處理」包含操縱信號及資料，諸如寫入或程式化、讀取、擦除、刷新、調整或改變值、計算結果、執行指令、組裝、傳送及/或操縱資料結構。術語資料結構包含配置為位元、字或碼字、區塊、檔案、輸入資料、諸如經計算或經產生之資料之系統產生之資料、及程式資料之資訊。此外，如本文中使用之術語「動態」描述在一對應裝置、系統或實施例之操作、使用或部署期間及在運行製造商或第三方之韌體之後或同時發生的程序、功能、動作或實施方案。動態發生之程序、功能、動作或實施方案可在設計、製造及初始測試、設置或組態之後或繼設計、製造及初始測試、設置或組態之後發生。
足夠詳細地描述上述實施例以使熟習此項技術者能夠進行且使用實施例。然而，熟習相關技術者將理解，本技術可具有額外實施例，且可在無上文關於圖1至圖8描述之實施例之數種細節的情況下實踐本技術。
100:設備 100a:第一例示性封裝 100b:第二例示性封裝 101:環境 102:設備控制器 104:系統控制器 106:操作通信 108:優先級指示 112:第一記憶體 114:第二記憶體 116:資料連接 118:位址連接 122:第一晶片選擇(CS)連接 124:第二晶片選擇(CS)連接 205:命令/位址輸入電路 210:位址解碼器 215:命令解碼器 220:時脈輸入電路 230:內部時脈電路 235:時序產生器 240:列解碼器 245:行解碼器 250:記憶體陣列 255:讀取/寫入放大器 260:輸入/輸出(I/O)電路 270:內部電壓產生器電路 302:基板 304:囊封劑 306:晶粒堆疊 312:基板 402:低密度高效能(LD-HP)記憶體 404:第一高密度低效能(HD-LP)記憶體 406:第二高密度低效能(HD-LP)記憶體 412:共同介面 422:第一組資料埠 424:第二組資料埠 426:第一晶片選擇(CS)埠 428:第二晶片選擇(CS)埠 500:第一時序圖 502:第一晶片選擇(CS)信號 504:第二晶片選擇(CS)信號 512:第一預充電(PRE)命令 514:第二預充電(PRE)命令 516:第一預充電延遲 518:第二預充電延遲 522:第一啟動(ACT)命令 524:第二啟動(ACT)命令 526:第一啟動延遲 528:第二啟動延遲 532:第一讀取(READ)命令 534:第二讀取命令 536:第一讀取延遲 538:第二讀取延遲 542:第一讀取輸出 544:第二讀取輸出 600:第二時序圖 602:第一刷新時序 604:第二刷新時序 650:第三時序圖 652:第一刷新持續時間 654:第二刷新持續時間 700:方法 702:方塊 704:方塊 706:方塊 708:方塊 710:方塊 712:方塊 750:方法 752:方塊 753:方塊 754:方塊 755:方塊 756:方塊 758:方塊 760:方塊 762:方塊 800:記憶體裝置 880:系統 882:電源 884:驅動器 886:處理器 888:其他子系統或組件 ADDR:位址信號 CA＜M:0＞:行位址埠 CK:時脈信號 CKF:時脈信號 CMD:命令信號 CS:晶片選擇信號 CS0:CS信號 CS1:CS信號 DBI:資料終端 DMI:資料終端 DQ:資料終端 DQ＜N:0＞:資料匯流排/資料埠 ICLK:內部時脈信號 ICMD:內部命令信號 RDQS:資料終端 VDD:電源供應終端 VDDQ:電源供應終端 VSS:電源供應終端 WCK:資料時脈信號 WCKF:資料時脈信號 XADD:經解碼列位址信號 YADD:經解碼行位址信號
圖1繪示根據本技術之一實施例之一設備可在其中操作的一例示性環境。
圖2繪示根據本技術之一實施例之設備之一方塊圖。
圖3A繪示根據本技術之一實施例之圖2之設備的一第一例示性封裝之一橫截面視圖。
圖3B繪示根據本技術之一實施例之圖2之設備的一第二例示性封裝之一橫截面視圖。
圖4繪示根據本技術之一實施例之設備之一詳細實例。
圖5繪示根據本技術之一實施例之圖4之設備中的不同類型之記憶體之例示性操作狀態。
圖6繪示根據本技術之一實施例之圖4之設備中的不同類型之記憶體之互補特性。
圖7A係繪示根據本技術之一實施例之製造一設備的一例示性方法之一流程圖。
圖7B係繪示根據本技術之一實施例之操作一設備的一例示性方法之一流程圖。
圖8係根據本技術之一實施例之包含一設備的一系統之一示意圖。
100:設備
116:資料連接
118:位址連接
122:第一晶片選擇(CS)連接
124:第二晶片選擇(CS)連接
402:低密度高效能(LD-HP)記憶體
404:第一高密度低效能(HD-LP)記憶體
406:第二高密度低效能(HD-LP)記憶體
412:共同介面
422:第一組資料埠
424:第二組資料埠
426:第一晶片選擇(CS)埠
428:第二晶片選擇(CS)埠

Claims (24)

  1. 一種設備，其包括： 一第一記憶體電路，其具有一第一組接觸墊、一第一類型之一第一效能度量及一第二類型之一第二效能度量； 一第二記憶體電路，其具有一第二組接觸墊、該第一類型之一第三效能度量及該第二類型之一第四效能度量，其中： 該第一效能度量超過該第三效能度量，及 該第四效能度量超過該第二效能度量； 一共同介面，其連接至並聯之該第一組接觸墊及該第二組接觸墊，且經組態以與一外部裝置傳達資料；及 一選擇介面，其經組態以選擇該第一記憶體電路或該第二記憶體電路以執行對應於該經傳達資料之一記憶體操作。
  2. 如請求項1之設備，其中： 該第一記憶體電路包括一第一記憶體晶粒； 該第一效能度量係該第一記憶體晶粒之一第一記憶體密度； 該第二記憶體電路包括一第二記憶體晶粒；及 該第三效能度量係大於該第一記憶體密度之一第二記憶體密度。
  3. 如請求項2之設備，其中： 該第一記憶體晶粒包括一低功率雙倍資料速率5 (LP-DDR5)裝置；及 該第二記憶體晶粒利用不同於該LP-DDR5裝置之一介面協定及/或一資料儲存技術。
  4. 如請求項1之設備，其中： 該第一記憶體電路包括一第一記憶體晶粒； 該第二記憶體電路包括一第二記憶體晶粒；及 該第一效能度量及該第三效能度量係該等各自記憶體電路完成一或多個記憶體操作之最大速度。
  5. 如請求項4之設備，其中： 該第一效能度量係讀取儲存於該第一記憶體晶粒中之資料之一第一回應時間；及 該第三效能度量係讀取儲存於該第二記憶體晶粒中之資料之一第二回應時間。
  6. 如請求項5之設備，其中： 該第一回應時間對應於維持該第一記憶體晶粒之經儲存電荷位準之刷新操作的一第一頻率；及 該第三回應時間對應於該第二記憶體晶粒之刷新操作之一第二頻率，其中該第二頻率低於該第一頻率。
  7. 如請求項5之設備，其中： 該第一回應時間對應於維持該第一記憶體晶粒之經儲存電荷位準之刷新操作的一第一刷新持續時間；及 該第二回應時間對應於該第二記憶體晶粒之刷新操作之一第二刷新持續時間，其中該第二刷新持續時間長於該第一刷新持續時間。
  8. 如請求項5之設備，其中： 該第一回應時間對應於該第一記憶體晶粒之一第一錯誤校正碼(ECC)容量；及 該第二回應時間對應於該第二記憶體晶粒之一第二ECC容量，其中該第二ECC容量大於該第一ECC容量。
  9. 如請求項8之設備，其中： 該第一記憶體晶粒包括一第一低功率雙倍資料速率5 (LP-DDR5)裝置； 該第一ECC容量包括用於校正或復原各經儲存資料單元之一個同位位元； 該第二記憶體晶粒包括一第二LP-DDR5裝置；及 該第二ECC容量包括用於校正或復原各經儲存資料單元之多個同位位元。
  10. 如請求項1之設備，其中： 該第一記憶體電路包括一第一記憶體晶粒且包含一第一組位址墊； 該第二記憶體電路包括一第二記憶體晶粒且包含一第二組位址墊；及 該共同介面包含： 一共用資料連接，其將該等第一及第二組接觸墊並聯連接以用於與一記憶體控制器傳達讀取及/或寫入資料，及 一共用位址連接，其將該等第一及第二組位址墊並聯連接以用於在該等第一及/或第二記憶體晶粒內傳達儲存位址。
  11. 如請求項10之設備，其中： 該第一記憶體晶粒包含一第一晶片選擇(CS)墊；及 該第二記憶體晶粒包含一第二CS墊； 其中該等第一及第二CS墊包括該選擇介面，該等第一及第二CS墊經組態以接收各別CS信號，該等各別CS信號用於選擇該第一記憶體晶粒及該第二記憶體晶粒之一者以最大化該記憶體操作之一效能度量或一記憶體特性。
  12. 如請求項11之設備，其中該等第一及第二CS墊經組態以自與該記憶體控制器通信之一系統主機接收表示一服務品質(QoS)指示符之該等各別CS信號。
  13. 如請求項11之設備，其進一步包括一第三記憶體晶粒，該第三記憶體晶粒連接至該共同介面且與該第二記憶體晶粒並聯，且經組態以與該第二記憶體晶粒一起作為一單一儲存單元操作，以儲存一資料單元之非重疊部分且提供對該等非重疊部分之存取，該第三記憶體晶粒包含： 一第三記憶體電路，其具有該第一類型之一第五效能度量及該第二類型之一第六效能度量，其中 該第一效能度量超過該第五效能度量，及 該第六效能度量超過該第二效能度量； 一第三組位址墊，其等直接連接至該等第一及第二組位址墊； 一第三CS墊，其直接連接至該第二CS墊；及 一第三組接觸墊； 其中該共同介面連接至： 並聯之該第三組接觸墊及該第一組接觸墊中之一第二子組，及 並聯之該第二組接觸墊及該第一組接觸墊中之一第一子組。
  14. 如請求項1之設備，其中： 該第一記憶體電路包括一較低密度較高效能(LD-HP)記憶體晶粒； 該第二記憶體電路係一較高密度較低效能(HD-LP)記憶體晶粒；及 該共同介面經組態以透過該等第一及第二組接觸墊與該LD-HP記憶體晶粒及該HD-LP記憶體晶粒兩者同時傳達一資料字。
  15. 如請求項1之設備，其中： 該第一記憶體電路包括一第一記憶體晶粒； 該第二記憶體電路包括一第二記憶體晶粒；及 該設備包括一個多晶粒封裝。
  16. 如請求項1之設備，其進一步包括： 一模組基板，其中： 該第一記憶體電路包括直接附接至該模組基板之一第一記憶體晶粒； 該第二記憶體電路包括直接附接至該模組基板之一第二記憶體晶粒；及 該設備包括一記憶體模組。
  17. 如請求項1之設備，其中該設備包括一動態隨機存取記憶體(DRAM)。
  18. 一種記憶體系統，其包括： 一記憶體裝置，其包含： 一較低密度較高效能(LD-HP)記憶體晶片，其具有一第一組接觸墊； 一較高密度較低效能(HD-LP)記憶體晶片，其具有一第二組接觸墊； 一共同介面，其將該第一組接觸墊及該第二組接觸墊並聯連接以用於傳達資料；及 一記憶體控制器，其電耦合至該記憶體裝置之該共同介面，該記憶體控制器經組態以： 自一主機裝置接收一服務品質(QoS)指示符，其中該QoS指示符與一讀取操作或一寫入操作相關聯； 基於該QoS指示符產生一晶片選擇(CS)信號，其中該CS信號用於選擇該LD-HP記憶體晶片或該HD-LP記憶體晶片之任一者；及 管理該記憶體裝置與該主機裝置之間之該資料之一流量，其中該資料與該讀取或該寫入操作相關聯。
  19. 如請求項18之記憶體系統，其中： 該LD-HP記憶體晶片對應於一第一回應時間； 該HD-LP記憶體晶片對應於比該第一回應時間慢之一第二回應時間；及 該記憶體控制器經組態以基於該等第一及第二回應時間來排程該LD-HP記憶體晶片之一第一讀取操作及該HD-LP記憶體晶片之一第二讀取操作， 其中該等第一及第二讀取操作之至少一個重疊部分經排程以同時執行， 其中該等第一及第二讀取操作經排程以在不同時間產生各自輸出，及 其中經由該共同介面傳達該等第一及第二讀取操作之該等輸出。
  20. 如請求項18之記憶體系統，其中： 該LD-HP記憶體晶片包含根據一第一密度及完成一經命令操作之一第一回應臨限值組態的記憶體電路；及 該HD-LP記憶體晶片包含根據(1)大於該第一密度之一第二密度及(2)完成該經命令操作之一第二回應臨限值組態的記憶體電路，其中該第二回應臨限值低於該第一回應臨限值。
  21. 如請求項20之記憶體系統，其中： 該LD-HP記憶體晶片對應於與一刷新操作、一讀取操作、一寫入操作或其等之一組合相關聯的一第一功率消耗位準；及 該HD-LP記憶體晶片對應於與一刷新操作、一讀取操作、一寫入操作或其等之一組合相關聯的一第二功率消耗位準，其中該第二功率消耗位準小於該第一功率消耗位準。
  22. 一種操作一記憶體系統之方法，該方法包括： 接收與儲存於一記憶體裝置中之資料相關聯之一記憶體操作，其中該記憶體裝置包含： 一較低密度較高效能(LD-HP)記憶體晶片，其具有一第一組接觸墊； 一較高密度較低效能(HD-LP)記憶體晶片，其具有一第二組接觸墊； 一共同介面，其將該第一組接觸墊及該第二組接觸墊並聯連接以用於傳達資料；及 接收與該記憶體操作相關聯之一服務品質(QoS)指示符； 基於該QoS指示符產生一晶片選擇(CS)信號，其中該CS信號用於選擇該LD-HP記憶體晶片或該HD-LP記憶體晶片之任一者；及 根據該CS信號在該LD-HP記憶體晶片或該HD-LP記憶體晶片之任一者處執行該記憶體操作。
  23. 如請求項22之方法，其中： 在耦合至該記憶體裝置之一記憶體控制器處接收該記憶體操作； 藉由該記憶體控制器產生該CS信號； 其進一步包括： 透過該共同介面傳達與該記憶體操作相關聯之該資料，其中該經傳達資料係該記憶體控制器、該LD-HP記憶體晶片及該HD-LP記憶體晶片可透過該並聯連接同時存取之一讀取資料或一寫入資料。
  24. 如請求項22之方法，其中： 該HD-LP記憶體晶片係一第一HD-LP記憶體晶片，其用於儲存對應於一第一組位址之一第一資料集，該第一HD-LP記憶體晶片包含一第一CS墊及一第一組位址墊； 該記憶體裝置進一步包括一第二HD-LP記憶體晶片，其用於儲存對應於一第二組位址之一第二資料集，該第二HD-LP記憶體晶片包含一第二CS墊及一第二組位址墊，其中該第二CS墊直接連接至該第一CS墊； 該共同介面將該第一組位址墊及該第二組位址墊並聯連接； 產生該CS信號包含：透過該等直接連接之第一及第二CS墊選擇該第一HD-LP記憶體晶片及該第二HD-LP記憶體晶片兩者；及 其進一步包括： 當該CS信號選擇該第一HD-LP記憶體晶片及該第二HD-LP記憶體晶片兩者時，產生用於選擇該第一HD-LP記憶體晶片或該第二HD-LP記憶體晶片之任一者之一記憶體位址。
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