CN101771410A - 一种低功耗高质量占空比输出的时钟延迟锁相环设计方法 - Google Patents
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Abstract
本发明提供一种低功耗高质量占空比输出的时钟延迟锁相环设计方法，在高频电路中，对时钟质量要求非常高，会需要DLL对时钟进行精确的延迟控制，一般在设计DLL时，由于高质量的电路都会需要一对差分的互补时钟，因此DLL中会通常包括两路延迟线，但此功能只提供延迟校正而无时钟占空比校正。本发明方法的设计电路则采用单路时钟延迟线，并在DLL的输出端并入时钟占空比校正电路DCC，如此以来，与之互补的时钟则可以采用被校正过的时钟的180度相位时钟来产生，这样延迟和占空比可同时得到精确控制，而功耗几乎与双路时钟的DLL保持一样。
Description
技术领域
本发明涉及一种低功耗高质量占空比输出的时钟延迟锁相环设计方法，具体地说是一种。本技术创新设计集成电路设计领域，主要应用于高频率、高要求电路设计的时钟处理模块，尤其是对时钟上升沿和下降沿都采样数据的产品，譬如处理区、DRAM、SOC、时钟处理IP等。
背景技术
随着集成电路的迅猛发展，其应用也对电路设计提出了越来越高的要求，尤其是时钟控制方面，对大家比较了解的CPU领域，时钟频率从386年代的25M跃升到当前比较流行的奔腾四代的3G，也就是说时钟周期从40ns缩短到现在的0.33ns，速度整整提高了100多倍，所带来的效益就是大大缩短了程序运行时间。而时钟频率越高，对时钟质量的要求就会越来越苛刻。
DLL、DCC目前一般应用于100M到1.5G的频率领域。
DLL(Delay Locked Loop)其主要功能就是提供可自动调节的延迟，最终使外部时钟与输出信号达到同步。
DCC(Duty Cycle Corrector)其主要功能是调节时钟占空比，产生出良好的参考时钟的180度相位时钟。
对于普通DLL而言，尤其是在高频工作时，由于时钟抖动、双路延迟线误差、不同电压、各种工艺角、各种温度的影响，输出的时钟占空比一般会在40％-60％，甚至由于输入的时钟质量不高而达到30％-70％(计算可知，对1G频率的时钟，10ps的误差就会导致1％的占空比扭曲，如附图1所示)。对于单沿触发的电路来讲，或许这影响不大，但对于双沿触发的电路设计来讲，这将可能导致时序不合要求，因此做占空比的校正非常有必要。
发明内容
本发明的目的是提供一种低功耗高质量占空比输出的时钟延迟锁相环设计方法，或一种在不增加功耗的基础上提供高质量占空比的时钟输出方法。
本发明的目的是按以下方式实现的，采用单路时钟延迟线，并在DLL的输出端并入时钟占空比校正电路DCC，与之互补的时钟则采用被校正过的时钟的180度相位时钟来产生，这样延迟和占空比可同时得到精确控制，而功耗几乎与双路时钟的DLL保持一样，具体步骤是
1)在时钟延迟锁相环内部由双路差分互补时钟改为单路时钟设计，其内部减少一条延迟线，相对降低整体功耗；
2)在输出部分对此单路时钟做占空比校正，由校正后的高质量时钟产生其差分互补时钟；
本发明的优异效果是：
在高频电路中，对时钟质量要求非常高，会需要DLL对时钟进行精确的延迟控制，一般在设计DLL时，由于高质量的电路都会需要一对差分的互补时钟，因此DLL中会通常包括两路延迟线，但此功能只提供延迟校正而无时钟占空比校正。而本设计电路则采用单路时钟延迟线，并在DLL的输出端并入时钟占空比校正电路DCC，如此以来，与之互补的时钟则可以采用被校正过的时钟的180度相位时钟来产生，这样延迟和占空比可同时得到精确控制，而功耗几乎与双路时钟的DLL保持一样。因此具有很好的参考应用价值。
附图说明
附图1为时钟占空比扭曲图；
附图2为现有技术的时钟电路结构示意图；
附图3为本发明的时钟电路结构结构示意图。
具体实施方式
参照说明书附图，对本发明的方法作以下详细的说明。
采用单路时钟延迟线，并在DLL的输出端并入时钟占空比校正电路DCC，与之互补的时钟则采用被校正过的时钟的180度相位时钟来产生，这样延迟和占空比可同时得到精确控制，而功耗几乎与双路时钟的DLL保持一样，具体步骤是
1)在时钟延迟锁相环内部由双路差分互补时钟改为单路时钟设计，其内部减少一条延迟线，相对降低整体功耗；
2)在输出部分对此单路时钟做占空比校正，由校正后的高质量时钟产生其差分互补时钟；
实施例
1.DLL处理主时钟，其输出作为输入进入DCC，但其工作过程包括锁相阶段不会影响到其下家DCC。
2.DCC对输入的时钟做延时和鉴相，在锁定后可输出一个跟主时钟相位差180度的时钟。
3.由DLL输出和DCC输出的时钟组成一对差分互补的时钟对，供系统使用。另外，此电路主要有3种工作状态：
1.DLL打开，DCC同时打开
2.DLL打开，DCC关闭
3.DLL关闭，DCC关闭
可根据工作模式和具体电路需要，在输出端设计多路选择器，来选择需要输出的时钟。
除说明书所述的技术特征外，均为本专业技术人员的已知技术。
Claims (1)
1.一种低功耗高质量占空比输出的时钟延迟锁相环设计方法，其特征在于，采用单路时钟延迟线，并在DLL的输出端并入时钟占空比校正电路DCC，与之互补的时钟则采用被校正过的时钟的180度相位时钟来产生，这样延迟和占空比可同时得到精确控制，而功耗几乎与双路时钟的DLL保持一样，具体步骤是：
1)在时钟延迟锁相环内部由双路差分互补时钟改为单路时钟设计，其内部减少一条延迟线，相对降低整体功耗；
2)在输出部分对此单路时钟做占空比校正，由校正后的高质量时钟产生其差分互补时钟。
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| CN201010011347A CN101771410A (zh) | 2010-01-18 | 2010-01-18 | 一种低功耗高质量占空比输出的时钟延迟锁相环设计方法 |
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| CN101771410A true CN101771410A (zh) | 2010-07-07 |
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2010
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