CN203563034U - 可减小过冲和抖动的时钟占空比校正电路 - Google Patents

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亚历山大
刘成
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Abstract

本实用新型涉及一种可减小过冲和抖动的时钟占空比校正电路，包括：第一DCC延迟链，用于接收第一时钟信号并生成第二时钟信号；第二DCC延迟链，用于接收第二时钟信号并生成第三时钟信号；DCC鉴相器，用于接收第一时钟信号和第三时钟信号并经过相位比较输出增加或减少延迟链长度的信号；DCC逻辑控制电路，用于接收增加或减少延迟链长度的信号并分别控制第一DCC延迟链或第二DCC延迟链。解决了现有的时钟占空比校正电路的控制方法存在过冲和抖动太大的技术问题，本实用新型将过冲和抖动均减小。

Description

可减小过冲和抖动的时钟占空比校正电路
技术领域
本实用新型涉及一种可减小过冲和抖动的时钟占空比校正电路。
背景技术
如图1所示，为用于延迟锁相环中的时钟占空比校正电路DCC的结构示意图。时钟占空比校正电路DCC实现占空比为50%的过程如图2所示，假设输入时钟的占空比很小，当DCC锁定以后，时钟_000和时钟_360的上升沿对齐。因为DCC延迟链1和DCC延迟链2完全相同，所以时钟_180的上升沿与时钟_000的上升沿之间的延迟刚好为半个时钟周期。时钟_000和时钟_180输入到时钟组合电路，时钟_000的上升沿产生输出时钟的上升沿，时钟_180的上升沿产生输出时钟的下降沿，所以输出时钟的占空比是50%，即实现了时钟占空比校正。
现有这种控制方法为通过DCC逻辑控制电路同时控制第一延迟链和第二延迟链增加或减少，虽然也能够实现输出时钟的占空比是50%，但还存在以下缺陷：
一、过冲太大。假设每个DCC延迟链最小的一步调整步长为τ，两个DCC延迟链同时调整时的最小调整步长为2τ。
DCC延迟链的增减是由DCC逻辑控制电路控制的，整个DCC电路是一个反馈系统。由于从DCC鉴相器的输出到延迟链的增减有一定的延迟时间，假设是5个周期，即意味着DCC在锁定过程中会有10τ的过冲，如图3所示。
二、抖动太大。当DCC锁定以后，时钟_000和时钟_360的上升沿之间在理想状态下是完全对齐的，但实际情况是不可能出现完全对齐的，因为DCC延迟链增减的最小步长是2τ。当时钟_000和时钟_360的上升沿不是完全对齐是，时钟_180的上升沿与时钟_000的上升沿之间的延迟也就不是准确的半个时钟周期，如图4所示，就会导致输出时钟的下降沿有抖动。
发明内容
为了解决现有的时钟占空比校正电路的控制方法存在过冲和抖动太大的技术问题，本实用新型提供一种可减小占空比校正电路过冲和抖动的控制方法。
本实用新型的技术解决方案：
一种可减小过冲和抖动的时钟占空比校正电路，其特殊之处在于，包括：
第一DCC延迟链，用于接收第一时钟信号并生成第二时钟信号；
第二DCC延迟链，用于接收第二时钟信号并生成第三时钟信号；
DCC鉴相器，用于接收第一时钟信号和第三时钟信号并经过相位比较输出增加或减少延迟链长度的信号；
DCC逻辑控制电路，用于接收增加或减少延迟链长度的信号并分别控制第一DCC延迟链或第二DCC延迟链。
上述第一延迟链和第二延迟链相同。
本实用新型所具有的优点：
1、过冲减小。本实用新型的DCC延迟链控制方式是把两个DCC延迟链分开控制，每次只是增减一个DCC延迟链。对于整个DCC延迟链来说，最小增减步长就是τ。和背景技术中的延迟链控制方式相比，现在的过冲只有5τ，是以前的一半。
2、抖动减小。和以前的延迟链控制方式相比，现在的输出时钟下降沿的抖动是0.5τ，只有以前的一半。
附图说明
图1为现有时钟占空比校正电路的结构示意图；
图2为得到输出信号为50%占空比的时序示意图；
图3过冲太大的过程示意图；
图4为抖动太大的过程示意图；
图5为本实用新型时钟占空比校正电路的结构示意图；
图6为本实用新型时钟占空比校正电路过冲小的过程示意图；
图7为本实用新型时钟占空比校正电路抖动小的过程示意图。
具体实施方式
如图5所示，可减小过冲和抖动的时钟占空比校正电路，包括：
第一DCC延迟链，用于接收第一时钟信号并生成第二时钟信号；
第二DCC延迟链，用于接收第二时钟信号并生成第三时钟信号；
DCC鉴相器，用于接收第一时钟信号和第三时钟信号并经过相位比较输出增加或减少延迟链长度的信号；
DCC逻辑控制电路，用于接收增加或减少延迟链长度的信号并分别控制第一DCC延迟链或第二DCC延迟链，第一次控制时第一DCC延迟链变化，那么第二次就控制第二DCC延迟链变化，依次轮换，使得第三时钟信号的上升沿与第一时钟信号的上升沿对齐，但延迟了一个时钟周期，这样第二时钟信号的延迟相对第一时钟信号为二分之一的时钟周期，保证输出信号的占空比为50%。
可减小过冲和抖动的时钟占空比校正方法，
1】产生第一时钟信号；
2】第一时钟信号输入第一DCC延迟链并生成第二时钟信号；
3】第二时钟信号输入第二DCC延迟链并生成第三时钟信号；
4】调节延迟链的长度，使得第三时钟信号延迟第一时钟信号的一个时钟周期：
第一时钟信号和第三时钟信号输入DCC鉴相器，经过相位比较输出增加或减少延迟链长度的信号；
5】DCC逻辑控制电路收到增加或减少延迟链长度的信号之后控制第一DCC延迟链或第二DCC延迟链，第一次控制第一DCC延迟链变化，那么第二次就控制第二DCC延迟链变化，依次轮换。
按照上述方法，假设每个DCC延迟链最小的一步调整步长为τ。
第一时钟信号时钟-000和第三时钟信号时钟-360输入DCC鉴相器，DCC鉴相器经过相位比较输出增加或减少信号；
DCC逻辑控制电路是把两个DCC延迟链分开控制，每次只是增减一个DCC延迟链。对于整个DCC延迟链来说，最小增减步长就是τ。由于从DCC鉴相器的输出到延迟链的增减有一定的延迟时间，假设是5个时钟周期，现在的过冲只有5τ，和背景技术中的延迟链控制方式相比，减少一半，如图6所示。
如图7所示，当DCC锁定以后，时钟_000和时钟_360的上升沿之间在理想状态下是完全对齐的，按照本实用新型的控制方法，DCC延迟链增减的最小步长是τ。即便是时钟_000和时钟_360的上升沿不是完全对齐是，时钟_180的上升沿与时钟_000的上升沿之间的延迟的半个时钟周期就会出现0.5τ的偏差，相对于背景技术，减少了输出时钟的下降沿的抖动。

Claims (2)

1.一种可减小过冲和抖动的时钟占空比校正电路，其特征在于，包括：
第一DCC延迟链，用于接收第一时钟信号并生成第二时钟信号；
第二DCC延迟链，用于接收第二时钟信号并生成第三时钟信号；
DCC鉴相器，用于接收第一时钟信号和第三时钟信号并经过相位比较输出增加或减少延迟链长度的信号；
DCC逻辑控制电路，用于接收增加或减少延迟链长度的信号并分别控制第一DCC延迟链或第二DCC延迟链。
2.根据权利要求1所述的时钟占空比校正电路，其特征在于：所述第一延迟链和第二延迟链相同。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103532523A (zh) * 2013-10-30 2014-01-22 西安华芯半导体有限公司 可减小过冲和抖动的时钟占空比校正电路及其控制方法

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