CN107046416A - 占空比校正电路 - Google Patents

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Abstract

可以提供一种占空比校正电路。占空比校正电路可以包括控制电路，控制电路被配置为通过检测第一差分时钟信号和第二差分时钟信号的边沿来产生占空比校正控制信号。占空比校正电路可以包括占空比校正时钟信号发生电路，占空比校正时钟信号发生电路可以被配置为根据占空比校正控制信号的边沿来产生占空比校正时钟信号。

Description

占空比校正电路
相关申请的交叉引用
本申请要求2016年2月5日在韩国知识产权局提交的第10-2016-0014924号韩国申请的优先权，其通过引用整体合并于此。
技术领域
各种实施例总体而言涉及一种半导体电路，更具体地，涉及一种占空比校正电路。
背景技术
对于半导体电路技术，时钟信号用作在系统或电路中调节操作时序的参考信号。当在电路或系统中使用从该电路或系统外部接收到的时钟信号时，不可避免地通过内部电路而引起时间延迟。
半导体器件(例如，半导体存储器件)需要与外部时钟信号具有相同相位的内部时钟信号，而这经由校正这种时间延迟的操作来获得。
为了产生与外部时钟信号具有相同相位的内部时钟信号，在半导体器件中嵌入DLL(延迟锁定环)或PLL(锁相环)电路。
此外，当即使通过DLL或PLL电路校正了相位差，但占空比差异仍发生或高电平时段与低电平时段的比具有与期望比(例如，50:50)不同的值时，会降低对应的半导体器件的操作时序裕度，引起性能退化。
因此，半导体器件可以包括用于校正时钟信号的占空比的占空比校正电路。
发明内容
在实施例中，可以提供一种占空比校正电路。占空比校正电路可以包括控制电路，控制电路被配置为通过检测第一差分时钟信号和第二差分时钟信号的边沿来产生占空比校正控制信号。占空比校正电路可以包括占空比校正时钟信号发生电路，占空比校正时钟信号发生电路被配置为根据占空比校正控制信号的边沿来产生占空比校正时钟信号。
在实施例中，可以提供一种占空比校正电路。占空比校正电路可以包括控制电路，控制电路被配置为根据使能信号而通过检测第一差分时钟信号和第二差分时钟信号的边沿来产生占空比校正控制信号。占空比校正电路可以包括占空比校正时钟信号发生电路，占空比校正时钟信号发生电路被配置为根据占空比校正控制信号和使能信号的边沿来产生占空比校正时钟信号。
在实施例中，可以提供一种占空比校正电路。占空比校正电路可以包括使能控制信号发生电路，使能控制信号发生电路被配置为通过使用第二差分时钟信号对使能信号进行采样来产生第一使能控制信号，以及通过使用第一差分时钟信号对第一使能控制信号进行采样来产生第二使能控制信号。占空比校正电路可以包括占空比校正控制信号发生电路，占空比校正控制信号发生电路被配置为产生与第一使能控制信号的激活时段和第一差分时钟信号的边沿相对应的第一脉冲信号，产生与第二使能控制信号的激活时段和第二差分时钟信号的边沿相对应的第二脉冲信号，以及将产生的脉冲信号输出作为占空比校正控制信号。占空比校正电路可以包括占空比校正时钟信号发生电路，占空比校正时钟信号发生电路被配置为通过基于占空比校正控制信号的第一时序对第一反馈信号进行分频来产生第一占空比校正时钟信号，以及通过基于占空比校正控制信号的第二时序对第二反馈信号进行分频来产生第二占空比校正时钟信号。
附图说明
图1是图示根据实施例的占空比校正电路的配置的示例代表的示图。
图2是图1的使能控制信号发生电路300的配置的示例代表的示图。
图3是图示图1的占空比校正控制信号发生电路400的配置的示例代表的示图。
图4是图示图1的占空比校正时钟信号发生电路500的配置的示例代表的示图。
图5和图6是根据实施例的用于描述占空比校正操作的时序图。
具体实施方式
各种实施例可以针对一种占空比校正电路，该占空比校正电路可以能够抑制时钟特性退化，可以具有宽的可校正占空比范围，以及可以能够快速地执行占空比校正。
在下文中，下面将通过实施例的示例而参照附图来描述根据本公开的占空比校正电路。
参见图1，根据实施例的占空比校正电路100可以包括控制电路200和占空比校正时钟信号发生电路500。
控制电路200可以根据时钟信号(例如，差分时钟信号CLK和CLKB)和使能信号EN来输出占空比校正控制信号PLS_CB。
在差分时钟信号CLK和CLKB之中，差分时钟信号CLK可以被称作第一差分时钟信号，而差分时钟信号CLKB可以被称作第二差分时钟信号。
第一差分时钟信号CLK与第二差分时钟信号CLKB可以具有预定相位差(例如，180度)。
控制电路200可以使用使能信号EN来检测第一差分时钟信号CLK和第二差分时钟信号CLKB的边沿，并将响应于检测到的边沿而产生的脉冲信号输出作为占空比校正控制信号PLS_CB。
控制电路200可以包括使能控制信号发生电路300和占空比校正控制信号发生电路400。
使能控制信号发生电路300可以根据差分时钟信号CLK和CLKB以及使能信号EN来产生第一使能控制信号EN_CLK和第二使能控制信号EN_CLKB。
使能控制信号发生电路300可以使用使能信号EN来提供第一使能控制信号EN_CLK和第二使能控制信号EN_CLKB，使得第一使能控制信号EN_CLK和第二使能控制信号EN_CLKB分别对应于第一差分时钟信号CLK和第二差分时钟信号CLKB。
第一使能控制信号EN_CLK可以用来检测第一差分时钟信号CLK的上升沿。
第二使能控制信号EN_CLKB可以用来检测第二差分时钟信号CLKB的上升沿。
占空比校正控制信号发生电路400可以根据差分时钟信号CLK和CLKB以及第一使能控制信号EN_CLK和第二使能控制信号EN_CLKB来产生占空比校正控制信号PLS_CB。
占空比校正时钟信号发生电路500可以根据占空比校正控制信号PLS_CB和使能信号EN来产生占空比校正时钟信号CLK_DT和CLKB_DT。
在占空比校正时钟信号CLK_DT和CLKB_DT之中，占空比校正时钟信号CLK_DT可以被称作第一占空比校正时钟信号，而占空比校正时钟信号CLKB_DT可以被称作第二占空比校正时钟信号。
无论输入信号之间或第一差分时钟信号CLK与第二差分时钟信号CLKB之间的占空比差如何，第一占空比校正时钟信号CLK_DT和第二占空比校正时钟信号CLKB_DT都可以具有期望的占空比。下面将参照其余的附图来描述这种配置。
参见图2，使能控制信号发生电路300可以通过使用第二差分时钟信号CLKB对使能信号EN采样来产生第一使能控制信号EN_CLK，以及通过使用第一差分时钟信号CLK对第一使能控制信号EN_CLK采样来产生第二使能控制信号EN_CLKB。
使能控制信号发生电路300可以包括第一触发器(D-FF)310和第二触发器320。
第一触发器310可以通过使用第二差分时钟信号CLKB对使能信号EN采样来产生第一使能控制信号EN_CLK。
第二触发器320可以通过使用第一差分时钟信号CLK对第一使能控制信号EN_CLK采样来产生第二使能控制信号EN_CLK。
参见图3，占空比校正控制信号发生电路400可以包括第一边沿检测电路410、第二边沿检测电路420以及信号组合电路430。
第一边沿检测电路410可以产生与第一差分时钟信号CLK的上升沿相对应的脉冲信号，并将产生的脉冲信号之中的与第一使能控制信号EN_CLK的激活时段相对应的脉冲信号输出作为第一预占空比校正控制信号PLS_CLK。
第一边沿检测电路410可以包括第一逻辑门411至第五逻辑门415。
第一逻辑门411至第三逻辑门413(其为包括反相器的延迟电路)可以将第一差分时钟信号CLK延迟预设时间。
第四逻辑门414可以对第一差分时钟信号CLK与延迟电路的输出信号执行“与”运算。
第五逻辑门415可以对第四逻辑门414的输出信号与第一使能控制信号EN_CLK执行“与”运算，并输出第一预占空比校正控制信号PLS_CLK。
第二边沿检测电路420可以产生与第二差分时钟信号CLKB的上升沿相对应的脉冲信号，并将产生的脉冲信号之中的与第二使能控制信号EN_CLKB的激活时段相对应的脉冲信号输出作为第二预占空比校正控制信号PLS_CLKB。
第二边沿检测电路420可以包括第一逻辑门421至第五逻辑门425。
第一逻辑门421至第三逻辑门423(其为包括反相器的延迟电路)可以将第二差分时钟信号CLKB延迟预设时间。
第四逻辑门424可以对第二差分时钟信号CLKB与延迟电路的输出信号执行“与”运算。
第五逻辑门425可以对第四逻辑门424的输出信号与第二使能控制信号EN_CLKB执行“与”运算，并输出第二预占空比校正控制信号PLS_CLKB。
信号组合电路430可以对第一预占空比校正控制信号PLS_CLK与第二预占空比校正控制信号PLS_CLKB执行“或”运算，并输出运算结果作为占空比校正控制信号PLS_CB。
信号组合电路430可以包括例如第一逻辑门431和第二逻辑门432。
第一逻辑门431可以对第一预占空比校正控制信号PLS_CLK与第二预占空比校正控制信号PLS_CLKB执行“或非”运算。
第二逻辑门432可以对第一逻辑门431的输出信号进行反相，并输出反相的信号作为占空比校正控制信号PLS_CB。
参见图4，占空比校正时钟信号发生电路500可以包括第一占空比校正时钟信号发生电路510和第二占空比校正时钟信号发生电路520。
第一占空比校正时钟信号发生电路510可以通过基于占空比校正控制信号PLS_CB的第一时序对反馈信号FB1进行分频来产生第一占空比校正时钟信号CLK_DT。
从占空比校正控制信号PLS_CB的第一边沿开始，每当出现边沿时，第一占空比校正时钟信号发生电路510可以改变第一占空比校正时钟信号CLK_DT，使得以预定占空比(例如，50:50)来产生第一占空比校正时钟信号CLK_DT。
在使能信号EN的激活时段期间，第一占空比校正时钟信号发生电路510可以执行产生第一占空比校正时钟信号CLK_DT的操作。
第一占空比校正时钟信号发生电路510可以包括分频器511和512，而分频器511和512可以包括触发器511和反相器512。
当使能信号EN被激活时，触发器511可以根据占空比校正控制信号PLS_CB的上升沿来将通过锁存反馈信号FB1而得到的信号输出作为第一占空比校正时钟信号CLK_DT。
反相器512可以对第一占空比校正时钟信号CLK_DT进行反相，并将反相的信号作为反馈信号FB1提供给触发器511。
第二占空比校正时钟信号发生电路520可以通过基于占空比校正控制信号PLS_CB的第二时序对反馈信号FB2进行分频来产生第二占空比校正时钟信号CLKB_DT。
从占空比校正控制信号PLS_CB的第二边沿开始，每当出现边沿时，第二占空比校正时钟信号发生电路520可以改变第二占空比校正时钟信号CLKB_DT，使得以预定占空比(例如，50:50)来产生第二占空比校正时钟信号CLKB_DT。
第二占空比校正时钟信号发生电路520可以包括时序控制器521以及分频器522和523。
时序控制器521可以包括触发器，且可以通过基于占空比校正控制信号PLS_CB的边沿而对使能信号EN进行偏移来产生偏移信号EN_SFT。
分频器522和523可以包括触发器522和反相器523。
当偏移信号EN_SFT被激活时，触发器522可以根据占空比校正控制信号PLS_CB的上升沿来将通过锁存反馈信号FB2而得到的信号输出作为第二占空比校正时钟信号CLKB_DT。
反相器523可以对第二占空比校正时钟信号CLKB_DT进行反相，并将反相的信号作为反馈信号FB2提供给触发器522。
将参照图5和图6来描述根据实施例的占空比校正电路100的占空比校正操作。
图5图示了当第一差分时钟信号CLK的占空比差(即，高电平时段与低电平时段之差)等于或小于第一差分时钟信号CLK的周期的50％时的占空比校正操作。参见图5，占空比校正操作例如将被描述如下。
当使能信号EN被激活为高电平时，占空比校正电路100可以通过使用第二差分时钟信号CLKB对使能信号EN进行采样来产生第一使能控制信号EN_CLK，以及可以通过使用第一差分时钟信号CLK对第一使能控制信号EN_CLK进行采样来产生第二使能控制信号EN_CLKB。
当第一使能控制信号EN_CLK被激活为高电平时，占空比校正电路100可以产生具有第一差分时钟信号CLK的上升沿信息的第一预占空比校正控制信号PLS_CLK。
当第二使能控制信号EN_CLKB被激活为高电平时，占空比校正电路100可以产生具有第二差分时钟信号CLKB的上升沿信息的第二预占空比校正控制信号PLS_CLKB。
占空比校正电路100可以对第一预占空比校正控制信号PLS_CLK与第二预占空比校正控制信号PLS_CLKB执行“或”运算，并产生占空比校正控制信号PLS_CB。
从占空比校正控制信号PLS_CB的第一上升沿开始，每当出现上升沿时，占空比校正电路100可以改变第一占空比校正时钟信号CLK_DT，以及从占空比校正控制信号PLS_CB的第二上升沿开始，每当出现上升沿时，占空比校正电路100可以改变第二占空比校正时钟信号CLKB_DT。
第一差分时钟信号CLK与第二差分时钟信号CLKB可以具有与第一差分时钟信号CLK的一半周期相对应的相位差。
由于第一预占空比校正控制信号PLS_CLK是基于第一差分时钟信号CLK的上升沿而产生的，而第二预占空比校正控制信号PLC_CLKB是基于第二差分时钟信号CLKB的上升沿而产生的，因此第一预占空比校正控制信号PLS_CLK与第二预占空比校正控制信号PLS_CLKB也可以具有与第一差分时钟信号CLK的一半周期相对应的相位差。
由于占空比校正控制信号PLC_CB是经由对第一预占空比校正控制信号PLS_CLK与第二预占空比校正控制信号PLS_CLKB的“或”运算来产生的，因此可以在第一差分时钟信号CLK的每个半周期处产生占空比校正控制信号PLS_CB的脉冲。
因此，占空比校正电路100可以产生具有恒定占空比(即，50:50的占空比)的第一占空比校正时钟信号CLK_DT和第二占空比校正时钟信号CLKB_DT。
图6是图示当第一差分时钟信号CLK的占空比差(即，高电平时段与低电平时段之差)大于第一差分时钟信号CLK的周期的50％时的占空比校正操作的时序图。
如参照图5所描述的，因为使用了完全异相的输入信号的边沿信息(即，仅上升沿信息)，所以无论输入信号之间的占空比差如何，根据实施例的占空比校正电路100都可以执行占空比校正操作。即，占空比校正电路100可以具有宽的占空比可校正范围。
图6的占空比校正操作可以以与图5中的方式相同的方式来执行。如图5中那样，占空比校正电路100可以产生具有恒定占空比(即，50:50的占空比)的第一占空比校正时钟信号CLK_DT和第二占空比校正时钟信号CLKB_DT。
虽然以上已经描述了特定的实施例，但是本领域技术人员将理解的是，所描述的实施例仅作为示例。相应地，本文中描述的占空比校正电路不应当基于所描述的实施例来限制。相反地，本文中描述的占空比校正电路应当仅基于所附权利要求结合以上描述和附图来限制。

Claims (20)

1.一种占空比校正电路，包括：
控制电路，被配置为通过检测第一差分时钟信号和第二差分时钟信号的边沿来产生占空比校正控制信号；以及
占空比校正时钟信号发生电路，被配置为根据占空比校正控制信号的边沿来产生占空比校正时钟信号。
2.如权利要求1所述的占空比校正电路，其中，占空比校正时钟信号发生电路被配置为根据占空比校正控制信号的仅上升沿来产生占空比校正时钟信号。
3.如权利要求1所述的占空比校正电路，其中，控制电路被配置为通过检测第一差分时钟信号和第二差分时钟信号的仅上升沿来产生占空比校正控制信号。
4.如权利要求1所述的占空比校正电路，其中，占空比校正时钟信号发生电路被配置为产生具有恒定占空比的占空比校正时钟信号。
5.如权利要求1所述的占空比校正电路，其中，控制电路被配置为将响应于第一差分时钟信号的边沿而产生的第一脉冲信号以及响应于第二差分时钟信号的边沿而产生的第二脉冲信号输出作为占空比校正控制信号。
6.如权利要求5所述的占空比校正电路，其中，控制电路包括：
第一边沿检测电路，被配置为产生与第一差分时钟信号的上升沿相对应的第一脉冲信号，以及将产生的第一脉冲信号输出作为第一预占空比校正控制信号；
第二边沿检测电路，被配置为产生与第二差分时钟信号的上升沿相对应的第二脉冲信号，以及将产生的第二脉冲信号输出作为第二预占空比校正控制信号；以及
信号组合电路，被配置为对第一预占空比校正控制信号与第二预占空比校正控制信号执行“或”运算，以及输出运算结果作为占空比校正控制信号。
7.如权利要求1所述的占空比校正电路，其中，控制电路包括：
占空比校正控制信号发生电路，被配置为产生与第一差分时钟信号的边沿相对应的第一脉冲信号，产生与第二差分时钟信号的边沿相对应的第二脉冲信号，对产生的第一脉冲信号与产生的第二脉冲信号执行逻辑运算，以及输出运算结果作为占空比校正控制信号。
8.如权利要求1所述的占空比校正电路，其中，占空比校正时钟信号发生电路被配置为：根据占空比校正控制信号对通过反馈占空比校正时钟信号而获得的反馈信号进行分频来产生占空比校正时钟信号。
9.一种占空比校正电路，包括：
控制电路，被配置为根据使能信号而通过检测第一差分时钟信号和第二差分时钟信号的边沿来产生占空比校正控制信号；以及
占空比校正时钟信号发生电路，被配置为根据占空比校正控制信号和使能信号的边沿来产生占空比校正时钟信号。
10.如权利要求9所述的占空比校正电路，其中，控制电路包括：
使能控制信号发生电路，被配置为通过使用第二差分时钟信号对使能信号进行采样来产生第一使能控制信号，以及通过使用第一差分时钟信号对第一使能控制信号进行采样来产生第二使能控制信号；以及
占空比校正控制信号发生电路，被配置为产生与第一使能控制信号的激活时段和第一差分时钟信号的边沿相对应的第一脉冲信号，产生与第二使能控制信号的激活时段和第二差分时钟信号的边沿相对应的第二脉冲信号，以及输出产生的脉冲信号作为占空比校正控制信号。
11.如权利要求10所述的占空比校正电路，其中，使能控制信号发生电路包括：
第一触发器，被配置为使用第二差分时钟信号来对使能信号进行采样，以及输出采样的信号作为第一使能控制信号；以及
第二触发器，被配置为使用第一差分时钟信号来对第一使能控制信号进行采样，以及输出采样的信号作为第二使能控制信号。
12.如权利要求10所述的占空比校正电路，其中，占空比校正控制信号发生电路包括：
第一边沿检测电路，被配置为产生与第一使能控制信号的激活时段和第一差分时钟信号的边沿相对应的第一脉冲信号，以及将产生的第一脉冲信号输出作为第一预占空比校正控制信号；
第二边沿检测电路，被配置为产生与第二使能控制信号的激活时段和第二差分时钟信号的边沿相对应的第二脉冲信号，以及将产生的第二脉冲信号输出作为第二预占空比校正控制信号；以及
信号组合电路，被配置为对第一预占空比校正控制信号与第二预占空比校正控制信号执行逻辑运算，以及输出运算结果作为占空比校正控制信号。
13.如权利要求9所述的占空比校正电路，其中，占空比校正控制信号发生电路被配置为通过基于占空比校正控制信号的第一时序对第一反馈信号进行分频来产生第一占空比校正时钟信号，以及通过基于占空比校正控制信号的第二时序对第二反馈信号进行分频来产生第二占空比校正时钟信号。
14.如权利要求13所述的占空比校正电路，其中，占空比校正时钟信号发生电路被配置为：从占空比校正控制信号的第一边沿开始，每当出现边沿时，改变第一占空比校正时钟信号，以及从占空比校正控制信号的第二边沿开始，每当出现边沿时，改变第二占空比校正时钟信号。
15.如权利要求9所述的占空比校正电路，其中，占空比校正时钟信号发生电路包括：
第一分频器，被配置为在使能信号被激活时，根据占空比校正控制信号的边沿来将通过锁存第一反馈信号而获得的信号输出作为第一占空比校正时钟信号，以及通过对第一占空比校正时钟信号进行反相来产生第一反馈信号；
时序控制器，被配置为通过基于占空比校正控制信号的边沿来偏移使能信号而产生偏移信号；以及
第二分频器，被配置为在偏移信号被激活时，根据占空比校正控制信号的边沿来将通过锁存第二反馈信号而获得的信号输出作为第二占空比校正时钟信号，以及通过对第二占空比校正时钟信号进行反相来产生第二反馈信号。
16.一种占空比校正电路，包括：
使能控制信号发生电路，被配置为通过使用第二差分时钟信号对使能信号进行采样来产生第一使能控制信号，以及通过使用第一差分时钟信号对第一使能控制信号进行采样来产生第二使能控制信号；
占空比校正控制信号发生电路，被配置为产生与第一使能控制信号的激活时段和第一差分时钟信号的边沿相对应的第一脉冲信号，产生与第二使能控制信号的激活时段和第二差分时钟信号的边沿相对应的第二脉冲信号，以及将产生的脉冲信号输出作为占空比校正控制信号；以及
占空比校正时钟信号发生电路，被配置为通过基于占空比校正控制信号的第一时序对第一反馈信号进行分频来产生第一占空比校正时钟信号，以及通过基于占空比校正控制信号的第二时序对第二反馈信号进行分频来产生第二占空比校正时钟信号。
17.如权利要求16所述的占空比校正电路，其中，使能控制信号发生电路包括：
第一触发器，被配置为使用第二差分时钟信号来对使能信号进行采样，以及输出采样的信号作为第一使能控制信号；以及
第二触发器，被配置为使用第一差分时钟信号来对第一使能控制信号进行采样，以及输出采样的信号作为第二使能控制信号。
18.如权利要求16所述的占空比校正电路，其中，占空比校正控制信号发生电路包括：
第一边沿检测电路，被配置为产生与第一使能控制信号的激活时段和第一差分时钟信号的边沿相对应的第一脉冲信号，以及将产生的第一脉冲信号输出作为第一预占空比校正控制信号；
第二边沿检测电路，被配置为产生与第二使能控制信号的激活时段和第二差分时钟信号的边沿相对应的第二脉冲信号，以及将产生的第二脉冲信号输出作为第二预占空比校正控制信号；以及
信号组合电路，被配置为对第一预占空比校正控制信号与第二预占空比校正控制信号执行逻辑运算，以及输出运算结果作为占空比校正控制信号。
19.如权利要求16所述的占空比校正电路，其中，占空比校正时钟信号发生电路被配置为：从占空比校正控制信号的第一边沿开始，每当出现边沿时，改变第一占空比校正时钟信号，以及从占空比校正控制信号的第二边沿开始，每当出现边沿时，改变第二占空比校正时钟信号。
20.如权利要求16所述的占空比校正电路，其中，占空比校正时钟信号发生电路包括：
第一分频器，被配置为在使能信号被激活时，根据占空比校正控制信号的边沿来将通过锁存第一反馈信号而获得的信号输出作为第一占空比校正时钟信号，以及通过对第一占空比校正时钟信号进行反相来产生第一反馈信号；
时序控制器，被配置为通过基于占空比校正控制信号的边沿对使能信号进行偏移来产生偏移信号；以及
第二分频器，被配置为在偏移信号被激活时，根据占空比校正控制信号的边沿来将通过锁存第二反馈信号而获得的信号输出作为第二占空比校正时钟信号，以及通过对第二占空比校正时钟信号进行反相来产生第二反馈信号。
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