CN104426503B - 相位混合电路、以及包括相位混合电路的半导体装置和半导体系统 - Google Patents

Abstract

一种相位混合电路包括第一混合单元，其被配置成以预定比例来混合第一与第二时钟的相位，且产生第一混合信号；第二混合单元，其被配置成以预定比例来混合第一时钟的反向信号的相位与第二时钟的反向信号的相位，且产生第二混合信号；以及输出单元，其被配置成基于该第一和第二混合信号来产生输出信号。

Description

相位混合电路、以及包括相位混合电路的半导体装置和半导 体系统

相关申请的交叉引用

本申请要求2013年8月20日提交的申请号为10-2013-0098625的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

各种实施例涉及一种半导体装置，尤其是涉及一种混合时钟的相位的相位混合电路、以及包括相位混合电路的半导体装置和半导体系统。

背景技术

一般而言，半导体装置被配置成与时钟同步地操作。为了精确地执行各种复杂操作或精确地在彼此电耦接的器件之间执行通信，半导体装置使用时钟来校正其相位。通过混合具有不同相位的多个时钟的相位，可以校正时钟的相位。

图1是示意性示出传统相位混合电路10的配置的图。在图1中，相位混合电路10包括第一驱动器11、第二驱动器12、以及输出单元13。第一驱动器11响应于控制信号CODE<1：n>和反向控制信号CODEB<1：n>而改变第一时钟CLK1的相位，且将输出提供至输出节点N1。第二驱动器12响应于控制信号CODE<1：n>和反向控制信号CODEB<1：n>而改变第二时钟CLK2的相位，且将输出提供至输出节点N1。输出单元13从来自第一驱动器11和第二驱动器12的输出产生输出信号MIXO。

第一和第二驱动器11和12中的每个包括多个如图2所示的开关反向器20。图2示出可以包括在第一驱动器11中的开关反向器20。开关反向器20包括第一开关晶体管21、第二开关晶体管22、以及反向部23。第一开关晶体管21由PMOS晶体管构成且接收反向控制信号CODEB<n>。第二开关晶体管22由NMOS晶体管构成且接收控制信号CODE<n>。反向部23可以当第一和第二开关晶体管21和22导通时反向第一时钟CLK1，并输出一输出。

第一驱动器11的开关反向器分别通过第一开关晶体管来接收反向控制信号CODEB<1：n>，且分别通过第二开关晶体管来接收控制信号CODE<1：n>。开关反向器的反向部可以共同地接收第一时钟CLK1且可以彼此并联地电耦接。同样地，第二驱动器12的开关反向器分别通过第一开关晶体管来接收控制信号CODE<1：n>，且分别通过第二开关晶体管来接收反向控制信号CODEB<1：n>。开关反向器的反向部可以共同地接收第二时钟CLK2且可以彼此并联地电耦接。

在相位混合电路10中，输出信号MIXO的占空比在某些情况下不是固定的。缺乏输出信号MIXO的固定占空比可能是因处理特性所致。例如，当处理特性使得NMOS晶体管以不同于PMOS晶体管的步调操作时，输出信号MIXO的占空比相比于NMOS晶体管和PMOS晶体管具有相同处理特性时可能增加或减少。

图3是示出传统相位混合电路的操作的时序图。图3提出的实例为第一和第二驱动器11和12中的每个包括四个开关反向器，且第一和第二时钟CLK1和CLK2的相位以3：1的比例来混合。在图3中，情况A示出当NMOS晶体管和PMOS晶体管的处理特性相同时的输出信号的波形。情况B示出当NMOS晶体管具有比PMOS晶体管慢的处理特性时的输出信号的波形。情况C示出当NMOS晶体管具有比PMOS晶体管快的处理特性时的输出信号的波形。

在情况B中，当第一时钟CLK1具有高电平且第二时钟CLK2具有低电平时，以3：1的混合比来混合第一时钟CLK1与第二时钟CLK2。然而，由于NMOS晶体管的操作相对较慢，因此实际混合比约为2.4：1，而当第一时钟CLK1具有低电平且第二时钟CLK2具有高电平时的实际混合比约为3.6：1。因此，相比于A的情况输出信号具有延迟的上升时间和提早的下降时间。于是，发生较低的占空比失真。

在情况C中，当第一时钟CLK1具有高电平且第二时钟CLK2具有低电平时，以3：1的混合比来混合第一时钟CLK1与第二时钟CLK2。然而，由于NMOS晶体管的操作相对较快，因此实际混合比约为3.6：1，而当第一时钟CLK1具有低电平且第二时钟CLK2具有高电平时的实际混合比约为2.4：1。因此，相比于A的情况，输出信号具有提早的上升时间和延迟的下降时间。于是，发生较高的占空比失真。

发明内容

本文说明一种能补偿NMOS晶体管与PMOS晶体管之间处理特性差异且无论处理特性如何仍输出具有精确占空比的时钟信号的相位混合电路、以及包括此相位混合电路的半导体装置和半导体系统。

在本发明的实施例中，一种相位混合电路包括：第一混合单元，被配置成以预定比例来混合第一与第二时钟的相位，且产生第一混合信号；第二混合单元，被配置成预定比例来混合第一时钟的反向信号与第二时钟的反向信号的相位，且产生第二混合信号；以及输出单元，被配置成基于第一和第二混合信号来产生输出信号。

在本发明的实施例中，一种相位混合电路包括：第一驱动部，被配置成响应于控制信号而改变第一时钟的相位；第一补偿驱动部，被配置成响应于控制信号而改变第一时钟的反向信号的相位；第二驱动部，被配置成响应于控制信号而改变第二时钟的相位；以及第二补偿驱动部，被配置成响应于控制信号而改变第二时钟的反向信号的相位，其中输出信号基于第一和第二驱动部以及第一和第二补偿驱动部的输出来产生。

在本发明的实施例中，一种半导体装置包括：输入时钟产生单元，其被配置成接收输入时钟，且产生具有预定相位差的第一和第二时钟；第一延迟线，被配置成响应于延迟控制信号而延迟第一时钟，并产生第一和第二延迟时钟；第一相位混合单元，其被配置成响应于控制信号而混合第一与第二延迟时钟的相位并混合第一与第二延迟时钟的反向信号的相位，且产生第一混合时钟；第二延迟线，其被配置成响应于延迟控制信号而延迟第二时钟，并产生第三和第四延迟时钟；第二相位混合单元，其被配置成响应于控制信号而混合第三与第四延迟时钟的相位并混合第三与第四延迟时钟的反向信号的相位，且产生第二混合时钟；以及多相位时钟产生单元，其被配置成校正第一和第二混合时钟的占空比，且产生多相位时钟。

在本发明的实施例中，一种半导体系统包括：主机；存储器；及控制器，其被配置成中继主机与存储器之间的通信，其中主机、存储器及控制器使用第一时钟来彼此通信，且主机、存储器及控制器中的至少之一包括相位混合电路，且其中相位混合电路包括：第一混合单元，被配置成以预定比例来混合第一时钟的相位与相对于第一时钟具有预定相位差的第二时钟的相位，且产生第一混合信号；第二混合单元，其被配置成以预定比例来混合第一时钟的反向信号的相位与第二时钟的反向信号的相位，且产生第二混合信号；以及输出单元，其被配置成基于第一和第二混合信号来产生输出信号。

附图说明

结合附图来说明特征、方面、和实施例，其中：

图1是示意性示出传统相位混合电路的配置的图；

图2是示出传统开关反向器的配置的图；

图3是传统相位混合电路的操作的时序图，示出占空比随混合时钟的相位而改变；

图4是示意性示出依照本发明的实施例的相位混合电路的配置的图；

图5是示出依照本发明的实施例的相位混合电路的操作的时序图；

图6是示意性示出依照本发明的实施例的相位混合电路的配置的图；

图7是示出依照本发明的实施例的延迟锁定回路的配置的框图；以及

图8是示出依照本发明的实施例的半导体系统的配置的框图。

具体实施方式

在下文中，下面将通过示范实施例参考附图来说明根据所发明实施例的相位混合电路、以及包括相位混合电路的半导体装置和半导体系统。

在图4中，依照本发明的实施例的相位混合电路1包括第一混合单元110、第二混合单元120、以及输出单元130。第一混合单元110接收第一时钟CLK1和第二时钟CLK2。第一混合单元110以预定比例来混合第一和第二时钟CLK1和CLK2的相位，且第一混合单元110产生第一混合信号MIX1。第一混合单元110可以响应于控制信号CODE<1：n>而以预定比例来混合第一和第二时钟CLK1和CLK2的相位。

第二混合单元120接收第一时钟CLK1的反向信号CLK1B和第二时钟CLK2的反向信号CLK2B。第二混合单元120以预定比例来混合第一和第二时钟CLK1和CLK2的反向信号CLK1B和CLK2B的相位，且第二混合单元120产生第二混合信号MIX2。第二混合单元120可以响应于控制信号CODE<1：n>而以预定比例来混合第一和第二时钟CLK1和CLK2的反向信号CLK1B和CLK2B的相位。输出单元130可以被配置成接收第一混合信号MIX1和第二混合信号MIX2且基于第一和第二混合信号MIX1和MIX2来产生输出信号CLKO。可以通过控制电路(未示出)来输入控制信号CODE<1：n>且控制信号CODE<1：n>可以包括多个码信号。

第一混合单元110包括第一和第二驱动部111和112。第一驱动部111可以被配置成接收第一时钟CLK1且响应于控制信号CODE<1：n>而改变第一时钟CLK1的相位。第一驱动部111可以包含多个开关反向器。第一驱动部111可以包括对应于控制信号CODE<1：n>的数量的开关反向器的数量。可以响应于控制信号CODE<1：n>的数量而确定构成第一驱动部111的使能开关反向器的数量。在一个实施例中，也可以通过通过经由第一开关晶体管接收控制信号CODE<1：n>的反向信号CODEB<1：n>、和经由第二开关晶体管接收控制信号CODE<1：n>来将开关反向器使能。随着使能开关反向器的数量增加，第一时钟CLK1的相位可以延迟得较少。随着禁止开关反向器的数量增加，第一时钟CLK1的相位可以延迟得较多。因此，第一驱动部111可以通过响应于控制信号CODE<1：n>而使能或禁止开关反向器来控制第一时钟CLK1的相位被延迟的量。在一实例中，第一开关晶体管指包括PMOS晶体管的开关，且第二开关晶体管指包括NMOS晶体管的开关。

第二驱动部112可以被配置成接收第二时钟CLK2且响应于控制信号CODE<1：n>而改变第二时钟CLK2的相位。类似于第一驱动部111，第二驱动部112可以包含多个开关反向器。第二驱动部112的开关反向器可以通过第一开关晶体管来接收控制信号CODE<1：n>，且通过第二开关晶体管来接收控制信号CODE<1：n>的反向信号CODEB<1：n>。因此，第一驱动部111的使能开关晶体管数量与第二驱动部112的使能开关晶体管数量可能彼此成反比。例如，当第一驱动部111和第二驱动部112包括4个开关反向器时，如果第一驱动部111的开关反向器之中的3个开关反向器响应于控制信号CODE<1：n>而被使能，则第二驱动部112的开关反向器之中的1个开关反向器可以被使能。因此，第一和第二驱动部111和112可以将第一和第二时钟CLK1和CLK2的相位延迟不同的量，其中相位延迟可以依照控制信号CODE<1：n>。因此，第一和第二驱动部111和112可以改变混合第一和第二时钟CLK1和CLK2的相位所使用的比例。第一和第二驱动部111和112的输出在第一输出节点NA被混合且被提供作为第一混合信号MIX1。

第二混合单元120包括第三驱动部121、第四驱动部122、以及反向驱动部123。第三驱动部121和第四驱动部122分别具有与第一驱动部111和第二驱动部112相同或实质上相似的配置，且被配置成用相同或实质上相似的方式来接收控制信号CODE<1：n>和控制信号CODE<1：n>的反向信号CODEB<1：n>。然而，第三驱动部121接收第一时钟CLK1的反向信号CLK1B，而第四驱动部122接收第二时钟CLK2的反向信号CLK2B。于是，第三驱动部121可以响应于控制信号CODE<1：n>而改变第一时钟CLK1的反向信号CLK1B的相位并将输出提供至第二输出节点NB，且第四驱动部122可以响应于控制信号CODE<1：n>而改变第二时钟CLK2的反向信号CLK2B的相位并将输出提供至第二输出节点NB。由于第三和第四驱动部121和122针对与第一和第二时钟CLK1和CLK2具有180°的相位差的反向信号CLK1B和CLK2B执行相位混合操作，所以此可以实质上与第一和第二驱动部111和112之处理特性相反的处理特性来进行针对第一和第二时钟CLK1和CLK2的反向信号CLK1B和CLK2B的相位混合操作可以以实质上与第一和第二驱动部111和112的处理特性相反的处理特性来执行。第三驱动部121可以补偿因第一驱动部111中的处理特性所引起的占空比失真，且第四驱动部122可以补偿因第二驱动部112中的处理特性所引起的占空比失真。因此，第三和第四驱动部121和122分别用作针对第一和第二驱动部111和112的补偿驱动部。在下文中，第三驱动部也可以称为第一补偿驱动部，且第四驱动部也可以称为第二补偿驱动部。因此，第三驱动部和第一补偿驱动部可以指相同的组成元件，且第四驱动部和第二补偿驱动部可以指相同的组成元件。反向驱动部123被配置成将第三和第四驱动部121和122的输出反向且产生第二混合信号MIX2。

输出单元130被配置成接收第一混合信号MIX1和第二混合信号MIX2、以1：1的比例来混合第一和第二混合信号MIX1和MIX2的相位、且产生输出信号CLKO。

在图4中，相位混合电路1还可以包括反向输入单元140。反向输入单元140可以被配置成接收第一和第二时钟CLK1和CLK2、将第一和第二时钟CLK1和CLK2反向、以及产生第一时钟CLK1的反向信号CLK1B和第二时钟CLK2的反向信号CLK2B。而且，相位混合电路1还可以包括延迟单元150。延迟单元150可以被配置成将第一混合信号MIX1延迟。第二混合单元120另外包括将第三和第四驱动部121和122的输出反向的反向驱动部123，使得第二混合信号MIX2可以与第一混合信号MIX1混合。此外，当考虑反向输入单元140的设置时，混合反向信号CLK1B和CLK2B的相位以产生第二混合信号MIX2所沿着的路径的延迟时间长于混合第一和第二时钟CLK1和CLK2的相位以产生第一混合信号MIX1所沿着的路径的延迟时间。因此，相位混合电路1可以包括延迟单元150，用以实质上等化因产生第一和第二混合信号MIX1和MIX2所沿着的路径造成的延迟时间。虽然图4绘示延迟单元150包括反向器，但延迟单元150可以包括最大地和/或精确地匹配因第一和第二混合信号MIX1和MIX2所沿着的路径造成的延迟时间的开关反向器的配置。再者，反向输入单元140可以由开关反向器配置。

图5是示出图4的相位混合电路1的操作的图。在图5中，假设第一至第四驱动部111、112、121和122中的每个包括4个开关反向器和具有比PMOS晶体管慢的处理特性的NMOS晶体管。而且，在图5的实例中，以3：1的比例来混合第一和第二时钟CLK1和CLK2。因此，响应于控制信号CODE<1：n>，可以使能第一和第三驱动部111和121中的每个的4个开关反向器之中的3个开关反向器且可以使能第二和第四驱动部112和122中的每个的4个开关反向器之中的1个开关反向器。

第一混合单元110产生第一混合信号MIX1，相比于一般情况A该第一混合信号MIX1具有较晚的上升时间和较早的下降时间。因此，第一混合信号MIX1具有比一般情况A短的占空比失真，其中一般情况的占空比可以当作基准。由于第二混合单元120对第一和第二时钟CLK1和CLK2的反向信号CLK1B和CLK2B执行相位混合操作，因此第二混合单元120可以产生具有与第一混合信号MIX1相反的占空比失真的第二混合信号MIX2。于是，第二混合信号MIX2具有比一般情况A长的占空比失真。输出单元130以1：1的比例来混合第一和第二混合信号MIX1和MIX2，且产生输出信号CLKO。因此，输出信号CLKO可以是具有与一般情况A相同的占空比的信号。第一和第二混合单元110和120可以抵消因处理特性而发生的占空比失真。

图6是示意性示出依照本发明的实施例的相位混合电路2的配置的图。在图6中，相位混合电路2可以具有与图4的相位混合电路1相同或实质上相似的配置。相位混合电路2可以包括第一驱动部211、第二驱动部212、第一补偿驱动部221、第二补偿驱动部222、反向驱动部223、输出单元230、反向输入单元240、以及延迟单元250。然而，第一驱动部211和第二驱动部212可以接收控制信号CODE<1:2n>之中的奇数编号的码CODE<1:2n-1>(n是等于或大于2的整数)，且第一补偿驱动部221和第二补偿驱动部222可以接收控制信号CODE<1:2n>之中的偶数编号的码CODE<2:2n>。

假设第一和第二驱动部221和212及第一和第二补偿驱动部221和222中的每个包括8个开关反向器，由于第一和第二驱动部211和212接收奇数编号的码CODE<1:2n-1>，因此最多只可以使能第一和第二驱动部211和212的8个开关反向器之中的4个开关反向器。同样地，由于第一和第二补偿驱动部221和222接收偶数编号的码CODE<2:2n>，因此最多只可以使能第一和第二补偿驱动部221和222的8个开关反向器之中的4个开关反向器。

如果控制信号CODE<1:2n>被输入为逻辑电平H、H、L、L、L、L、L和L而以1：3的比例来混合第一和第二时钟CLK1和CLK2的相位，则可以使能第一驱动部211的其中1个开关反向器，且可以使能第二驱动部212的其中3个开关反向器。同样地，可以使能第一补偿驱动部221的其中1个开关反向器，且可以使能第二补偿驱动部222的其中3个开关反向器。因此，随着以1：3的比例混合第一和第二时钟CLK1和CLK2的相位而产生第一混合信号MIX1，且随着以1：3的比例来混合第一和第二时钟CLK1和CLK2的反向信号CLK1B和CLK2B的相位而产生第二混合信号MIX2。由于第一和第二混合信号MIX1和MIX2由输出单元230以1：1的比例来混合，因此最后可以产生其中第一和第二时钟CLK1和CLK2的相位以1：3的比例混合的输出信号CLKO。

在另一种情况下，如果控制信号CODE<1:2n>被输入为逻辑电平H、H、H、L、L、L、L和L而以3：5的比例来混合第一和第二时钟CLK1和CLK2的相位，则可以使能第一驱动部211的其中2个开关反向器，且可以使能第二驱动部212的其中2个开关反向器。因此，随着以1：1的比例来混合第一和第二时钟CLK1和CLK2的相位而可以产生第一混合信号MIX1。响应于控制信号CODE<1:2n>，可以使能第一补偿驱动部221中的其中1个开关反向器，且可以使能第二补偿驱动部222中的其中3个开关反向器。因此，随着以1：3的比例来混合反向信号CLK1B和CLK2B的相位而可以产生第二混合信号MIX2。由于第一和第二混合信号MIX1和MIX2由输出单元230以1：1的比例来混合，因此通过以1.5：2.5的比例混合的第一和第二时钟CLK1和CLK2的相位来产生输出信号CLKO。由于相位混合电路2可以使用相同控制信号CODE<1:2n>用一半开关反向器来操作，因此可以进一步减少用于混合第一和第二时钟CLK1和CLK2的相位的电流消耗。

图7是示出依照本发明的另一实施例的延迟锁定回路3的配置的框图。在图7中，延迟锁定回路3可以包括输入时钟产生单元310、第一延迟线320、第一相位混合单元330、第二延迟线340、以及第二相位混合单元350。输入时钟产生单元310可以被配置成接收输入时钟ICLK且从输入时钟ICLK产生第一和第二时钟CLKI和CLKQ。输入时钟产生单元310可以产生可能具有预定相位差的第一和第二时钟CLKI和CLKQ。在本发明的实施例中，预定相位差可以等于或小于90°。随着半导体装置的操作加速，操作时钟的频率会显著地增加。因此，如果只对一个时钟执行延迟锁定操作，则可能以不精确的方式来产生多相位时钟的相位。然而，延迟锁定回路3可以通过经由输入时钟产生单元310产生具有预定相位差的第一和第二时钟CLKI和CLKQ、且接着对第一和第二时钟CLKI和CLKQ中的每个执行延迟锁定操作来精确地产生具有期望相位的多相位时钟。

第一延迟线320被配置成响应于延迟控制信号CCODE<1:m>而延迟第一时钟CLKI，且产生第一和第二延迟时钟CLKI1和CLKI2。第一相位混合单元330被配置成接收第一和第二延迟时钟CLKI1和CLKI2以及响应于控制信号CODE<1:n>而对第一和第二延迟时钟CLKI1和CLKI2执行相位混合操作。第一相位混合单元330通过混合第一和第二延迟时钟CLKI1和CLKI2的相位来产生第一混合时钟MCLKI。第一相位混合单元330可以通过混合第一和第二延迟时钟CLKI1和CLKI2的相位以及混合第一和第二延迟时钟CLKI1和CLKI2的反向信号的相位来产生第一混合时钟MCLKI。第一相位混合单元330在配置和操作方面可以与图4和图6所示的相位混合电路1和2相同或实质上相似。

第二延迟线340可以被配置成响应于延迟控制信号CCODE<1:m>而将第二时钟CLKQ延迟，且产生第三和第四延迟时钟CLKQ1和CLKQ2。第二相位混合单元350被配置成接收第三和第四延迟时钟CLKQ1和CLKQ2以及响应于控制信号CODE<1:n>而对第三和第四延迟时钟CLKQ1和CLKQ2执行相位混合操作。第二相位混合单元350通过混合第三和第四延迟时钟CLKQ1和CLKQ2的相位来产生第二混合时钟MCLKQ。第二相位混合单元350可以通过混合第三和第四延迟时钟CLKQ1和CLKQ2的相位以及混合第三和第四延迟时钟CLKQ1和CLKQ2的反向信号的相位来产生第二混合时钟MCLKQ。第二相位混合单元350在配置和操作方面可以与图4和图6所示的相位混合电路1和2相同或实质上相似。

延迟锁定回路3可以通过使用粗略延迟或精细延迟来延迟时钟的相位。第一和第二延迟线320和340可以构成粗略延迟，且第一和第二相位混合单元330和350可以构成精细延迟。因为第一和第二相位混合单元330和350不只对各延迟时钟CLKI1、CLKI2、CLKQ1和CLKQ2、而且对各延迟时钟CLKI1、CLKI2、CLKQ1和CLKQ2的反向信号执行相位混合操作，因此校正第一和第二混合时钟MCLKI和MCLKQ的占空比是可能的。因此，第一和第二相位混合单元330和350不只用作精细延迟，而且执行占空校正电路的功能。

延迟锁定回路3还可以包括延迟复制部360、相位比较单元370、延迟线控制单元380、以及多相位时钟产生单元390。延迟复制部360被配置成将第一混合时钟MCLKI延迟预定延迟量以及输出反馈时钟FCLK。可以通过对时钟的传输路径建模来获取延迟复制部360的预定延迟量。相位比较单元370可以被配置成比较输入时钟ICLK与反馈时钟FCLK的相位且产生相位比较信号COM。延迟线控制单元380可以被配置成基于相位比较信号COM来产生延迟控制信号CCODE<1:m>和控制信号CODE<1:n>。

多相位时钟产生单元390被配置成接收第一和第二混合时钟MCLKI和MCLKQ，且产生多个多相位时钟CLKDLL1至CLKDLL4。多相位时钟产生单元390可以基于第一和第二混合时钟MCLKI和MCLKQ来产生彼此具有90°的相位差的多个多相位时钟CLKDLL1至CLKDLL4。多相位时钟产生单元390可以另外包括占空校正部且可以执行占空校正功能来校正第一和第二混合时钟MCLKI和MCLKQ之间的占空比。

图8是示意地示出依照本发明的实施例的半导体系统4的配置的框图。在图8中，半导体系统4包括主机410、存储器420、以及控制器430。主机410可以提供命令、地址、数据等以存取存储器420。存储器420可以基于命令和地址来储存或输出数据。控制器430中继主机410与存储器420之间的通信。

主机410、存储器420以及控制器430可以基于时钟CLK来操作。因此，为了使主机410、存储器420以及控制器430在它们之间执行精确数据通信，必须控制时钟CLK的相位或精确地校正占空比。为此目的，图4和图6所示的相位混合电路1和2以及图7所示的延迟锁定回路可以设置于主机410、存储器420以及控制器430中的至少一种中。再者，依照本发明的实施例的相位混合电路1和2并不限于图示说明，而是可以适用于使用时钟或混合信号的相位的所有半导体装置。

尽管上面已说明了某些实施例，但本领域技术人员将了解所说明的实施例仅仅是举例。因此，本文所述的相位混合电路、以及包括相位混合电路的半导体装置和半导体系统不应基于所述实施例而受限。反而，本文所述的相位混合电路、以及包括相位混合电路的半导体装置和半导体系统应仅依据结合上面说明和附图时遵循的权利要求限制。

通过以上实施例可以看出，本申请提供了以下的技术方案。

技术方案1.一种相位混合电路，包括：

第一混合单元，其被配置成以预定比例来混合第一时钟与第二时钟的相位，且产生第一混合信号；

第二混合单元，其被配置成以所述预定比例来混合所述第一时钟的反向信号的相位与所述第二时钟的反向信号的相位，且产生第二混合信号；以及

输出单元，其被配置成基于所述第一混合信号和所述第二混合信号来产生输出信号。

技术方案2.如技术方案1所述的相位混合电路，其中所述第一混合单元包括：

第一驱动部，其被配置成响应于控制信号而改变所述第一时钟的相位；以及

第二驱动部，其被配置成响应于所述控制信号而改变所述第二时钟的相位，

其中所述第一混合信号从所述第一驱动部和所述第二驱动部的输出产生。

技术方案3.如技术方案1所述的相位混合电路，其中所述第二混合单元包括：

第三驱动部，其被配置成响应于所述控制信号而改变所述第一时钟的反向信号的相位，

第四驱动部，其被配置成响应于所述控制信号而改变所述第二时钟的反向信号的相位，

反向驱动部，其被配置成接收所述第三驱动部和所述第四驱动部的输出，且产生所述第二混合信号。

技术方案4.如技术方案3所述的相位混合电路，还包括：

反向输入单元，其被配置成接收所述第一时钟和所述第二时钟，且产生所述第一时钟的反向信号和所述第二时钟的反向信号。

技术方案5.如技术方案4所述的相位混合电路，还包括：

延迟单元，其被配置成延迟所述第一混合信号。

技术方案6.如技术方案1所述的相位混合电路，其中：

所述第一混合单元被配置成产生具有比基准占空比短的占空比的所述第一混合信号；

所述第二混合单元被配置成产生具有比所述基准占空比长的占空比的所述第二混合信号；

所述输出单元被配置成产生具有与所述基准占空比相同的占空比的输出信号。

技术方案7.一种相位混合电路，包括：

第一驱动部，其被配置成响应于控制信号而改变第一时钟的相位；

第一补偿驱动部，其被配置成响应于所述控制信号而改变所述第一时钟的反向信号的相位；

第二驱动部，其被配置成响应于所述控制信号而改变第二时钟的相位；以及

第二补偿驱动部，其被配置成响应于所述控制信号而改变所述第二时钟的反向信号的相位，其中输出信号基于所述第一驱动部和所述第二驱动部以及所述第一补偿驱动部和所述第二补偿驱动部的输出来产生。

技术方案8.如技术方案7所述的相位混合电路，还包括：

反向输入单元，其被配置成将所述第一时钟和所述第二时钟反向，且产生所述第一时钟和所述第二时钟的反向信号。

技术方案9.如技术方案7所述的相位混合电路，还包括：

反向驱动部，其被配置成接收所述第一补偿驱动部和所述第二补偿驱动部的输出，且产生第二混合信号，以及

输出单元，其被配置成接收从所述第一驱动部和所述第二驱动部的输出产生的第一混合信号和所述第二混合信号，且产生所述输出信号。

技术方案10.如技术方案9所述的相位混合电路，还包括：

延迟单元，其被配置成延迟所述第一混合信号。

技术方案11.一种半导体装置，其包括：

输入时钟产生单元，其被配置成接收输入时钟，且产生具有预定相位差的第一时钟和第二时钟；

第一延迟线，其被配置成响应于延迟控制信号而延迟所述第一时钟并产生第一延迟时钟和第二延迟时钟；

第一相位混合单元，其被配置成：响应于控制信号而混合所述第一延迟时钟与所述第二延迟时钟的相位并且混合所述第一延迟时钟与所述第二延迟时钟的反向信号的相位，以产生第一混合时钟；

第二延迟线，其被配置成响应于所述延迟控制信号而延迟所述第二时钟并产生第三延迟时钟和第四延迟时钟；

第二相位混合单元，其被配置成响应于所述控制信号而混合所述第三延迟时钟与所述第四延迟时钟的相位并混合所述第三延迟时钟与所述第四延迟时钟的反向信号的相位，以产生第二混合时钟；以及

多相位时钟产生单元，其被配置成校正所述第一混合时钟和所述第二混合时钟的占空比，且产生多相位时钟。

技术方案12.如技术方案11所述的半导体装置，其中所述预定相位差等于或小于90°。

技术方案13.如技术方案11所述的半导体装置，还包括：

延迟复制部，其被配置成延迟所述第一混合时钟并产生反馈时钟；

相位比较单元，其被配置成比较所述输入时钟与所述反馈时钟的相位并产生相位比较信号；以及

延迟线控制单元，其被配置成基于所述相位比较信号来产生所述延迟控制信号和所述控制信号。

技术方案14.如技术方案11所述的半导体装置，其中所述第一相位混合单元包括：

第一混合单元，其被配置成以预定比例来混合所述第一延迟时钟与所述第二延迟时钟的相位，且产生第一混合信号；

第二混合单元，其被配置成以所述预定比例来混合所述第一延迟时钟的反向信号的相位与所述第二延迟时钟的反向信号的相位，且产生第二混合信号；以及

第一输出单元，其被配置成基于所述第一混合信号和所述第二混合信号来产生所述第一混合时钟。

技术方案15.如技术方案14所述的半导体装置，其中所述第一混合单元包括：

第一驱动部，其被配置成响应于所述控制信号而改变所述第一延迟时钟的相位；以及

第二驱动部，其被配置成响应于所述控制信号而改变所述第二延迟时钟的相位，

其中所述第一混合信号从所述第一驱动部和所述第二驱动部的输出产生。

技术方案16.如技术方案15所述的半导体装置，其中所述第二混合单元包括：

第一补偿驱动部，其被配置成响应于所述控制信号而改变所述第一延迟时钟的反向信号的相位；

第二补偿驱动部，其被配置成响应于所述控制信号而改变所述第二延迟时钟的反向信号的相位；以及

第一反向驱动部，其被配置成接收所述第一补偿驱动部和所述第二补偿驱动部的输出，且产生所述第二混合信号。

技术方案17.如技术方案11所述的半导体装置，其中所述第二相位混合单元包括：

第三混合单元，其被配置成以预定比例来混合所述第三延迟时钟与所述第四延迟时钟的相位，且产生第三混合信号；

第四混合单元，其被配置成以所述预定比例来混合所述第三延迟时钟的反向信号的相位与所述第四延迟时钟的反向信号的相位，且产生第四混合信号；以及

第二输出单元，其被配置成基于所述第三混合信号和所述第四混合信号来产生所述第二混合时钟。

技术方案18.如技术方案17所述的半导体装置，其中所述第三混合单元包括：

第三驱动部，其被配置成响应于所述控制信号而改变所述第三延迟时钟的相位；以及

第四驱动部，其被配置成响应于所述控制信号而改变所述第四延迟时钟的相位，

其中所述第三混合信号从所述第三驱动部和所述第四驱动部的输出产生。

技术方案19.如技术方案18所述的半导体装置，其中所述第四混合单元包括：

第三补偿驱动部，其被配置成响应于所述控制信号而改变所述第三延迟时钟的反向信号的相位；

第四补偿驱动部，其被配置成响应于所述控制信号而改变所述第四延迟时钟的反向信号的相位；以及

第二反向驱动部，其被配置成接收所述第三补偿驱动部和所述第四补偿驱动部的输出，且产生所述第四混合信号。

Claims (7)

1.一种相位混合电路，包括：

第一混合单元，其被配置成以预定比例来混合第一时钟与第二时钟的相位，且产生第一混合信号；

反向输入单元，其被配置成将所述第一时钟和所述第二时钟反向，且产生所述第一时钟的反向信号和所述第二时钟的反向信号；

第二混合单元，其被配置成以所述预定比例来混合所述第一时钟的反向信号的相位与所述第二时钟的反向信号的相位；

反向驱动部，其被配置成接收所述第二混合单元的输出并将所述第二混合单元的输出反向来产生第二混合信号；

延迟单元，其被配置成延迟所述第一混合信号，其中，所述延迟单元的延迟量对应于所述反向输入单元和所述反向驱动部的延迟量；以及

输出单元，其被配置成基于所述延迟单元的输出和所述反向驱动部的输出来产生输出信号。

2.如权利要求1所述的相位混合电路，其中所述第一混合单元包括：

第一驱动部，其被配置成响应于控制信号而改变所述第一时钟的相位；以及

第二驱动部，其被配置成响应于所述控制信号而改变所述第二时钟的相位，

其中所述第一混合信号从所述第一驱动部的输出和所述第二驱动部的输出产生。

3.如权利要求1所述的相位混合电路，其中所述第二混合单元包括：

第三驱动部，其被配置成响应于控制信号而改变所述第一时钟的反向信号的相位，以及

第四驱动部，其被配置成响应于所述控制信号而改变所述第二时钟的反向信号的相位。

4.如权利要求1所述的相位混合电路，其中：

所述第一混合信号具有比基准占空比短的占空比；

所述第二混合信号具有比所述基准占空比长的占空比；

所述输出信号具有与所述基准占空比相同的占空比。

5.一种相位混合电路，包括：

反向输入单元，其被配置成将第一时钟和第二时钟反向，且产生所述第一时钟的反向信号和所述第二时钟的反向信号；

第一驱动部，其被配置成响应于控制信号和反向控制信号而改变第一时钟的相位；

第一补偿驱动部，其被配置成响应于所述控制信号和所述反向控制信号而改变所述第一时钟的反向信号的相位；

第二驱动部，其被配置成响应于所述控制信号和所述反向控制信号而改变第二时钟的相位；

第二补偿驱动部，其被配置成响应于所述控制信号和所述反向控制信号而改变所述第二时钟的反向信号的相位；

延迟单元，其被配置成延迟所述第一驱动部的输出和所述第二驱动部的输出，且产生第一混合信号；以及

反向驱动部，其被配置成接收所述第一补偿驱动部的输出和所述第二补偿驱动部的输出，且产生第二混合信号。

6.如权利要求5所述的相位混合电路，还包括：

输出单元，其被配置成接收所述第一混合信号和所述第二混合信号，且产生输出信号。

7.如权利要求5所述的相位混合电路，其中，所述延迟单元的延迟量对应于所述反向输入单元和所述反向驱动部的延迟量。