JP6572085B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に関する。

半導体製造技術の進歩による素子の微細化に伴い、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）に搭載されるトランジスタ数が飛躍的に増大してきている。情報処理装置に搭載されるＬＳＩには、情報処理装置の多機能化を実現するため、多くの回路ブロックが搭載される。ＬＳＩでは、多くの回路ブロックに対して、１つの制御ブロックから各回路ブロックに制御信号を配信し、各回路ブロックでは、受信した制御信号に基づきデータ転送等の処理を行う。この場合、タイミング調整は容易である。

しかしながら、半導体プロセスの進化に伴い開発するＬＳＩが大規模化してくると、回路ブロック数は増大し、制御に使用する信号数は増加する。そのため、多数の制御信号間に位相のばらつきが発生して、複数の回路ブロックのクロック位相を調整することが困難になる。そのため、ＬＳＩの大規模化に伴い、機能処理毎に、処理を分散する分散処理システム化が進められてきている。

機能処理毎に分散された複数の回路ブロック間でのデータ転送を行う手法として、例えば特許文献１に記載された手法が知られている。この手法では、複数の回路ブロック間でのデータ転送を行う際に送信元のクロックと受信側のクロックとでデータの同期化が行われている。この手法によると、クロック信号に同期した動作が要求される範囲を各論理ブロック内に閉じさせることができるので、回路全体を１つのクロック信号に同期させて動作させる場合と比較して、クロックスキューを小さくし、動作速度を向上させることができる。

特開２００２−３６８７２７号公報

しかしながら、特許文献１では、複数の回路ブロック間で受信側のクロックにデータを同期させる方式をとっており、かつ位相調整を行う相互の回路ブロックの従属関係は固定的であるため、設計の自由度は小さく大規模なシステムを構成するのは難しい。

本発明は係る課題に鑑みなされたものであり、回路の大規模化にも対応可能なクロックの調整技術を提供するものである。

本発明のある態様は、半導体集積回路に関する。この半導体集積回路は、複数の回路ブロックと、当該複数の回路ブロック間の通信を制御する制御部とを有する。複数の回路ブロックのそれぞれは、自身の機能処理を実行する機能処理部と、制御部および予め設定された上流に位置する１以上の他の回路ブロックのうちの少なくとも１つからの同期指示信号の１つと基本となるクロック信号とに基づいて生成した動作クロックを、機能処理部へ供給するとともに、同期指示信号に基づき、予め設定された下流に位置する１以上の回路ブロックに該回路ブロック用の同期指示信号を供給する位相制御部とを有する。複数の回路ブロックは、第１回路ブロックと、第２回路ブロックと、第１および第２回路ブロックの下流に位置する第３回路ブロックと、を有する。制御部は、制御部または第１回路ブロックからの同期指示信号および第２回路ブロックからの同期指示信号のうちの１つを選択させる制御信号を第３回路ブロックに供給する。

本発明によれば、回路の大規模化にも対応可能なクロックの調整技術を提供できる。

比較例に係る半導体集積回路の構成例を示すブロック図。 第１の実施形態に係る半導体集積回路の構成例を示すブロック図。 第１位相制御部、第３位相制御部の構成例を示すブロック図。 第１同期信号生成部、第２同期信号生成部、第３同期信号生成部の構成例を示す回路図。 第１の実施形態、第１変形例、第２変形例に係る分周回路の構成例を示す回路図。 第１の実施形態、第３変形例に係る次段用信号生成部の構成例を示す回路図。 制御信号生成部の構成例を示すブロック図。 同期指示信号生成部における処理の流れの一例を示すフローチャート。 電源遮断信号生成部における処理の流れの一例を示すフローチャート。 接続関係テーブルの一例を示すデータ構造図。 半導体集積回路における信号波形を示すタイミングチャート。 多数の回路ブロックを備える本応用例に係るＬＳＩのイメージ図。 ２分周クロック信号と４分周クロック信号とを用いた位相同期のタイミングチャートおよび２分周クロック信号と４分周クロック信号と８分周クロック信号とを用いた位相同期のタイミングチャート。 第２の実施形態に係る半導体集積回路の構成例を示すブロック図。 多数の回路ブロックを備える応用例に係るＬＳＩのイメージ図。 第３の実施形態に係る半導体集積回路の構成例を示すブロック図。 第４の実施形態、第３変形例に係る半導体集積回路の分周回路の構成例を示す回路図。 第４の実施形態、第３変形例に係る半導体集積回路における信号波形を示すタイミングチャート。

実施形態の理解を容易にするため、本発明者は、比較例として図１のような半導体集積回路１１００を考察した。半導体集積回路１１００は、第１回路ブロック１１１０と、第２回路ブロック１１２０と、当該第１および第２の回路ブロック間の通信を制御する制御部１１９５とを有する。制御部１１９５は、クロック生成部１１４０と、リセット生成部１１４１と、同期制御部１１４２と、制御信号生成部１１４４と、を備える。図１には２つの回路ブロックが示されているが、より多くの回路ブロックが存在してもよい。

第１回路ブロック１１１０は、自身の機能処理を実行する第１機能処理部１１１２と、第１回路ブロックの内部クロックを調整する第１位相制御部１１１１と、を含む。第２回路ブロック１１２０は第１回路ブロック１１１０と同様に構成されており、第２機能処理部１１２２と、第２位相制御部１１２１と、を含む。

クロック生成部１１４０は、所定のクロック信号すなわち半導体集積回路１１００の基本周波数を有する矩形波信号である基本クロック信号Ｓ１１５１を生成し、第１位相制御部１１１１、第２位相制御部１１２１および制御信号生成部１１４４、へ出力する。第１位相制御部１１１１、第２位相制御部１１２１はそれぞれ、入力される基本クロック信号Ｓ１１５１に基づき第１回路ブロック１１１０の第１内部クロック信号Ｓ１１６１、第２回路ブロック１１２０の第２内部クロック信号Ｓ１１７１を生成する。第１内部クロック信号Ｓ１１６１、第２内部クロック信号Ｓ１１７１はそれぞれ第１機能処理部１１１２、第２機能処理部１１２２に供給される。各機能処理部１１１２、１１２２は、供給された内部クロック信号に基づき処理を行う。

リセット生成部１１４１は、半導体集積回路１１００のリセットが指示された場合にリセット信号Ｓ１１５２を生成し、第１位相制御部１１１１、第２位相制御部１１２１、同期制御部１１４２および制御信号生成部１１４４へ出力する。リセット信号Ｓ１１５２を受ける各部、各ブロックは、リセット信号Ｓ１１５２を受けると自身を初期化するための処理を行うよう構成される。

同期制御部１１４２は、回路ブロック間のデータ転送などの回路ブロック間の連携が要求される場合、同期制御信号Ｓ１１５３を生成し、制御信号生成部１１４４へ出力する。

制御信号生成部１１４４は、入力される同期制御信号Ｓ１１５３に基づいて同期指示信号Ｓ１１５５を生成し、第１位相制御部１１１１に出力する。同期指示信号Ｓ１１５５は、第１回路ブロックのクロック信号を調整するための制御信号である。第１回路ブロック１１１０は次段用同期指示信号Ｓ１１６２を生成可能に構成される。第１位相制御部１１１１は、入力された同期指示信号Ｓ１１５５に基づき次段用同期指示信号Ｓ１１６２を生成し、第２位相制御部１１２１に出力する。第１回路ブロック１１１０と第２回路ブロック１１２０とは、第１回路ブロック１１１０から出力される次段用同期指示信号Ｓ１１６２によりクロックの位相が同期される。

本比較例に係る半導体集積回路１１００では、回路ブロック間にマスタ・スレーブのような固定的な従属関係を設定した上でそれらの回路ブロック間で位相の同期を行う。より具体的には、同期指示信号は、制御信号生成部１１４４を起点とした回路ブロックのカスケード接続またはデイジーチェイン接続により伝達される。制御信号生成部１１４４を起点とする同期指示信号の経路は第１回路ブロック１１１０、第２回路ブロック１１２０を直列に通る。その結果、例えば省電力制御として経路の途中の回路ブロックが電源遮断やクロックゲーティングなどにより非活性化された場合の対応には制限があり、大規模なシステムを構築することは難しい。また、本比較例の方式を使って回路を実装すると、クロック同期式のデータ転送に比べてパフォーマンスが劣る場合がある。

以下、添付図面に従って本発明に係る実施形態を詳細に説明する。なお、以下で説明する各実施形態は、本発明を具体的に実施した例を示すもので、特許請求の範囲に記載の構成の具体的な実施形態の１つである。また、各図面に示される同一または同等の構成要素、部材、信号には、同一の符号を付するものとし、適宜重複した説明は省略する。

［第１の実施形態］
第１の実施形態に係る半導体集積回路では、複数の回路ブロックを直列に通るデフォルトまたはメインの同期指示信号の経路とは別に、ある回路ブロックと別の回路ブロックとの間に予備的な経路が設けられる。この予備的な経路は、同期指示信号に、少なくともひとつの回路ブロックをバイパスさせるためのバイパス経路である。これにより、バイパスされる回路ブロックが非活性化される場合でも、バイパスされる回路ブロックの後段の回路ブロックに同期指示信号を伝達できる。

図２は、第１の実施形態に係る半導体集積回路１００の構成例を示すブロック図である。半導体集積回路１００では、複数の回路ブロックの間の同期関係が調整される。半導体集積回路１００は、第１回路ブロック１１０と、第２回路ブロック１２０と、第１および第２回路ブロックの下流に位置する第３回路ブロック１３０と、当該第１、第２および第３回路ブロック間の通信を制御する制御部１９５と、を有する。制御部１９５は、比較例のクロック生成部１１４０に対応するクロック生成部１４０と、比較例のリセット生成部１１４１に対応するリセット生成部１４１と、比較例の同期制御部１１４２に対応する同期制御部１４２と、電源制御部１４３と、制御信号生成部１４４と、を備える。

クロック生成部１４０は、比較例の基本クロック信号Ｓ１１５１に対応する基本クロック信号Ｓ１５１を生成し、制御信号生成部１４４、第１回路ブロック１１０、第２回路ブロック１２０、および第３回路ブロック１３０へ出力する。図２では省略されているが、基本クロック信号Ｓ１５１は多くのまたは全ての順序回路に接続されていてもよい。また、図２では基本クロック信号Ｓ１５１は共通の経路を使用して各回路に供給されているが、それぞれの接続先に対し独立に供給される構成としてもよい。

リセット生成部１４１は、比較例のリセット信号Ｓ１１５２に対応するリセット信号Ｓ１５２を生成し、同期制御部１４２、電源制御部１４３、制御信号生成部１４４、第１回路ブロック１１０、第２回路ブロック１２０、および第３回路ブロック１３０へ出力する。図２では省略されているが、リセット信号Ｓ１５２は多くのまたは全ての順序回路に接続されていてもよい。また、図２ではリセット信号Ｓ１５２は共通の経路を使用して各回路に供給されているが、それぞれの接続先に対し独立に供給される構成としてもよい。

同期制御部１４２は、比較例の同期制御信号Ｓ１１５３に対応する同期制御信号Ｓ１５３を生成し、制御信号生成部１４４へ出力する。

電源制御部１４３は、省電力制御等により回路ブロックの電源の遮断が要求される場合、電源遮断対象の回路ブロックを特定する遮断対象ＩＤを含む電源制御信号Ｓ１５４を生成し、制御信号生成部１４４へ出力する。

制御信号生成部１４４は、同期制御信号Ｓ１５３に基づいて同期指示信号Ｓ１５５を生成し、第１回路ブロック１１０へ出力する。制御信号生成部１４４は、電源制御信号Ｓ１５４に基づいて電源遮断信号Ｓ１５６と切替信号Ｓ１５７とを生成し、電源遮断信号Ｓ１５６を電源遮断対象の回路ブロック（図２の例では第２回路ブロック１２０）へ出力し、切替信号Ｓ１５７を信号切替対象の回路ブロック（図２の例では第３回路ブロック１３０）へ出力する。切替信号Ｓ１５７は、第１回路ブロック１１０からの第１バイパス用同期指示信号Ｓ１６３および第２回路ブロック１２０からの第２次段用同期指示信号Ｓ１７２のうちの１つを選択させる制御信号である。

第１回路ブロック１１０は、比較例の第１機能処理部１１１２に対応する第１機能処理部１１２と、第１回路ブロック１１０の内部クロックを調整する第１位相制御部１１１と、を含む。第１位相制御部１１１は、制御部１９５からの同期指示信号Ｓ１５５と基本クロック信号Ｓ１５１とに基づいて生成した動作クロックを、第１機能処理部１１２へ供給するとともに、同期指示信号Ｓ１５５に基づき、予め設定された下流に位置する第２回路ブロック１２０および第３回路ブロック１３０に第１次段用同期指示信号Ｓ１６２、第１バイパス用同期指示信号Ｓ１６３をそれぞれ供給する。第１位相制御部１１１には基本クロック信号Ｓ１５１とリセット信号Ｓ１５２と同期指示信号Ｓ１５５とが入力される。第１位相制御部１１１は、基本クロック信号Ｓ１５１と同期指示信号Ｓ１５５とに基づき第１内部クロック信号Ｓ１６１を生成し、第１機能処理部１１２に出力する。第１位相制御部１１１は、入力される同期指示信号Ｓ１５５に基づき第１次段用同期指示信号Ｓ１６２、第１バイパス用同期指示信号Ｓ１６３を生成し、それぞれ第２回路ブロック１２０、第３回路ブロック１３０に出力する。第１次段用同期指示信号Ｓ１６２は第２回路ブロック１２０の内部クロック信号を調整するための制御信号である。

第２回路ブロック１２０は、比較例の第２機能処理部１１２２に対応する第２機能処理部１２２と、第２回路ブロック１２０の内部クロックを調整する第２位相制御部１２１と、を含む。第２位相制御部１２１は、予め設定された上流に位置する第１回路ブロック１１０からの第１次段用同期指示信号Ｓ１６２と基本クロック信号Ｓ１５１とに基づいて生成した動作クロックを、第２機能処理部１２２へ供給するとともに、第１次段用同期指示信号Ｓ１６２に基づき、予め設定された下流に位置する第３回路ブロック１３０に第３回路ブロック用の第２次段用同期指示信号Ｓ１７２を供給する。第２位相制御部１２１には基本クロック信号Ｓ１５１とリセット信号Ｓ１５２と第１次段用同期指示信号Ｓ１６２とが入力される。第２位相制御部１２１は、基本クロック信号Ｓ１５１と第１次段用同期指示信号Ｓ１６２とに基づき第２内部クロック信号Ｓ１７１を生成し、第２機能処理部１２２に出力する。第２位相制御部１２１は、入力される第１次段用同期指示信号Ｓ１６２に基づき第２次段用同期指示信号Ｓ１７２を生成し、第３回路ブロック１３０に出力する。

第３回路ブロック１３０は、処理を行う第３機能処理部１３２と、第３回路ブロック１３０の内部クロックを調整する第３位相制御部１３１と、を含む。第３位相制御部１３１は、予め設定された上流に位置する第１回路ブロック１１０からの第１バイパス用同期指示信号Ｓ１６３および第２回路ブロック１２０からの第２次段用同期指示信号Ｓ１７２のうちから選択された１つと基本クロック信号Ｓ１５１とに基づいて生成した動作クロックを、第３機能処理部１３２へ供給するとともに、選択された同期指示信号に基づき、予め設定された下流に位置する１以上の回路ブロックに該回路ブロック用の同期指示信号を供給する。第３位相制御部１３１には基本クロック信号Ｓ１５１とリセット信号Ｓ１５２と第１バイパス用同期指示信号Ｓ１６３と、第２次段用同期指示信号Ｓ１７２と、切替信号Ｓ１５７とが入力される。第３位相制御部１３１は、第１バイパス用同期指示信号Ｓ１６３または第２次段用同期指示信号Ｓ１７２のいずれか一方と基本クロック信号Ｓ１５１とに基づき第３内部クロック信号Ｓ１８１を生成し、第３機能処理部１３２に出力する。第３位相制御部１３１は、入力される切替信号Ｓ１５７と第１バイパス用同期指示信号Ｓ１６３と第２次段用同期指示信号Ｓ１７２とに基づいて、第３次段用同期指示信号Ｓ１８２と第２バイパス用同期指示信号Ｓ１８３を生成する。

第３内部クロック信号Ｓ１８１の位相は、デフォルトでは第２次段用同期指示信号Ｓ１７２により調整される。特に、該位相は第２内部クロック信号Ｓ１７１の位相と揃うよう調整される。しかしながら、第３回路ブロック１３０には第３内部クロック信号Ｓ１８１が第２次段用同期指示信号Ｓ１７２によって調整されないモードが存在し、そのモードのときは第３内部クロック信号Ｓ１８１は第１バイパス用同期指示信号Ｓ１６３によって調整される。切替信号Ｓ１５７は第３回路ブロックの動作モードを切り替える信号であるといえる。

接続する回路ブロックが更に存在する場合には、第３次段用同期指示信号Ｓ１８２、第２バイパス用同期指示信号Ｓ１８３を不図示の他の回路ブロックに接続することになる。また、次段用同期指示信号の経路の数に制限は無く、接続先はどのように組み替えてもよい。

図３（Ａ）は、第１位相制御部１１１の構成例を示すブロック図である。第１位相制御部１１１は、第１同期信号Ｓ２４１を生成する第１同期信号生成部２１０と、分周回路２１１と、第１機能処理部１１２に供給する内部クロック信号を選択する第１セレクタ２１２と、次段用信号生成部２１３と、を含む。

第１同期信号生成部２１０には、基本クロック信号Ｓ１５１とリセット信号Ｓ１５２と同期指示信号Ｓ１５５とが入力される。第１同期信号生成部２１０は入力された同期指示信号Ｓ１５５に基づき第１同期信号Ｓ２４１を生成し、分周回路２１１、および次段用信号生成部２１３へ出力する。

分周回路２１１には、基本クロック信号Ｓ１５１と第１同期信号Ｓ２４１とが入力される。分周回路２１１は、入力されたそれらの信号を基に第１分周クロック信号Ｓ２４３を生成して第１セレクタ２１２、および次段用信号生成部２１３へ出力する。

第１セレクタ２１２には、基本クロック信号Ｓ１５１と第１分周クロック信号Ｓ２４３とが入力される。第１セレクタ２１２は、不図示の制御信号に応じて、入力されたそれらの信号の一方を選択し、選択された信号を第１内部クロック信号Ｓ１６１として第１機能処理部１１２へ出力する。

次段用信号生成部２１３には、基本クロック信号Ｓ１５１と第１分周クロック信号Ｓ２４３と第１同期信号Ｓ２４１とが入力される。次段用信号生成部２１３は、入力されたこれらの信号を基に第１次段用同期指示信号Ｓ１６２、第１バイパス用同期指示信号Ｓ１６３を生成する。

第２位相制御部１２１は以下の点を除いて図３（Ａ）に示される第１位相制御部１１１の構成と同様の構成を有する。第２位相制御部１２１では、第１同期信号生成部には同期指示信号Ｓ１５５の代わりに第１次段用同期指示信号Ｓ１６２が入力される。次段用信号生成部は、第１次段用同期指示信号Ｓ１６２の代わりに第２次段用同期指示信号Ｓ１７２を生成し、第１バイパス用同期指示信号Ｓ１６３に対応する信号を生成しない。

図３（Ｂ）は、第３位相制御部１３１の構成例を示すブロック図である。第３位相制御部１３１は、第２同期信号生成部２３０と、分周回路２１１と、第１セレクタ２１２と、次段用信号生成部２１３と、を含む。

第２同期信号生成部２３０には、基本クロック信号Ｓ１５１とリセット信号Ｓ１５２と第２次段用同期指示信号Ｓ１７２と第１バイパス用同期指示信号Ｓ１６３と切替信号Ｓ１５７とが入力される。第２同期信号生成部２３０は、第２次段用同期指示信号Ｓ１７２、第１バイパス用同期指示信号Ｓ１６３のうちから切替信号Ｓ１５７に応じて選択された一方に基づき第２同期信号Ｓ２６１を生成し、分周回路２１１、および次段用信号生成部２１３へ出力する。

第３位相制御部１３１において、分周回路２１１から第２分周クロック信号Ｓ２６３が出力され、第１セレクタ２１２から第３内部クロック信号Ｓ１８１が出力され、次段用信号生成部２１３から第３次段用同期指示信号Ｓ１８２と第２バイパス用同期指示信号Ｓ１８３とが出力される。

図４（Ａ）は、第１同期信号生成部２１０の構成例を示す回路図である。第１同期信号生成部２１０は、Ｄフリップフロップである第１フリップフロップ３０１と、組み合わせ回路であるＯＲゲート３０２と、を有する。ＯＲゲート３０２には同期指示信号Ｓ１５５と第１フリップフロップ３０１の出力信号である第１同期信号Ｓ２４１とが入力される。第１フリップフロップ３０１の入力端子にはＯＲゲート３０２の出力信号が入力され、第１フリップフロップ３０１のクロック端子には基本クロック信号Ｓ１５１が入力される。第１フリップフロップ３０１の出力信号の初期値はＬＯＷとなっており、同期指示信号Ｓ１５５がＨＩＧＨになった場合にＯＲゲート３０２はＨＩＧＨを出力する。そのＨＩＧＨ出力を受けて、第１フリップフロップ３０１の出力信号はＨＩＧＨにラッチされる。

図４（Ｂ）は、第２同期信号生成部２３０の構成例を示す回路図である。第２同期信号生成部２３０は、第１フリップフロップ３０１と、ＯＲゲート３０２と、第２セレクタ３１１と、を有する。第２セレクタ３１１には第２次段用同期指示信号Ｓ１７２と第１バイパス用同期指示信号Ｓ１６３と切替信号Ｓ１５７とが入力される。第２セレクタ３１１は、切替信号Ｓ１５７のレベルすなわちＨＩＧＨかＬＯＷかに応じて、第２次段用同期指示信号Ｓ１７２、第１バイパス用同期指示信号Ｓ１６３のいずれかを選択し、選択された信号をＯＲゲート３０２へ出力する。切替信号Ｓ１５７のレベルが変わると、第２セレクタ３１１は出力を第２次段用同期指示信号Ｓ１７２から第１バイパス用同期指示信号Ｓ１６３へ、もしくはその逆へと切り替える。特に第２セレクタ３１１は、切替信号Ｓ１５７がアサートされるとすなわちＬＯＷからＨＩＧＨへ遷移すると、出力を第２次段用同期指示信号Ｓ１７２から第１バイパス用同期指示信号Ｓ１６３へ切り替えるよう構成される。第２同期信号生成部２３０において第１フリップフロップ３０１の出力信号は第２同期信号Ｓ２６１として出力される。

第１および第２同期信号生成部２１０、２３０を上記のような回路構成とすることで、同期指示信号の最初の立ち上がりが保持され、同期信号は値がいったんＨＩＧＨになるとＨＩＧＨに固定されたまま出力される。一連の処理が終了した後、第１フリップフロップ３０１の出力はリセット信号Ｓ１５２等により初期化され、ＬＯＷレベルとなってもよい。

図５（Ａ）は、分周回路２１１の構成例を示す回路図である。分周回路２１１は、第２フリップフロップ４０１と、組み合わせ回路である第１ＡＮＤゲート４０２と、を有する。第１ＡＮＤゲート４０２には第１同期信号Ｓ２４１と第２フリップフロップ４０１の出力信号である第１分周クロック信号Ｓ２４３の反転信号とが入力される。第２フリップフロップ４０１の入力端子には第１ＡＮＤゲート４０２の出力信号が入力され、第２フリップフロップ４０１のクロック端子には基本クロック信号Ｓ１５１が入力される。第２フリップフロップ４０１の出力信号の初期値はＬＯＷとなっており、第１同期信号Ｓ２４１がＨＩＧＨになった場合に第１ＡＮＤゲート４０２はＨＩＧＨを出力する。その後、第２フリップフロップ４０１は、基本クロック信号Ｓ１５１の立ち上がりエッジに応じて出力信号をＬＯＷからＨＩＧＨに遷移させる。出力信号がＨＩＧＨになり、その反転信号がＬＯＷとなると、第１ＡＮＤゲート４０２はＬＯＷを出力する。以上の結果、第２フリップフロップ４０１の出力信号である第１分周クロック信号Ｓ２４３は基本クロック信号Ｓ１５１を２分周した信号となる。なお、図５（Ａ）に示される２分周回路は一例であって、第１同期信号Ｓ２４１のアサートに応じて、基本クロック信号Ｓ１５１を２分周した第１分周クロック信号Ｓ２４３を生成するよう構成された任意の２分周回路が用いられてもよい。

図６（Ａ）は、次段用信号生成部２１３の構成例を示す回路図である。次段用信号生成部２１３は、第３フリップフロップ５０１と、第４フリップフロップ５０２と、第５フリップフロップ５０３と、第６フリップフロップ５０４と、第２ＡＮＤゲート５０５と、第３ＡＮＤゲート５０６と、遅延部５５０と、を有する。

第３フリップフロップ５０１の入力端子には第１同期信号Ｓ２４１が入力され、クロック端子には第１分周クロック信号Ｓ２４３が入力される。第４フリップフロップ５０２の入力端子には第３フリップフロップ５０１の出力信号が入力され、クロック端子には第１分周クロック信号Ｓ２４３が入力される。第３フリップフロップ５０１および第４フリップフロップ５０２は協働して、第１同期信号Ｓ２４１に少なくとも第１分周クロック信号Ｓ２４３の１周期分の遅延を与えるとともに第１分周クロック信号Ｓ２４３に同期させてイネーブル検出信号Ｓ５１１として出力する。

遅延部５５０は、基本クロック信号Ｓ１５１を受けてそれにわずかな遅延を与え、遅延クロック信号Ｓ５０９として出力する。遅延部５５０における遅延量は、遅延クロック信号Ｓ５０９の立ち上がりエッジが第１分周クロック信号Ｓ２４３の分周開始位置となる立ち上がりエッジよりも遅くなり、後述の第５フリップフロップ５０３において第１分周クロック信号Ｓ２４３のレベルの変化を遅延クロック信号Ｓ５０９で取り込めるように設定される。

第５フリップフロップ５０３の入力端子には第１分周クロック信号Ｓ２４３が入力され、クロック端子には遅延クロック信号Ｓ５０９が入力される。第６フリップフロップ５０４の入力端子には第５フリップフロップ５０３の出力信号が入力され、クロック端子には遅延クロック信号Ｓ５０９が入力される。第２ＡＮＤゲート５０５の一方の入力端子には第５フリップフロップ５０３の出力信号が、他方の入力端子には第６フリップフロップ５０４の出力信号の反転信号が、それぞれ入力される。第５フリップフロップ５０３の出力信号がＨＩＧＨで第６フリップフロップ５０４の出力信号がＬＯＷのとき立ち上がり検出信号Ｓ５１２はＨＩＧＨとなり、それ以外の場合は立ち上がり検出信号Ｓ５１２はＬＯＷとなる。したがって、第５フリップフロップ５０３、第６フリップフロップ５０４および第２ＡＮＤゲート５０５は第１分周クロック信号Ｓ２４３の立ち上がりエッジを検出する立ち上がり検出部を形成する。第１分周クロック信号Ｓ２４３の立ち上がりエッジに対応して立ち上がり検出信号Ｓ５１２には遅延クロック信号Ｓ５０９の１周期分の幅を有するパルスが生じる。

第３ＡＮＤゲート５０６の一方の入力端子にはイネーブル検出信号Ｓ５１１が、他方の入力端子には立ち上がり検出信号Ｓ５１２がそれぞれ入力される。第３ＡＮＤゲート５０６の出力信号は第１次段用同期指示信号Ｓ１６２および第１バイパス用同期指示信号Ｓ１６３として出力される。

なお、本実施形態の次段用信号生成部２１３では、遅延クロック信号Ｓ５０９の入力のタイミングを調整することで第１分周クロック信号Ｓ２４３の分周開始位置のＨＩＧＨ信号を取り込めるようにしているが、これに限られず、例えば反転バッファ等を用いることで立ち上がり、立ち下がりを検出してもよい。また、他の立ち上がり、立ち下がり検出回路を用いてもよい。

図７は、制御信号生成部１４４の構成例を示すブロック図である。制御信号生成部１４４は、同期指示信号生成部６０１と、電源遮断信号生成部６０２と、接続関係テーブル６０３と、を有する。制御信号生成部１４４は、回路ブロックが電源遮断対象であるとかクロックゲーティングの対象であるなどの回路ブロックの状況に応じて、その回路ブロックにより同期指示信号が供給される回路ブロックに同期指示信号の供給元を切り替えさせるための切替信号を生成する。同期指示信号生成部６０１、及び電源遮断信号生成部６０２の処理のフローを図８、及び図９にそれぞれ示す。同期指示信号生成部６０１は、基本クロック信号Ｓ１５１とリセット信号Ｓ１５２と同期制御信号Ｓ１５３とを受け、同期指示信号Ｓ１５５を生成して出力する。電源遮断信号生成部６０２は、基本クロック信号Ｓ１５１とリセット信号Ｓ１５２と電源制御信号Ｓ１５４とを受け、電源遮断信号Ｓ１５６と切替信号Ｓ１５７とを生成して出力する。

図８は、図７の同期指示信号生成部６０１における処理の流れの一例を示すフローチャートである。ステップＳ７０１では、動作開始後、同期指示信号生成部６０１に同期制御部１４２から同期制御信号Ｓ１５３が入力される。ステップＳ７０２では、同期制御信号Ｓ１５３がＨＩＧＨの場合にステップＳ７０３へ進み、同期制御信号Ｓ１５３がＨＩＧＨ以外の場合にはステップＳ７０１へ戻る。ステップＳ７０３では、同期指示信号Ｓ１５５を生成する。特に、同期指示信号生成部６０１は第１回路ブロック１１０に出力される同期指示信号Ｓ１５５のレベルをＨＩＧＨに遷移させる。

このように同期指示信号生成部６０１は、同期制御信号Ｓ１５３がＨＩＧＨになった場合に同期指示信号Ｓ１５５を出力する。

図９は、図７の電源遮断信号生成部６０２における処理の流れの一例を示すフローチャートである。ステップＳ８０１では、動作開始後、電源遮断信号生成部６０２に電源制御部１４３から電源制御信号Ｓ１５４が入力される。ステップＳ８０２では、電源制御信号Ｓ１５４がＨＩＧＨの場合にステップＳ８０３へ進み、電源制御信号Ｓ１５４がＨＩＧＨ以外の場合にはステップＳ８０１へ戻る。ステップＳ８０３では、電源遮断信号生成部６０２は接続関係テーブル６０３を参照し、切替信号Ｓ１５７を生成する。特に電源遮断信号生成部６０２は切替対象の回路ブロックに出力される切替信号Ｓ１５７のレベルをＨＩＧＨに遷移させる。ステップＳ８０４では、電源遮断信号生成部６０２は電源遮断信号Ｓ１５６を生成する。特に、電源遮断信号生成部６０２は遮断対象の回路ブロックに出力される電源遮断信号Ｓ１５６のレベルをＨＩＧＨに遷移させる。

このように電源遮断信号生成部６０２は電源制御信号Ｓ１５４がＨＩＧＨになった場合に、まず切替信号Ｓ１５７を生成し、その後、電源遮断信号Ｓ１５６を生成する。これにより、電源遮断信号Ｓ１５６が遮断対象の回路ブロックに到達する前に切替信号Ｓ１５７が切替対象の回路ブロックに到達するので、切替対象の回路ブロックで使用される次段用同期指示信号が不定値となって回路の性能が落ちることを抑制できる。

図１０は、接続関係テーブル６０３の一例を示すデータ構造図である。接続関係テーブル６０３は制御信号生成部１４４のＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのメモリ（不図示）に保持されるテーブルである。接続関係テーブル６０３は、半導体集積回路１００における同期指示信号の経路に関する情報を保持する。接続関係テーブル６０３は、回路ブロック間または同期指示信号の生成起点である制御信号生成部１４４と回路ブロックとの間の同期指示信号の授受関係を保持する。図１０の例では、接続関係テーブル６０３は、半導体集積回路１００に含まれる回路ブロックを特定するＩＤと、その回路ブロックに同期指示信号を送っている少なくともひとつの送信元回路ブロックの送信元ＩＤと、現在その回路ブロックによって送信元として選択されている回路ブロックの現在送信元ＩＤと、を対応づけて保持する。図１０の例では、第１回路ブロック１１０（ＩＤは「Ａ１１０」）には制御信号生成部１４４（ＩＤは「Ｏｒｉｇｉｎ」）から同期指示信号が供給され、第２回路ブロック１２０（ＩＤは「Ａ１２０」）には第１回路ブロック１１０から同期指示信号が供給され、第３回路ブロック１３０（ＩＤは「Ａ１３０」）には第１回路ブロック１１０と第２回路ブロック１２０とからそれぞれ同期指示信号が供給されている。第３回路ブロック１３０は現在の送信元として第２回路ブロック１２０を選択している。すなわち、第３回路ブロック１３０は、第１バイパス用同期指示信号Ｓ１６３、第２次段用同期指示信号Ｓ１７２のなかから第２次段用同期指示信号Ｓ１７２を同期指示信号として選択している。

電源遮断信号生成部６０２は、入力された電源制御信号Ｓ１５４に含まれる遮断対象ＩＤを取得する。電源遮断信号生成部６０２は、接続関係テーブル６０３を参照して遮断対象ＩＤを現在送信元ＩＤとしている回路ブロックを特定する。電源遮断信号生成部６０２は、特定された回路ブロックに出力される切替信号Ｓ１５７のレベルをＨＩＧＨに遷移させ、特定された回路ブロックの現在送信元ＩＤを更新する。電源遮断信号生成部６０２は、その後、遮断対象ＩＤで特定される回路ブロックに出力される電源遮断信号Ｓ１５６のレベルをＨＩＧＨに遷移させる。

なお、図１０では送信元回路ブロックが３以上ある場合が想定されている。送信元回路ブロックが３以上ある回路ブロックに出力される切替信号は、切替先の送信元回路ブロックを特定するＩＤを含んでもよい。送信元回路ブロックが２つの場合はそのようなＩＤは必要ない。切替先は自明だからである。

本実施形態では、第３回路ブロックがバイパス用および次段用の２つの同期指示信号を受けるよう構成されている。半導体集積回路の複数の回路ブロックのうち、どの回路ブロックを２つ以上の同期指示信号を受ける回路ブロックとするかは、半導体集積回路の用途、目的や各回路ブロックの機能などにより適宜決定されればよい。設計思想の一例としては、電源の遮断やクロックゲーティングの対象となりうる回路ブロックをバイパスするようバイパス経路を設定する。

図１１は、半導体集積回路１００における信号波形を示すタイミングチャートである。前提として、制御信号生成部１４４において電源遮断信号Ｓ１５６が生成され、該信号は第２回路ブロック１２０に入力され、第２回路ブロック１２０において電源遮断処理が行われる。その結果、同期指示信号の直列経路は第２回路ブロック１２０において切断される。

時刻Ｔ１において、制御信号生成部１４４は同期指示信号Ｓ１５５のレベルをＨＩＧＨに遷移させる。時刻Ｔ２において、基本クロック信号Ｓ１５１に立ち上がりエッジが現れ、第１同期信号Ｓ２４１は同期指示信号Ｓ１５５と同じＨＩＧＨレベルに遷移する。時刻Ｔ３において、制御信号生成部１４４は切替信号Ｓ１５７を出力し、第３回路ブロック１３０の同期指示信号の経路が第２次段用同期指示信号Ｓ１７２から第１バイパス用同期指示信号Ｓ１６３へ切り替えられる。時刻Ｔ４において、制御信号生成部１４４は電源遮断信号Ｓ１５６を出力する。

時刻Ｔ２から基本クロック信号Ｓ１５１の１周期後の時刻Ｔ５において、第１回路ブロック１１０の第１分周クロック信号Ｓ２４３が開始され、その開始の立ち上がりエッジの検出に応じて立ち上がり検出信号Ｓ５１２にパルスが現れる。時刻Ｔ５から第１分周クロック信号Ｓ２４３の１周期後の時刻Ｔ６において、イネーブル検出信号Ｓ５１１のレベルがＬＯＷからＨＩＧＨに遷移し、それに伴い第１次段用同期指示信号Ｓ１６２、第１バイパス用同期指示信号Ｓ１６３の位相と立ち上がり検出信号Ｓ５１２の位相とが実質的に同じになる。時刻Ｔ６から基本クロック信号Ｓ１５１の１周期後の時刻Ｔ７において、第３回路ブロック１３０の第２同期信号Ｓ２６１は第１バイパス用同期指示信号Ｓ１６３と同じＨＩＧＨレベルに遷移する。時刻Ｔ７から基本クロック信号Ｓ１５１の１周期後の時刻Ｔ８において、第３回路ブロック１３０の第２分周クロック信号Ｓ２６３が開始される。

このように次段の回路ブロックが次段用同期指示信号を１サイクル以内に受け取るような回路構成にすることで、回路ブロック間で位相同期をすることができる。

以上の構成による半導体集積回路１００の動作を説明する。ここでは前提として、制御信号生成部１４４において電源遮断信号Ｓ１５６が生成され、該信号は第２回路ブロック１２０に入力され、第２回路ブロック１２０において電源遮断処理が行われる。その結果、同期指示信号の直列経路は第２回路ブロック１２０において切断される。電源遮断信号Ｓ１５６は第２回路ブロック１２０の不図示のパワードメインに接続されており、電源遮断信号Ｓ１５６のレベルがＨＩＧＨの場合に電源遮断を行う。電源遮断のための方法はこれに限られず、他の任意の方法が使用されてもよい。

第１回路ブロック１１０には制御信号生成部１４４から同期指示信号Ｓ１５５が入力され、第１回路ブロック１１０の第１位相制御部１１１は、第１次段用同期指示信号Ｓ１６２、第１バイパス用同期指示信号Ｓ１６３を生成する。生成された第１次段用同期指示信号Ｓ１６２は第２回路ブロック１２０に、第１バイパス用同期指示信号Ｓ１６３は第３回路ブロック１３０にそれぞれ出力される。

第３回路ブロック１３０は同期指示信号を入力する経路を２つ持つ。第２回路ブロック１２０の電源遮断によりその第２回路ブロック１２０を通る同期指示信号の経路が切断される場合には、制御信号生成部１４４から第３回路ブロック１３０に切替信号Ｓ１５７が送信され、第３回路ブロック１３０の同期指示信号を入力する経路は電源遮断により切断されていない第１バイパス用同期指示信号Ｓ１６３に切り替えられる。よってここでは第３位相制御部１３１は第１位相制御部１１１から第１バイパス用同期指示信号Ｓ１６３を受け、第３次段用同期指示信号Ｓ１８２、第２バイパス用同期指示信号Ｓ１８３を生成する。

以上説明したように、本実施形態にかかる半導体集積回路１００では、回路ブロック間に複数の位相調整経路を設けることで、回路ブロックの１つまたは複数の電源遮断等により１つの経路が切断された場合でも他の経路を介して複数の回路ブロック間でクロックの位相調整ができる。その結果、複数の回路ブロック間でデータ転送する場合であっても、複数の回路ブロック間でクロック位相が合っているので、正しいデータ転送が可能となる。

また、本実施形態に係る半導体集積回路１００では、各回路ブロックは、第１セレクタ２１２により、機能処理部のクロック信号として基本クロック信号、分周クロック信号のいずれかを選択するよう構成される。各回路ブロックは、同期指示信号により分周クロック信号の位相を調整する。したがって、回路ブロック間で位相が調整された分周クロック信号を内部クロック信号として利用することが可能となる。

また、本実施形態に係る半導体集積回路１００によると、回路ブロックの数が増えてもバイパス経路と切替信号とを適宜配線することで対応可能なので、より容易に回路を大規模化することができる。

なお、本実施形態では電源の遮断により経路の１つが断たれる場合について説明したが、これに限られず、本実施形態の思想は回路ブロックの非活性化により経路が断たれる場合に広く適用可能である。例えば、電源の遮断ではなくクロックゲーティングのように回路ブロックのクロックの動作を停止させる場合にも本実施形態の思想を適用できる。

また、本実施形態では回路ブロックが３個の場合を説明しているが、回路ブロックの数、及び同期指示信号の経路の数に限定は無い。

第１の実施形態に係る半導体集積回路１００の応用例を説明する。図１２（Ａ）、（Ｂ）は、多数の回路ブロックを備える本応用例に係るＬＳＩのイメージ図である。ここではＬＳＩが大規模化し回路ブロックの数も増え、電源遮断により複数の箇所で同期指示信号の経路が切断される場合でも適切に位相調整を行うことができることを説明する。また、同期指示信号の経路の切断のパターンが複数存在する場合でも適切に位相調整を行うことができることを説明する。

ＬＳＩは、制御信号生成部１４４と、第１回路ブロック１１０と、第２回路ブロック１２０と、第３回路ブロック１３０と、第４回路ブロック１０４０と、第５回路ブロック１０５０と、第６回路ブロック１０６０と、第７回路ブロック１０７０と、第８回路ブロック１０８０と、を備える。第４回路ブロック１０４０、第５回路ブロック１０５０、第８回路ブロック１０８０はそれぞれ第１位相制御部１１１に対応する第４位相制御部１０４１、第５位相制御部１０５１、第８位相制御部１０８１を含む。第６回路ブロック１０６０、第７回路ブロック１０７０はそれぞれ第３位相制御部１３１に対応する第６位相制御部１０６１、第７位相制御部１０７１を含む。

第３位相制御部１３１は、第３次段用同期指示信号Ｓ１８２に相当する第３次段用同期指示信号Ｓ１０９０と、第２、第３バイパス用同期指示信号Ｓ１８３、Ｓ１８４を生成し、第４位相制御部１０４１、第６位相制御部１０６１、第７位相制御部１０７１にそれぞれ出力する。第４位相制御部１０４１は第３次段用同期指示信号Ｓ１０９０を受け、第４次段用同期指示信号Ｓ１０９１を生成して第５位相制御部１０５１に出力する。第５位相制御部１０５１は第４次段用同期指示信号Ｓ１０９１を受け、第５次段用同期指示信号Ｓ１０９２を生成して第６位相制御部１０６１に出力する。第６位相制御部１０６１は第５次段用同期指示信号Ｓ１０９２と第２バイパス用同期指示信号Ｓ１８３とを受け、第６次段用同期指示信号Ｓ１０９３を生成して第７位相制御部１０７１に出力する。第７位相制御部１０７１は第６次段用同期指示信号Ｓ１０９３と第３バイパス用同期指示信号Ｓ１８４とを受け、第７次段用同期指示信号Ｓ１０９４を生成して第８位相制御部１０８１に出力する。第８位相制御部１０８１は第７次段用同期指示信号Ｓ１０９４を受ける。

図１２（Ａ）、（Ｂ）の例では、制御信号生成部１４４を起点とし第１〜第８回路ブロックをこの順に直列に通る同期指示信号のメイン経路が存在する。このメイン経路に対して、第１バイパス用同期指示信号Ｓ１６３の経路は、同期指示信号に第２回路ブロック１２０をバイパスさせるバイパス経路として機能する。第２バイパス用同期指示信号Ｓ１８３の経路は、同期指示信号に第４回路ブロック１０４０および第５回路ブロック１０５０をバイパスさせるバイパス経路として機能する。第３バイパス用同期指示信号Ｓ１８４の経路は、同期指示信号に第４回路ブロック１０４０、第５回路ブロック１０５０および第６回路ブロック１０６０をバイパスさせるバイパス経路として機能する。

図１２（Ａ）では、第２回路ブロック１２０、第４回路ブロック１０４０、第５回路ブロック１０５０、第７回路ブロック１０７０、及び第８回路ブロック１０８０の電源が遮断される。第３位相制御部１３１は第１位相制御部１１１から第１バイパス用同期指示信号Ｓ１６３を受けて第３回路ブロック１３０のクロック信号の位相を調整する。第６位相制御部１０６１は第３位相制御部１３１から第２バイパス用同期指示信号Ｓ１８３を受けて第６回路ブロック１０６０のクロック信号の位相を調整する。

図１２（Ｂ）では、第４回路ブロック１０４０、第５回路ブロック１０５０、第６回路ブロック１０６０、及び第８回路ブロック１０８０の電源が遮断される。第７位相制御部１０７１は第３位相制御部１３１から第３バイパス用同期指示信号Ｓ１８４を受けて第７回路ブロック１０７０のクロック信号の位相を調整する。

このように、電源の遮断により同期指示信号のメイン経路が複数箇所で断たれていても、バイパス経路の存在により、動作している回路ブロックのクロック信号の位相調整を適切に行うことができる。なお、同期指示信号を出力する経路の数、接続先はどのように組み替えてもよい。

ここまで２分周クロック信号を用いた位相同期について説明したが、２分周の場合だけではなく、分周比が２のｎ乗（ｎは２以上の整数）の場合にも本実施形態の思想を適用できる。

図５（Ｂ）は、第１変形例に係る半導体集積回路の位相制御部の分周回路４１０の構成例を示す回路図である。分周回路４１０は第１同期信号Ｓ２４１と基本クロック信号Ｓ１５１とを受け、２分周クロック信号である第１分周クロック信号Ｓ２４３と４分周クロック信号Ｓ４０７とを生成する。分周回路４１０は第２フリップフロップ４０１と第１ＡＮＤゲート４０２と第７フリップフロップ４０３とを含む。第７フリップフロップ４０３のクロック端子には第１分周クロック信号Ｓ２４３が入力される。第７フリップフロップ４０３の入力端子には第７フリップフロップ４０３の出力信号である４分周クロック信号Ｓ４０７の反転信号が入力される。分周回路４１０は４分周クロック信号Ｓ４０７を次段用信号生成部に出力する。

図１３(Ａ)は、２分周クロック信号と４分周クロック信号とを用いた位相同期のタイミングチャートである。時刻ＴＢ５において、４分周クロック信号Ｓ４０７の最初の立ち上がりエッジから１周期経過したのでイネーブル検出信号Ｓ５１１がＬＯＷからＨＩＧＨに遷移する。それに伴い第１次段用同期指示信号Ｓ１６２、第１バイパス用同期指示信号Ｓ１６３の位相と立ち上がり検出信号Ｓ５１２の位相とが実質的に同じになる。この同期指示信号を１サイクル以内に第３回路ブロックが受け取ることで、時刻ＴＢ６のタイミングで第２同期信号Ｓ２６１がＬＯＷからＨＩＧＨに遷移する。時刻ＴＢ７において、第３回路ブロックは第１回路ブロックで生成された４分周クロック信号Ｓ４０７に同期した４分周クロック信号Ｓ４１０を生成する。

図５（Ｃ）は、第２変形例に係る半導体集積回路の位相制御部の分周回路４２０の構成例を示す回路図である。分周回路４２０は第１同期信号Ｓ２４１と基本クロック信号Ｓ１５１とを受け、２分周クロック信号である第１分周クロック信号Ｓ２４３と４分周クロック信号Ｓ４０７と８分周クロック信号Ｓ４０８とを生成する。分周回路４２０は第２フリップフロップ４０１と第１ＡＮＤゲート４０２と第７フリップフロップ４０３と第８フリップフロップ４０４とを含む。第８フリップフロップ４０４のクロック端子には４分周クロック信号Ｓ４０７が入力される。第８フリップフロップ４０４の入力端子には第８フリップフロップ４０４の出力信号である８分周クロック信号Ｓ４０８の反転信号が入力される。分周回路４２０は８分周クロック信号Ｓ４０８を次段用信号生成部に出力する。

図１３(Ｂ)は２分周クロック信号と４分周クロック信号と８分周クロック信号とを用いた位相同期のタイミングチャートである。時刻ＴＣ５において、８分周クロック信号Ｓ４０８の最初の立ち上がりエッジから１周期経過したのでイネーブル検出信号Ｓ５１１がＬＯＷからＨＩＧＨに遷移する。それに伴い第１次段用同期指示信号Ｓ１６２、第１バイパス用同期指示信号Ｓ１６３の位相と立ち上がり検出信号Ｓ５１２の位相とが実質的に同じになる。この同期指示信号を１サイクル以内に第３回路ブロックが受け取ることで、時刻ＴＣ６のタイミングで第２同期信号Ｓ２６１がＬＯＷからＨＩＧＨに遷移する。時刻ＴＣ７において、第３回路ブロックは第１回路ブロックで生成された８分周クロック信号Ｓ４０８に同期した８分周クロック信号Ｓ４１２を生成する。

このように、次段の回路ブロックが次段用同期指示信号を１サイクル以内に受け取るような回路構成にすることで、回路ブロック間で位相同期をすることができる。

２のｎ乗の分周クロック信号は、２分周したクロック信号を次段の分周回路のクロック入力に用いることで図５(Ｂ)、図５(Ｃ)に示されるように作成することが可能である。ここで作成された分周クロック信号はそれぞれ回路ブロック間で位相が同期されている。内部で回路を駆動させるための分周クロック信号や次段の回路ブロックで使用する同期指示信号を生成するための分周クロック信号として、これらの生成された分周クロック信号のいずれを選択するかは任意でよい。

例えば、４分周クロック信号を次段の回路ブロックで使用する同期指示信号を生成するための信号として使用する場合には、図６（Ａ）の第１分周クロック信号Ｓ２４３の代わりに４分周クロック信号を使用してもよい。こうすることで、次段用信号生成部２１３は４分周クロック信号に基づく次段用同期指示信号を生成する。内部で回路を駆動させるための分周クロック信号は第１セレクタ２１２等で選択する構成としてもよい。

［第２の実施形態］
第１の実施形態では回路ブロック間に同期指示信号のバイパス経路を設ける場合について説明した。第２の実施形態では、同期指示信号のメイン経路とバイパス経路とが起点を共有し、したがってバイパス経路の起点が制御信号生成部となる場合について説明する。

図１４は、第２の実施形態に係る半導体集積回路１２００の構成例を示すブロック図である。ここでは位相同期の起点側の回路ブロックの電源遮断により同期指示信号のメイン経路が切断される場合でも、同期指示信号を複数の回路ブロックに出力することで適切に位相調整を行うことができることを説明する。

半導体集積回路１２００は、第１回路ブロック１２１０と、第２回路ブロック１２２０と、第３回路ブロック１２３０と、当該第１、第２および第３回路ブロック間の通信を制御する制御部１２９５とを有する。制御部１２９５は、クロック生成部１４０と、リセット生成部１４１と、同期制御部１４２と、電源制御部１４３と、制御信号生成部２１４４と、を備える。

制御信号生成部２１４４は、同期制御信号Ｓ１５３に基づいて同期指示信号Ｓ２１５５を生成し、第１回路ブロック１２１０と第２回路ブロック１２２０とへ出力する。制御信号生成部２１４４は、電源制御信号Ｓ１５４に基づいて電源遮断信号Ｓ２１５６と切替信号Ｓ２１５７とを生成し、電源遮断信号Ｓ２１５６を電源遮断対象の回路ブロック（図１４の例では第１回路ブロック１２１０）へ出力し、切替信号Ｓ２１５７を信号切替対象の回路ブロック（図１４の例では第２回路ブロック１２２０）へ出力する。

第１回路ブロック１２１０は、電源遮断信号Ｓ２１５６を受ける点を除いて第１の実施形態の第１回路ブロック１１０と同様の構成を有する。電源遮断信号Ｓ２１５６は第１回路ブロック１２１０の不図示のパワードメインに入力され、電源遮断信号Ｓ２１５６がＨＩＧＨとなると第１回路ブロック１２１０の電源が遮断される。電源が遮断されると同期指示信号のメイン経路は第１回路ブロック１２１０において断たれる。

第２回路ブロック１２２０は、第２機能処理部１２２と、第２回路ブロック１２２０の内部クロックを調整する第２位相制御部１２２１と、を含む。第２位相制御部１２２１には基本クロック信号Ｓ１５１とリセット信号Ｓ１５２と第１次段用同期指示信号Ｓ１６２と同期指示信号Ｓ２１５５と切替信号Ｓ２１５７とが入力される。第２位相制御部１２２１は第１の実施形態の第３位相制御部１３１と同様の構成を有し、切替信号Ｓ２１５７に応じて第１次段用同期指示信号Ｓ１６２、同期指示信号Ｓ２１５５のうちから使用する同期指示信号を選択する。

第３回路ブロック１２３０は、第３機能処理部１３２と、第３回路ブロック１２３０の内部クロックを調整する第３位相制御部１２３１と、を含む。第３位相制御部１２３１には基本クロック信号Ｓ１５１とリセット信号Ｓ１５２と第２次段用同期指示信号Ｓ１７２とが入力される。第３位相制御部１２３１は第１の実施形態の第２位相制御部１２１と同様の構成を有する。

以上の構成による半導体集積回路１２００の動作を説明する。

制御信号生成部２１４４は、電源制御信号Ｓ１５４が第１回路ブロック１２１０の電源の遮断を示す場合、第１の実施形態の接続関係テーブル６０３と同様のテーブルを参照して切替対象の回路ブロックを特定する。この場合、第２回路ブロック１２２０が特定される。制御信号生成部２１４４は第２回路ブロック１２２０に対して切替信号Ｓ２１５７を出力する。該切替信号Ｓ２１５７に応じて第２位相制御部１２２１は同期指示信号の送信元を第１回路ブロック１２１０（第１次段用同期指示信号Ｓ１６２）から制御信号生成部２１４４（同期指示信号Ｓ２１５５）に切り替える。制御信号生成部２１４４は、電源遮断信号Ｓ２１５６を生成し、第１回路ブロック１２１０に出力する。これにより第１回路ブロック１２１０の電源が遮断され、第１次段用同期指示信号Ｓ１６２は不定となるが、第２位相制御部１２２１は第１次段用同期指示信号Ｓ１６２の代わりに同期指示信号Ｓ２１５５を使用して分周クロック信号の位相を調整する。

このようにして位相同期の起点側となる第１回路ブロック１２１０の電源遮断により同期指示信号のメイン経路が切断される場合でも、同期指示信号を制御信号生成部２１４４から複数の回路ブロックに出力することで適切に位相調整を行うことができる。

位相同期信号の起点は制御信号生成部２１４４であるが、回路ブロック間のクロック信号の位相同期処理の起点ブロックはデフォルトでは第１回路ブロック１２１０である。本実施形態では、切替信号Ｓ２１５７によりその起点ブロックを第１回路ブロック１２１０から第２回路ブロック１２２０に切り替えることができる。

第２の実施形態に係る半導体集積回路１２００の応用例を説明する。図１５は、多数の回路ブロックを備える本応用例に係るＬＳＩのイメージ図である。ＬＳＩは、制御信号生成部２１４４と、第１回路ブロック１２１０と、第２回路ブロック１２２０と、第３回路ブロック１２３０と、第４回路ブロック１０４０と、第５回路ブロック１０５０と、第６回路ブロック１０６０と、第７回路ブロック１０７０と、第８回路ブロック１０８０と、を備える。

図１５の例では、制御信号生成部２１４４を起点とし第１〜第８回路ブロックをこの順に直列に通る次段用同期指示信号のメイン経路が存在する。このメイン経路に対して、制御信号生成部２１４４から第２位相制御部１２２１への同期指示信号Ｓ２１５５の経路は、同期指示信号に第１回路ブロック１２１０をバイパスさせるバイパス経路として機能する。

図１５では、第１回路ブロック１２１０、第４回路ブロック１０４０、第５回路ブロック１０５０、第７回路ブロック１０７０、及び第８回路ブロック１０８０の電源が遮断される。第２位相制御部１２２１は制御信号生成部２１４４から同期指示信号Ｓ２１５５を受けて第２回路ブロック１２２０のクロック信号の位相を調整する。第６位相制御部１０６１は第３位相制御部１２３１から第２バイパス用同期指示信号Ｓ１８３を受けて第６回路ブロック１０６０のクロック信号の位相を調整する。

このように、電源の遮断により同期指示信号のメイン経路が複数箇所で断たれていても、バイパス経路の存在により、動作している回路ブロックのクロック信号の位相調整を適切に行うことができる。なお、同期指示信号を出力する経路の数、接続先はどのように組み替えてもよい。

また、ＬＳＩ上に回路ブロックが多数存在し、位相同期処理の起点となる回路ブロックの電源が遮断される場合でも、同期指示信号を複数の回路ブロックに出力し、位相同期処理の起点となる回路ブロックを切り替えることで適切に位相調整を行うことができる。

なお、電源の遮断ではなく回路ブロックのクロックを停止させる場合でも切替信号Ｓ２１５７を通して同様に同期指示信号の切り替えを行うことができる。

［第３の実施形態］
第１および第２の実施形態では、入力される同期指示信号または次段用同期指示信号のいずれかが回路ブロックの内部で選択される。第３の実施形態では、同期指示信号または次段用同期指示信号のいずれかを回路ブロックの外部で選択した場合でも位相調整が適切に行えることを説明する。

図１６は、第３の実施形態に係る半導体集積回路１４００の構成例を示すブロック図である。半導体集積回路１４００は、第１回路ブロック１１０と、第２回路ブロック１４２０と、第３回路ブロック１４３０と、第３セレクタ１４９２と、第４セレクタ１４９３と、当該第１、第２および第３回路ブロック間の通信を制御する制御部１４８５とを有する。制御部１４８５は、クロック生成部１４０と、リセット生成部１４１と、同期制御部１４２と、電源制御部１４３と、制御信号生成部４１４４と、を備える。

制御信号生成部４１４４は、同期制御信号Ｓ１５３に基づいて同期指示信号Ｓ３１５５を生成し、第１回路ブロック１１０と第３セレクタ１４９２と第４セレクタ１４９３とへ出力する。制御信号生成部４１４４は、電源制御信号Ｓ１５４に基づいて電源遮断信号Ｓ１５６と切替信号Ｓ３１５７とを生成し、電源遮断信号Ｓ１５６を電源遮断対象の回路ブロック（図１６の例では第２回路ブロック１４２０）へ出力し、切替信号Ｓ３１５７を第３セレクタ１４９２と第４セレクタ１４９３とへ出力する。

第３セレクタ１４９２は、切替信号Ｓ３１５７に応じて、第１次段用同期指示信号Ｓ１６２、同期指示信号Ｓ３１５５のいずれかを選択し、選択された信号を第１出力信号Ｓ１４９５として第２位相制御部１４２１に出力する。特に切替信号Ｓ３１５７が第２回路ブロック１４２０を切替対象として指定する場合、第３セレクタ１４９２は第１次段用同期指示信号Ｓ１６２から同期指示信号Ｓ３１５５に切り替えて第１出力信号Ｓ１４９５として出力する。

第４セレクタ１４９３は、切替信号Ｓ３１５７に応じて、第２次段用同期指示信号Ｓ１７２、同期指示信号Ｓ３１５５のいずれかを選択し、選択された信号を第２出力信号Ｓ１４９６として第３位相制御部１４３１に出力する。特に切替信号Ｓ３１５７が第３回路ブロック１４３０を切替対象として指定する場合、第４セレクタ１４９３は第２次段用同期指示信号Ｓ１７２から同期指示信号Ｓ３１５５に切り替えて第２出力信号Ｓ１４９６として出力する。

第２回路ブロック１４２０は、第２機能処理部１２２と、第２回路ブロック１４２０の内部クロックを調整する第２位相制御部１４２１と、を含む。第２位相制御部１４２１には基本クロック信号Ｓ１５１とリセット信号Ｓ１５２と第１出力信号Ｓ１４９５とが入力される。第２位相制御部１４２１は第１の実施形態の第２位相制御部１２１と同様の構成を有する。

第３回路ブロック１４３０は、第３機能処理部１３２と、第３回路ブロック１４３０の内部クロックを調整する第３位相制御部１４３１と、を含む。第３位相制御部１４３１には基本クロック信号Ｓ１５１とリセット信号Ｓ１５２と第２出力信号Ｓ１４９６とが入力される。第３位相制御部１４３１は第１の実施形態の第１位相制御部１１１と同様の構成を有する。

以上の構成による半導体集積回路１２００の動作を説明する。

制御信号生成部４１４４は、電源制御信号Ｓ１５４が第２回路ブロック１４２０の電源の遮断を示す場合、第１の実施形態の接続関係テーブル６０３と同様のテーブルを参照して切替対象の回路ブロックを特定する。この場合、第３回路ブロック１４３０が特定される。制御信号生成部４１４４は第３回路ブロック１４３０が切替対象であることを示す切替信号Ｓ３１５７を生成して各セレクタに出力する。第４セレクタ１４９３は、該切替信号Ｓ３１５７に応じて、第２次段用同期指示信号Ｓ１７２から同期指示信号Ｓ３１５５に切り替えて第２出力信号Ｓ１４９６として出力する。制御信号生成部４１４４は、電源遮断信号Ｓ１５６を生成し、第２回路ブロック１４２０に出力する。これにより第２回路ブロック１４２０の電源が遮断され、第２次段用同期指示信号Ｓ１７２は不定となるが、第３位相制御部１４３１が受ける第２出力信号Ｓ１４９６は同期指示信号Ｓ３１５５となっており、第３位相制御部１４３１はその信号を使用して分周クロック信号の位相を調整する。

なお、第２回路ブロック１４２０において同期指示信号の経路が切断されない場合にには、第２次段用同期指示信号Ｓ１７２、同期指示信号Ｓ３１５５のいずれが選択されてもよい。また、電源の遮断ではなく回路ブロックのクロックを停止させる場合でも切替信号Ｓ３１５７を通して同様に同期指示信号の切り替えを行うことができる。

本実施形態に係る半導体集積回路１４００によると、位相制御部へ入力される同期指示信号を回路ブロックの外部で選択した場合でも回路構成を大きく変更することなく位相調整を適切に行うことが出来る。

上記セレクタに入力される同期指示信号や次段用同期指示信号の組み合わせや数に制限はない。また、セレクタは切替信号による指示がなければどの信号を選択してもよい。

［第４の実施形態］
第１の実施形態では２分周、４分周、８分周クロック信号を用いた位相同期について説明した。第４の実施形態では３分周クロック信号、６分周クロック信号等の２のｎ乗でない分周クロック信号でも位相の同期が可能であることを説明する。

図４（Ｃ）は、第４の実施形態に係る半導体集積回路の第３同期信号生成部３００の構成例を示す回路図である。第３同期信号生成部３００は、第１フリップフロップ３０１と、ＯＲゲート３０２と、第１１フリップフロップ３１８と、を有する。第１１フリップフロップ３１８のクロック端子には基本クロック信号Ｓ１５１が、入力端子には第１フリップフロップの出力信号が、それぞれ入力される。第１１フリップフロップ３１８の出力信号は第１同期信号Ｓ３０５として外部に出力される。

図１７（Ａ）は、第４の実施形態に係る半導体集積回路の分周回路１５００の構成例を示す回路図である。分周回路１５００は３分周回路であり、第９フリップフロップ１５０１と、第１０フリップフロップ１５０２と、第４ＡＮＤゲート１５０３と、第１ＸＯＲゲート１５０４と、を含む。第４ＡＮＤゲート１５０３は、第１同期信号Ｓ３０５と第１０フリップフロップ１５０２の出力信号である３分周クロック信号Ｓ１５０７との論理積を第１ＸＯＲゲート１５０４の一方の入力端子に出力する。第１ＸＯＲゲート１５０４は、第４ＡＮＤゲート１５０３の出力信号と基本クロック信号Ｓ１５１との排他的論理和を第９フリップフロップ１５０１のクロック端子および第１０フリップフロップ１５０２のクロック端子に出力する。第９フリップフロップ１５０１の入力端子には３分周クロック信号Ｓ１５０７が入力される。第９フリップフロップ１５０１の出力信号の反転信号は第１０フリップフロップ１５０２の入力端子に入力される。

第１０フリップフロップ１５０２の出力信号の初期値はＬＯＷとなっている。第１０フリップフロップ１５０２の出力信号と第１同期信号Ｓ２４１とが共にがＨＩＧＨになった場合に第４ＡＮＤゲート１５０３はＨＩＧＨを出力する。なお、３分周回路はここで示した分周回路１５００に限られず、どのような３分周回路を用いてもよい。

以上の構成による半導体集積回路の動作を説明する。

図１８（Ａ）は、第４の実施形態に係る半導体集積回路における信号波形を示すタイミングチャートである。前提として、制御信号生成部１４４において電源遮断信号Ｓ１５６が生成され、該信号は第２回路ブロック１２０に入力され、第２回路ブロック１２０において電源遮断処理が行われる。その結果、同期指示信号の直列経路は第２回路ブロック１２０において切断される。

時刻Ｔ１において、制御信号生成部１４４は同期指示信号Ｓ１５５のレベルをＨＩＧＨに遷移させる。時刻Ｔ２において、基本クロック信号Ｓ１５１に立ち上がりエッジが現れ、第１同期信号Ｓ２４１は同期指示信号Ｓ１５５と同じＨＩＧＨレベルに遷移する。時刻Ｔ３において、制御信号生成部１４４は切替信号Ｓ１５７を出力し、第３回路ブロック１３０の同期指示信号の経路が第２次段用同期指示信号Ｓ１７２から第１バイパス用同期指示信号Ｓ１６３へ切り替えられる。時刻Ｔ４において、制御信号生成部１４４は電源遮断信号Ｓ１５６を出力する。

時刻Ｔ２から基本クロック信号Ｓ１５１の１周期後の時刻Ｔ５において、第１回路ブロック１１０の３分周クロック信号Ｓ１５０７が開始され、その開始の立ち上がりエッジの検出に応じて立ち上がり検出信号Ｓ５１２にパルスが現れる。時刻Ｔ５から３分周クロック信号Ｓ１５０７の１周期後の時刻Ｔ６において、イネーブル検出信号Ｓ５１１のレベルがＬＯＷからＨＩＧＨに遷移し、それに伴い第１次段用同期指示信号Ｓ１６２、第１バイパス用同期指示信号Ｓ１６３の位相と立ち上がり検出信号Ｓ５１２の位相とが実質的に同じになる。時刻Ｔ６から基本クロック信号Ｓ１５１の２周期後の時刻Ｔ７において、第３回路ブロック１３０の第２同期信号Ｓ３６１はＨＩＧＨレベルに遷移する。時刻Ｔ７から基本クロック信号Ｓ１５１の１周期後の時刻Ｔ８において、第３回路ブロック１３０の３分周クロック信号Ｓ１５３７が開始される。

このように次段の回路ブロックが次段用同期指示信号を１サイクル以内に受け取るような回路構成にすることで、回路ブロック間で位相同期をすることができる。

本実施形態に係る半導体集積回路によると、回路ブロックの一部または複数の電源の遮断により経路が切断された場合でも３分周クロック信号を用いて位相調整が可能である。

次に、６分周クロック信号を使用する場合を説明する。

図１７（Ｂ）は、第３変形例に係る半導体集積回路の分周回路１５１０の構成例を示す回路図である。分周回路１５１０は６分周回路であり、第９フリップフロップ１５０１と、第１０フリップフロップ１５０２と、第１ＸＯＲゲート１５０４と、第１２フリップフロップ１５１１と、第５ＡＮＤゲート１５１２と、を有する。第５ＡＮＤゲート１５１２は、第１同期信号Ｓ３０５と第１２フリップフロップ１５１１の出力信号との論理積を出力する。第１２フリップフロップ１５１１の出力信号の初期値はＬＯＷとなっている。第１２フリップフロップ１５１１の出力信号と第１同期信号Ｓ３０５とが共にＨＩＧＨになった場合に第５ＡＮＤゲート１５１２はＨＩＧＨを出力する。

第１２フリップフロップ１５１１のクロック端子には基本クロック信号Ｓ１５１が、入力端子には第５ＡＮＤゲート１５１２の出力信号の反転信号が、それぞれ入力される。第１２フリップフロップ１５１１の出力信号は第１ＸＯＲゲート１５０４の一方の入力端子に入力される。第１ＸＯＲゲート１５０４の他方の入力端子には第１０フリップフロップ１５０２の出力信号である６分周クロック信号Ｓ１５２０が入力される。

なお、６分周回路はここで示した分周回路１５１０に限られず、どのような６分周回路を用いてもよい。

図６（Ｂ）は、第３変形例に係る半導体集積回路の次段用信号生成部５１３の構成例を示す回路図である。次段用信号生成部５１３は、第１の実施形態の次段用信号生成部２１３の第３ＡＮＤゲート５０６をＮＡＮＤゲート５１４に置き換えた構成を有する。

以上の構成による半導体集積回路の動作を説明する。

図１８（Ｂ）は、第３変形例に係る半導体集積回路における信号波形を示すタイミングチャートである。前提として、制御信号生成部１４４において電源遮断信号Ｓ１５６が生成され、該信号は第２回路ブロック１２０に入力され、第２回路ブロック１２０において電源遮断処理が行われる。その結果、同期指示信号の直列経路は第２回路ブロック１２０において切断される。

時刻Ｔ１において、制御信号生成部１４４は同期指示信号Ｓ１５５のレベルをＨＩＧＨに遷移させる。時刻Ｔ２において、基本クロック信号Ｓ１５１に立ち上がりエッジが現れ、第１同期信号Ｓ２４１は同期指示信号Ｓ１５５と同じＨＩＧＨレベルに遷移する。時刻Ｔ３において、制御信号生成部１４４は切替信号Ｓ１５７を出力し、第３回路ブロック１３０の同期指示信号の経路が第２次段用同期指示信号Ｓ１７２から第１バイパス用同期指示信号Ｓ１６３へ切り替えられる。時刻Ｔ４において、制御信号生成部１４４は電源遮断信号Ｓ１５６を出力する。

時刻Ｔ２から基本クロック信号Ｓ１５１の１周期後の時刻Ｔ５において、第１回路ブロック１１０の６分周クロック信号Ｓ１５２０が開始され、その開始の立ち上がりエッジの検出に応じて立ち上がり検出信号Ｓ５１２に負のパルスが現れる。時刻Ｔ６において、第１次段用同期指示信号Ｓ１６２、第１バイパス用同期指示信号Ｓ１６３の位相と立ち上がり検出信号Ｓ５１２の位相とが実質的に同じになる。時刻Ｔ６から基本クロック信号Ｓ１５１の２周期後の時刻Ｔ７において、第３回路ブロック１３０の第２同期信号Ｓ５６１はＨＩＧＨレベルに遷移する。時刻Ｔ７から基本クロック信号Ｓ１５１の１周期後の時刻Ｔ８において、第３回路ブロック１３０の６分周クロック信号Ｓ５１０が開始される。

このように次段の回路ブロックが次段用同期指示信号を１サイクル以内に受け取るような回路構成にすることで、回路ブロック間で位相同期をすることができる。

本変形例に係る半導体集積回路によると、回路ブロックの一部または複数の電源の遮断により経路が切断された場合でも６分周クロック信号を用いて位相調整が可能である。

なお、次段用の同期指示信号を出力するタイミングを調整すれば、同様の構成を用いて５分周、７分周、９分周など任意の分周比での位相調整が可能である。

また、上述の実施形態では内部クロック信号の同期を調整する場合について説明したが、これに限られず、回路ブロックのクロック信号の周波数や振幅やパルスパラメータなどを調整する場合にも実施形態の技術的思想を適用できる。

１００…半導体集積回路、１１０…第１回路ブロック、１２０…第２回路ブロック、 １３０…第３回路ブロック、１４０…クロック生成部、１４１…リセット生成部、 １４２…同期制御部、１４３…電源制御部、１４４…制御信号生成部

Claims (7)

1. 複数の回路ブロックと、当該複数の回路ブロック間の通信を制御する制御部とを有する半導体集積回路であって、
   前記複数の回路ブロックのそれぞれは、
   自身の機能処理を実行する機能処理部と、
   前記制御部および予め設定された上流に位置する１以上の他の回路ブロックのうちの少なくとも１つからの同期指示信号の１つと基本となるクロック信号とに基づいて生成した動作クロックを、前記機能処理部へ供給するとともに、前記同期指示信号に基づき、予め設定された下流に位置する１以上の回路ブロックに該回路ブロック用の同期指示信号を供給する位相制御部とを有し、
   前記複数の回路ブロックは、第１回路ブロックと、第２回路ブロックと、前記第１および第２回路ブロックの下流に位置する第３回路ブロックと、を有し、
   前記制御部は、前記制御部または前記第１回路ブロックからの同期指示信号および前記第２回路ブロックからの同期指示信号のうちの１つを選択させる制御信号を前記第３回路ブロックに供給することを特徴とする半導体集積回路。
2. 前記第２回路ブロックが前記第１回路ブロックからの同期指示信号を受けて動作クロックを生成する場合、前記第３回路ブロックに供給される制御信号は前記第２回路ブロックからの同期指示信号を選択させることを特徴とする請求項１に記載の半導体集積回路。
3. 前記制御部は、前記第２回路ブロックが非活性化される場合にはその非活性化の前に、前記制御部または前記第１回路ブロックからの同期指示信号を選択させる制御信号を供給することを特徴とする請求項１または２に記載の半導体集積回路。
4. 前記動作クロックは、前記基本となるクロック信号を分周することにより生成されることを特徴とする請求項１から３のいずれか１項に記載の半導体集積回路。
5. 前記制御部は、前記複数の回路ブロック間の同期指示信号の授受関係を示すテーブルを有することを特徴とする請求項１から４のいずれか１項に記載の半導体集積回路。
6. 複数の回路ブロックを直列に通る、各回路ブロックのクロック信号を調整するための制御信号の経路と、
   前記制御信号に、前記複数の回路ブロックのうちの少なくともひとつをバイパスさせるバイパス経路と、を備えることを特徴とする半導体集積回路。
7. 前記経路と前記バイパス経路とは起点を共有することを特徴とする請求項６に記載の半導体集積回路。

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