CN107302354A - 无需重新锁定的快速频率变化的dll校准方法 - Google Patents

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CN107302354A CN201710214287.1A CN201710214287A CN107302354A CN 107302354 A CN107302354 A CN 107302354A CN 201710214287 A CN201710214287 A CN 201710214287A CN 107302354 A CN107302354 A CN 107302354A
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Abstract

一种延迟电路，其包含被配置为通过在输入信号上强加延迟值来输出输出信号的延迟线。延迟电路进一步包含运算单元，运算单元被配置为基于延迟代码为所述延迟值计算控制代码。延迟电路进一步包含延迟锁定回路(DLL)，其被配置为基于时钟信号产生延迟代码。延迟电路进一步包含控制器，其被配置为当时钟信号以第一频率运行时，暂停所述DLL；当所述DLL暂停时，基于第二频率设置DLL运行；及当时钟信号以第二频率运行时，恢复DLL的操作而无需重锁DLL。本发明实施例涉及无需重新锁定的快速频率变化的DLL校准方法。

Description

无需重新锁定的快速频率变化的DLL校准方法
技术领域
本发明实施例涉及无需重新锁定的快速频率变化的DLL校准方法。
背景技术
DDR代表双倍数据速率。当每次发出诸如时钟、命令、地址和数据信号等各种信号时，物理DDR接口(PHY)使用精确计时而被实施。入射信号也被延迟捕获。在一些现有的方法中，延迟线路用于延迟这种信号。延迟线路对制造过程偏差、电源电压偏差和温度(PVT)偏差进行补偿。
在DDR PHY的高速操作中，比如在每秒千兆位范围的操作中，延迟锁定回路用于校准延迟线。使用不同的校准方式。例如，一旦当电路初始化时，就会执行校准，或当信号在电路操作期间漂移时，就会在电路操作期间持续执行校准。进一步，当在印刷电路板、板工件上制造具有DDR接口和相关电路的半导体芯片，也补偿了比如轨迹长度不匹配。
在一些发明中，高性能和低功耗模式之间的切换涉及更改操作频率。当DDR接口的操作频率改变时，延迟锁定回路重锁至新时钟频率和锁定至新时钟频率的操作可以获得数以千计的时钟周期。
发明内容
根据本发明的一些实施例，提供了一种延迟电路，包括：延迟线，被配置为通过在输入信号上施加延迟值来输出输出信号；运算单元，被配置为基于延迟代码计算针对所述延迟值的控制代码；延迟锁定回路(DLL)，被配置为基于时钟信号产生所述延迟代码；以及控制器，被配置为当所述时钟信号以第一频率运行时，暂停所述DLL的操作，当所述DLL暂停时，基于第二频率设置所述DLL运行，及当所述时钟信号以第二频率运行时，恢复所述DLL的操作。
根据本发明的另一些实施例，还提供了一种在延迟电路中运行延迟锁定回路(DLL)的方法，包括：当时钟信号以第一频率运行时，暂停所述DLL；基于第一数值和第二数值重新配置所述DLL，以响应以与所述第一频率不同的第二频率运行的所述时钟信号；以及在所述时钟信号以所述第二频率运行之后，基于所述第一数值和第二数值激活所述DLL。
根据本发明的又一些实施例，还提供了一种延迟锁定回路(DLL)，被配置为基于具有第一频率或第二频率的时钟信号进行操作，包括：逻辑器件，被配置为产生频率控制值，以基于第一频率或第二频率产生延迟代码，及暂停一持续时间的操作，以响应指示将所述时钟信号从第一频率改变为所述第二频率的信号；数控振荡器(DCO)，被配置为基于所述频率控制值产生参考信号；第一分频器，被配置为：接收第一数值和第二数值；以及当所述时钟信号具有所述第一频率时，基于所述第一数值分频所述参考信号，以及当所述时钟信号具有所述第二频率时，基于所述第二数值分频所述参考信号；第二分频器，被配置为：接收第三数值和第四数值；和当所述时钟信号具有所述第一频率时，基于所述第三数值分频所述时钟信号，及当所述时钟信号具有所述第二频率时，基于所述第四数值分频所述时钟信号；以及频率检测器，被配置为比较所述分频参考信号和所述分频时钟信号。
附图说明
结合附图阅读以下详细说明，可更好地理解本公开的各方面。应注意到，根据本行业中的标准惯例，各种功能件未按比例绘制。实际上，为论述清楚，各功能件的尺寸可任意增加或减少。
图1是根据一些实施例延迟电路的框图。
图2是根据一些实施例控制延迟锁定回路(DLL)电路以在新操作频率上维持锁定的方法的流程图。
图3是根据一些实施例通过DLL电路以新操作频率维持锁定实施的方法的流程图。
图4是根据一些实施例在延迟电路的电路中的各种信号的曲线图。
具体实施方式
以下公开提供不同的实施例或示例，用于实施所提供的主题的功能。组件及设置的具体示例描述如下，以简化本公开。当然，这些仅仅是示例，并非旨在限制本发明。例如，在以下描述中，在第二部件或其上方形成的第一部件可能包含实施例，所述第一、第二部件在直接接触上形成，及可能在第一、第二部件之间形成，这样第一、第二部件可能不直接接触。此外，本公开可能在各种示例中重复参考数字和/或字母。这种重复是出于简洁与清晰目的，其本身并不表示所论述的各种实施例和/或构造间存在关系。
数控振荡器(DCO)和相位调整机制被用于延迟锁定回路(DLL)。DLL包含快速频率校准方法，其能够使DLL基于操作频率改变延迟而无需执行重锁操作的频率。校准方法允许DLL被锁定至第一时钟频率并快速转换至第二时钟频率，从而允许该器件进入并存在不同性能模式以节省电力。此外，因为DLL不要求频率重锁操作，所以系统有更多的机会利用低功耗模式而无负面影响的性能。
图1是根据一些实施例的延迟电路100的框图。电路100也被称为DLL电路，因为电路100包含DLL130。在图1中，为了清楚起见，信号路径被描绘成单线路。在一些实施例中，如图1中的单线路通过一个或更多的相应信号线路被实施。
延迟单元100包含数控延迟线路(DCDL)110，其在输入端接收输入信号IN并从输出端输出输出信号OUT。DCDL110也通过信号路径118连接至运算单元(AU)115。在一些实施例中，延迟电路100包含不止一个DCDL110，其中的每个都连接至AU115。延迟单元100也包含通过信号路径122、124和126连接至DLL130的控制器120。在一些实施例中，控制器120是用于控制系统的操作的应用处理器。在一些实施例中，控制器120是能够通过信号路径122、124和126控制DLL130的另一个电路。
DLL130包含逻辑器件140、数控振荡器(DCO)150、第一分频器160、第二分频器170和频率检测器180。逻辑器件140的第一输出端通过信号路径142连接至DCO150的第一输入端。逻辑器件140的第二输出端通过信号路径144连接至DCO150的第二输入端、分频器160的第一输入端、分频器170的第一输入端和频率检测器180的第一输入端。逻辑器件140通过信号路径132、134和136连接至AU115。
DCO150的输出端通过信号路径152连接至分频器160的第二输入端和DCO150的第三输入端。分频器160的输出端通过信号路径162连接至频率检测器180的第二输入端。分频器170的第二输入端和频率检测器180的第三输入端通过信号路径172连接至DLL130的时钟输入端。分频器170的输出端通过信号路径174连接至频率检测器180的第四输入端。频率检测器180的输出端通过信号路径182连接至逻辑器件140的输入端。
DCDL110被配置为通过在输入信号IN上施加预定延迟而接收输入信号IN并输出输出信号OUT。为施加预定延迟，DCDL110基于从AU115通过信号路径118接收数控代码CDDCDL是可配置的。在一些实施例中，DCDL110的电特征由于制造工艺、电源电压和温度而不同。实际上，通过调整数控代码CDDCDL，电路100通过预订延迟能够延迟输入信号IN而不管制造工艺、电源电压和温度。
AU115在第一输入端上接收延迟设置参数X和在第二输入端上接收延迟设置参数P。AU115也接收信号路径132上的信号CALC、信号路径134上的信号CODE1和信号路径136上的信号CODE2。响应于来自逻辑器件140的接收信号CALC，AU115基于控制代码CODE1、控制代码CODE2和延迟设置参数X和P而计算控制代码CDDCDL。X和P可用来确定比率来延迟输入信号IN，该比率表示时钟周期的分数(例如，X/P＝1/8、5/32等)。在一些实施例中，当DLL130被锁定后，控制代码CODE1和控制代码CODE2被提供至AU115以计算控制代码CDDCDL。
DLL130被配置为在信号路径152上产生，参考信号FDCO具有与在DLL130的时钟输入端被接收并连接至信号路径172的时钟信号CLK的频率FDLL同步的频率。频率锁定操作是一个迭代反馈过程，其调整参考信号FDCO直到与时钟信号CLK同步。以下提供迭代反馈过程调整参考信号FDCO的一般说明。提供迭代反馈过程能够调整参考信号FDCO的详细说明于第8,754,685号美国专利中。
为产生参考信号FDCO，DCO150被配置为具有通过信号路径152连接至第三输入端的输出端的环形振荡器。否则，DCO150是DCDL110的副本。因为DCO150是DCDL110的副本，基于锁定参考信号FDCO至时钟信号CLK而产生的控制代码CODE1和控制代码CODE2可被AU115使用以产生用于DCDL110的校准控制的控制代码CDDCDL。
如下所述，逻辑器件140是通过响应信号SUSPEND、RESUME、UP和DOWN及通过产生信号CDDCO、START、STOP、CALC、CODE1和CODE2被配置为控制DLL130操作的电路。在一些实施例中，逻辑器件140是有限状态机(FSM)。
逻辑器件140是配置为通过线路144传输开始信号START或停止信号STOP至DCO150、分频器160、分频器170和频率检测器180来控制DLL130的操作。响应于停止信号STOP，DCO150、分频器160、分频器170和频率检测器180被配置为非有源的。响应于开始信号START，DCO150、分频器160、分频器170和频率检测器180被配置为有源的以锁定参考信号FDCO至时钟信号CLK。
当DCO150、分频器160、分频器170和频率检测器180被逻辑器件140激活时，逻辑器件140通过信号路径182从频率检测器180接收向上信号UP或向下信号DOWN。为响应向上信号UP或向下信号DOWN，逻辑器件140调整在信号路径152上对应参考信号FDCO的数值的控制代码CDDCO。逻辑器件140通过信号路径142传输控制代码CDDCO至DCO150。
当被逻辑器件140激活时，分频器160被配置为通过信号路径152接收参考信号FDCO。分频器160也在信号路径124上从控制器120接收整除数M。响应于接收参考信号FDCO和整除数M，分频器160被配置为通过整除数M分频参考信号FDCO，从而产生分频参考信号FDCODIVM。分频器160通过信号路径162输出分频参考信号FDCODIVM至频率检测器180。
当逻辑器件140激活分频器170，分频器170被配置为通过信号路径172接收时钟信号CLK。分频器170也在信号路径126上从控制器120接收整除数N。响应于接收时钟信号CLK和整除数N，分频器170被配置为通过整除数N分频时钟信号CLK，从而产生分频时钟信号FCLKDIVN。分频器170通过信号路径174输出分频参考信号FCLKDIVN至频率检测器180。
当被逻辑器件140激活时，频率检测器180被配置为接收分频参考信号FDCODIVM和分频时钟信号FCLKDIVN。频率检测器180比较信号FDCODIVM和信号FCLKDIVN以确定其频率关系来控制DLL130的输出相位。基于信号FDCODIVM和信号FCLKDIVN的频率关系，频率检测器180传输向上信号UP、向下信号DOWN至逻辑器件140或不传输信号至逻辑器件140，从而控制由DCO150输出的参考信号FDCO。特别是，响应于向上信号UP或向下信号DOWN，逻辑器件140基于向上信号UP或向下信号DOWN在信号路径142上调整控制代码CDDCO，以改变由DCO150产生的参考信号FDCO。
在一些实施例中，当时钟信号CLK被整除数N的第一预定值分频时，控制代码CODE1对应第一锁定条件，即DLL130被锁定的位置，以及当时钟信号CLK被与第一预定值不同的整除数N的第二预定值分频时，控制代码CODE2对应第二锁定条件，即DLL130被锁定的位置。本公开的各种实施例不被控制代码CODE1和CODE2是如何产生的而限制。
特别是，与CODE1相关联的时间延迟是基于T低＝(N低/M)*TDLL及与CODE2相关联的时间延迟是基于T高＝(N高/M)*TDLL，其中T低是基于时钟信号CLK的频率FDLL的控制代码CODE1的时间延迟，T高是基于时钟信号CLK的频率FDLL的控制代码CODE2的时间延迟，M是基于时钟信号CLK的频率FDLL的预定整数，N低是关于控制代码CODE1的整除数，N高是关于控制代码CODE2的整除数，及TDLL是关于时钟信号CLK的频率FDLL的时间段。
通过迭代的锁定操作延迟，其中锁定操作延迟的第一迭代之后跟随锁定操作延迟的第二迭代，反过来其之后跟随锁定操作延迟的第一迭代，DLL130被配置为不断产生控制代码CODE1和CODE2。第一迭代对应于CODE1及T低或者CODE2及T高中的一个，其中，CODE1及T低基于整除数N低，CODE2及T高基于整除数N高。第二迭代对应于CODE1及T低或者CODE2及T高中的另一个，其中，CODE1及T低基于整除数N低，CODE2及T高基于整除数N高。
因此，控制代码CODE1和CODE2表示两个校准点，两个校准点限定了用于获取CODE1和CODE2的独立于频率的线性关系。由此可见，当时钟信号CLK的频率FDLL改变时，位于新频率的校准可以通过设置整除数M使其与时钟信号的频率FDLL成线性相关，从而允许DLL130继续操作无需重锁至新频率来实现。表1展示了数值N低、N高、和M，及相应的时间延迟T低和T高的示例整除数。
表1
当时钟信号CLK被设置为从第一频率F1改变为第二频率F2时，由于不同的操作模式，DLL130基于第二频率F2被重构而无需频率锁定操作。特别是，最初基于整除数M1、N低1和N高1构造的DLL130被构造成暂停操作并接收与第二频率F2相关的重构整数M2、N低2和N高2。在接收与第二频率F2相关的重构整数之后，DLL130基于第二频率被重构。在重构DLL130之后，DLL130恢复操作而同时被同步到第二频率F2，无需执行重锁操作。基于时钟信号CLK的第二频率F2的DLL130的重构过程将使用DLL130的器件和控制器120进行描述。
在逻辑器件140锁定至时钟信号CLK的第一频率F1之后，逻辑器件140被配置为产生并传输控制代码CODE1和CODE2至AU115。逻辑器件140也被配置为产生信号CALC，AU115使用信号CALC以基于控制代码CODE1和控制代码CODE2及参数X和P而触发生成控制代码CDDCDL。逻辑器件140通过信号路径132传输信号CALC到AU115、通过信号路径134传输控制代码CODE1到AU115及通过信号路径136传输控制代码CODE2到AU115。
逻辑器件140被配置为通过线路122从控制器120接收暂停信号SUSPEND或许可信号RESUME。响应于接收暂停信号SUSPEND，逻辑器件140被配置为完成延迟锁定操作的任何当前迭代，然后暂停DLL130的操作。在一些实施例中，在接收暂停信号SUSPEND并完成延迟锁定操作的当前迭代之后，逻辑器件140通过信号路径144传输停止信号STOP至DCO150、分频器160、分频器170和频率检测器180。响应于接收停止信号STOP，分频器160被配置为通过信号路径124从控制器120接收重构整数M2。响应于接收停止信号STOP，分频器170被配置为通过信号路径126从控制器120接收重构整数N低2和N高2。
当时钟信号CLK由于性能模式的改变而改变时，控制器120被配置为控制及重构DLL130。具体地，当时钟信号CLK从第一频率F1变为第二频率F2时，控制器120被配置为重构DLL130，从而进入不同的性能模式。当时钟信号CLK的频率改变时，控制器120被配置为通过线路122传输暂停信号SUSPEND使逻辑器件140无效。
在暂停逻辑器件140之后，控制器120等待时钟信号CLK以在第二频率F2处操作。当时钟信号CLK以第二频率F2操作时，控制器120被配置为提供新整除数M2和新整除数N低2和N高2。在一些实施例中，控制器120被配置为确定新整除数M2和新整除数N低2和N高2。在一些实施例中，控制器120被配置为从电路100是其一部分的系统接收整除数M2和新整除数N低2和N高2。具体地，控制器120提供整除数M2以基于第二频率F2加载到分频器160。整除数M2与第二频率F2线性相关。此外，控制器120被配置为提供整除数N低2和N高2以基于第二频率F2加载到分频器170。控制器120被配置为通过信号路径124提供整除数M2至分频器160及通过信号路径126提供整除数N低2和N高2至分频器170。
在提供整除数M2至分频器160及整除数N低2和N高2至分频器170之后，控制器120通过线路122传输恢复信号RESUME至逻辑器件140。响应于恢复信号RESUME，逻辑器件140被重新激活，从而导致逻辑器件140基于频率F2重新传输控制代码CODE1和CODE2和信号CALC至AU115。响应于接收延迟代码，AU115基于更新值X和P重新计算数控代码CDDCDL，并传输更新控制代码CDDCDL至DCDL110。
一旦被重新激活，逻辑器件140通过线路144传输开始信号START至DCO150、分频器160、分频器170和频率检测器180。DCO150继续产生参考信号FDCO。分频器160通过整除数M2接收并分频参考信号FDCO以产生分频参考信号FDCODIVM。分频器170接收以第二频率F2运行的更新时钟信号并通过整除数N低2和N高2分频第二频率F2以产生分频时钟信号FCLKDIVN。因为整除数M1和整除数M2与第二频率F2线性相关，用于第二频率F2的分频器160的分频参考信号FDCODIVM与用于第一频率F1的分频器160的分频参考信号FDCODIVM大体上相同。
频率检测器180继续接收分频参考信号FDCODIVM和分频时钟信号FCLKDIVN并提供如上所述的适当反馈至逻辑器件140。
因此，控制器120被配置为保持DLL130被锁定至时钟信号CLK而无需执行重锁操作以使DLL130同步至第二时钟频率F2。因为DLL130不需要执行重锁操作，这可能需要数百个时钟周期，通过分流这样的操作节省了能量。此外，在一些实施例中，能量是守恒的因为DLL130快速进入节能模式，进一步节省电源。
图2是根据一些实施例控制DLL电路使其同步至第二频率的方法的200的流程图。图2的方法通过控制器是可使用的，例如，控制器120(图1)，结合DLL，例如，DLL130。
最初，方法200开始于操作205，其中连接至控制器，例如，控制器120的DLL，例如，DLL130基于时钟信号CLK操作，时钟信号CLK以频率F1振荡并且具有加载至第一分频器，例如，分频器160的整除数M1和加载至第二分频器，例如，分频器170的整除数N低1和N高1。在操作210中，该方法确定是否时钟信号CLK将从第一频率F1变为第二频率F2。如果时钟信号CLK在操作210中不从第一频率F1变为第二频率F2，该方法回到操作205，继续基于第一频率F1进行操作。
如果时钟信号CLK在操作210中将从第一频率F1变为第二频率F2，该方法继续操作215，其中，该方法传输暂停信号至DLL。在传输暂停信号之后，该方法继续操作220，其中，该方法确定是否时钟信号CLK的频率已改变为F2。如果时钟信号CLK的频率未改变为F2，该方法回到操作220并一直等到时钟信号的频率改变为F2。
在时钟信号的频率改变为F2之后，该方法继续操作225，其中，方法提供新整除数M2、新整除数N低2和N高2，并传输整除数M2、N低2和N高2至DLL，例如，DLL130。新整除数M2、N低2和N高2是基于频率F2并与当DLL，例如，DLL130以频率F2运行时将出现的延迟相关。在操作225中，传输整除数M2、N低2和N高2之后，该方法继续操作230，其中该方法传输恢复信号至DLL的逻辑器件，例如，逻辑器件140，从而导致DLL恢复具有整除数M2、N低2和N高2的操作。
图3是根据一些实施例由DLL实施使其同步至第二频率的方法的300的流程图。图3的方法通过DLL(例如，DLL130)(图1)结合控制器，(例如，控制器120)是可使用的。
最初，该方法开始于操作305，其中基于以频率F1振荡的时钟信号CLK及具有加载至第一分频器，例如，分频器160的整除数M1和加载至第二分频器，例如，分频器170的整除数N低1和N高1操作DLL。在操作305中，DLL继续调整DCO，例如DCO150，以具有基于时钟频率F1的频率和相位，从而继续导致AU，例如，AU115，以更新DCDL，例如，DCDL110，以具有基于DCO，例如，DCO150的延迟。在操作310中，该方法确定是否暂停信号已从控制器，例如，控制器120被接收。如果暂停信号在操作310中未被接收，该方法回到操作305继续以频率F1进行操作。
如果暂停信号在操作310中被接收，该方法在操作315中暂停DLL。在一些实施例中，暂停DLL包含通过信号路径144发送停止信号(例如停止信号STOP)至DCO，例如DCO150，第一分频器，例如第一分频器160，第二分频器，例如第二分频器170及频率检测器，例如频率检测器180。在暂停DLL操作之后，在操作320中DLL接收并加载整除数M2至第一分频器及接收并加载整除数N低2和N高2至第二分频器。该方法继续操作325，其中该方法确定是否已接收恢复信号。如果未接收恢复信号，该方法回到操作325继续等待，直到接收到恢复信号。
当在操作325中接收到恢复信号，该方法继续操作330，其中DLL重新开始DLL操作并传输CALC信号至AU。在一些实施例中，重新开始DLL操作包含通过信号路径144传输开始信号，例如开始信号START，至DCO，例如DCO150，第一分频器，例如第一分频器160，第二分频器，例如第二分频器170及频率检测器，例如频率检测器180。在DLL恢复操作之后，该方法继续操作335，其中DLL基于第一分离器的整除数M2和第二分离器中的整除数N低2和N高2以频率F2运行。在操作335中，DLL继续调整DCO具有基于时钟频率F2的频率，从而继续导致AU基于DCO更新DCDL。
图4是根据一些实施例的图1中DLL电路的各种信号的曲线图。
在时间T0中，时钟信号CLK以频率F1运行并且分频参考信号FDCODIV及分频时钟信号FCLKDIV以F1频率的分数运行，每个都有关于时钟信号CLK大体上相等的频率和相位。特别是，每个分频参考信号FDCODIV及分频参考信号FCLKDIV都有时间段λ1，其对应于由第一整除数分频的频率F1的时间段。
在时间T1中，控制器确定时钟信号CLK从频率F1变为频率F2。因此，在时间T1中，控制器暂停DLL操作，直到时钟信号CLK以频率F2稳定操作。在时间T2中，控制器确定时钟信号CLK以频率F2稳定操作。响应于时钟信号在时间T2中稳定，控制器基于与第二频率F2相关的整除数更新DLL。在更新具有与第二频率F2相关的整除数的DLL之后，控制器传输恢复信号RESUME至DLL以恢复基于与第二频率F2相关的整除数的操作。
在时间T2中，时钟信号CLK以频率F2运行并分频参考信号FDCODIV及分频时钟信号FCLKDIV以F2频率的分数运行，分频参考信号FDCODIV和分频时钟信号FCLKDIV都有关于时钟信号CLK大体上相等的频率和相位。特别是，每个分频参考信号FDCODIV及分频参考信号FCLKDIV都有时间段λ2，其对应于由第二整除数分频的频率F2的时间段。DLL改变操作频率的时间延迟T延迟的数量大体上与引起时钟频率从第一频率F1变为第二频率F2的时间延迟的数量相等。
在一些实施例中，控制代码CDDCO数值被加载到DCO150。作为响应，DCO150以对应于加载至DCO150的控制代码CDDCO的数值的频率振荡。当控制代码CDDCO的数值被调整时，逻辑器件140基于由DET170产生的信号UP和DOWN提供调整后的控制代码CDDCO的数值。例如，当逻辑器件140接收信号UP时，逻辑器件140增加控制代码CDDCO的数值。相反，当逻辑器件140接收信号DOWN时，逻辑器件140减少控制代码CDDCO的数值。当逻辑器件140不接收信号UP或信号DOWN且逻辑器件140的超时电路(未示出)显示超时时，频率FDCODIVM和频率FCLKDIVN是相同的或至少基本互相接近。在这种情况下，逻辑器件140认为频率FDCODIVM和频率FCLKDIVN是相同的。
本说明的一个方面涉及一种延迟电路。延迟电路包含被配置为通过在输入信号上施加延迟值来输出输出信号的延迟线路。延迟电路进一步包含运算单元，被配置为基于延迟代码计算用于延迟值的控制代码。延迟电路进一步包含延迟锁定回路(DLL)，被配置为基于时钟信号产生延迟代码。延迟电路进一步包含控制器，被配置为当时钟信号以第一频率运行时，暂停DLL操作，当DLL暂停时，基于第二频率设置DLL运行，及当时钟信号以第二频率运行时，恢复DLL操作。
本说明的另一个方面涉及在延迟电路中操作延迟锁定回路(DLL)的方法。该方法包含当时钟信号以第一频率运行时，暂停DLL。该方法进一步包含重置基于第一数值和第二数值的DLL，其响应于以与第一频率不同的第二频率运行的时钟信号。该方法进一步包含在以第二频率运行时钟信号之后，激活基于第一数值和第二数值的DLL。
本说明的另一个方面涉及一种延迟锁定回路(DLL)，被配置为基于具有第一频率或第二频率的时钟信号进行操作。DLL包含逻辑器件，被配置为产生基于第一频率或第二频率的延迟代码、产生第一数值、第二数值、第三数值和第四数值及为持续时间暂停操作，其响应于指示将时钟信号从第一频率改变为第二频率的信号。DLL进一步包含数控振荡器(DCO)，被配置为产生基于频率控制值的参考信号。DLL进一步包含第一分频器，被配置为当时钟信号具有第一频率时，基于第一数值分频参考信号及当时钟信号具有第二频率时，基于第二数值分频参考信号。DLL进一步包含第一分频器，被配置为当时钟信号具有第一频率时，基于第三数值分频时钟信号及当时钟信号具有第二频率时，基于第四数值分频时钟信号。DLL进一步包含第一分频器，被配置为比较分频参考信号和分频时钟信号。
根据本发明的一些实施例，提供了一种延迟电路，包括：延迟线，被配置为通过在输入信号上施加延迟值来输出输出信号；运算单元，被配置为基于延迟代码计算针对所述延迟值的控制代码；延迟锁定回路(DLL)，被配置为基于时钟信号产生所述延迟代码；以及控制器，被配置为当所述时钟信号以第一频率运行时，暂停所述DLL的操作，当所述DLL暂停时，基于第二频率设置所述DLL运行，及当所述时钟信号以第二频率运行时，恢复所述DLL的操作。
在上述延迟电路中，所述DLL包括：数控振荡器，被配置为产生参考信号；第一分频器，被配置为通过第一数值分频所述参考信号；第二分频器，被配置为基于第二数值分频所述时钟信号；以及频率检测器，被配置为比较所述分频参考信号和所述分频时钟信号，其中，当所述DLL暂停时，所述控制器被配置为调整所述第一数值和所述第二数值。
在上述延迟电路中，所述DLL被配置为基于所述第二数值和所述第二分频器产生延迟代码，所述第二分频器基于第三数值分频所述时钟信号。
在上述延迟电路中，所述控制器被配置为基于所述第二频率调整所述第一数值。
在上述延迟电路中，当暂停所述DLL时，所述控制器被配置为基于所述第二频率调整所述第二数值。
在上述延迟电路中，所述控制器被直接连接至所述第一分频器，及所述控制器被直接连接至所述第二分频器。
在上述延迟电路中，以所述第一频率运行的所述时钟信号的延迟代码和以所述第二频率运行的所述时钟信号的延迟代码是相同的。
在上述延迟电路中，响应于恢复所述DLL的操作，所述运算单元被配置为基于所述延迟代码和所述第二频率重新计算所述控制代码。
根据本发明的另一些实施例，还提供了一种在延迟电路中运行延迟锁定回路(DLL)的方法，包括：当时钟信号以第一频率运行时，暂停所述DLL；基于第一数值和第二数值重新配置所述DLL，以响应以与所述第一频率不同的第二频率运行的所述时钟信号；以及在所述时钟信号以所述第二频率运行之后，基于所述第一数值和第二数值激活所述DLL。
在上述方法中，进一步包括基于所述第二频率确定所述第一数值。
在上述方法中，进一步包括当所述时钟信号以所述第一频率运行时，输出第一控制代码和第二控制代码。
在上述方法中，进一步包括当所述时钟信号以所述第二频率运行时，输出所述第一控制代码和所述第二控制代码。
在上述方法中，激活所述DLL包括输出计算信号。
在上述方法中，当所述DLL未锁定至所述第二频率时，激活所述DLL包括基于所述第一数值和所述第二数值激活所述DLL。
在上述方法中，进一步包括基于所述第一频率的第一分频值和所述第一频率的第二分频值或基于所述第二频率的第一分频值和所述第二频率的第二分频值计算第一控制代码和第二控制代码。
根据本发明的又一些实施例，还提供了一种延迟锁定回路(DLL)，被配置为基于具有第一频率或第二频率的时钟信号进行操作，包括：逻辑器件，被配置为产生频率控制值，以基于第一频率或第二频率产生延迟代码，及暂停一持续时间的操作，以响应指示将所述时钟信号从第一频率改变为所述第二频率的信号；数控振荡器(DCO)，被配置为基于所述频率控制值产生参考信号；第一分频器，被配置为：接收第一数值和第二数值；以及当所述时钟信号具有所述第一频率时，基于所述第一数值分频所述参考信号，以及当所述时钟信号具有所述第二频率时，基于所述第二数值分频所述参考信号；第二分频器，被配置为：接收第三数值和第四数值；和当所述时钟信号具有所述第一频率时，基于所述第三数值分频所述时钟信号，及当所述时钟信号具有所述第二频率时，基于所述第四数值分频所述时钟信号；以及频率检测器，被配置为比较所述分频参考信号和所述分频时钟信号。
在上述延迟锁定回路中，当所述时钟信号从所述第一频率变为所述第二频率时，所述逻辑器件被配置为暂停操作。
在上述延迟锁定回路中，当所述DLL未被锁定至所述第二频率时，所述逻辑器件被配置为产生所述延迟代码。
在上述延迟锁定回路中，所述第一数值和所述第二数值基于所述第一频率和所述第二频率线性相关。
在上述延迟锁定回路中，所述逻辑器件被配置为基于所述第一频率产生所述延迟代码，所述延迟代码与基于所述第二频率产生所述延迟代码相同。
上述内容概述了多个实施例的特征，从而使得本领域技术人员可更好地理解本公开的各方面。本领域的技术人员应理解，其可以轻松地将本公开作为基础，用于设计或修改其他工艺或结构，从而达成与本文所介绍实施例的相同目的和/或实现相同的优点。
本领域技术人员还应认识到，这种等效结构并不背离本公开的精神和范围，并且其可以进行各种更改、替换和变更而不背离本公开的精神和范围。

Claims (1)

1.一种延迟电路，包括：
延迟线，被配置为通过在输入信号上施加延迟值来输出输出信号；
运算单元，被配置为基于延迟代码计算针对所述延迟值的控制代码；
延迟锁定回路(DLL)，被配置为基于时钟信号产生所述延迟代码；以及
控制器，被配置为当所述时钟信号以第一频率运行时，暂停所述延迟锁定回路的操作，当所述延迟锁定回路暂停时，基于第二频率设置所述延迟锁定回路运行，及当所述时钟信号以第二频率运行时，恢复所述延迟锁定回路的操作。
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