KR100359047B1 - 두 위상의 디지털 위상 동기 루프 회로 - Google Patents

두 위상의 디지털 위상 동기 루프 회로 Download PDF

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Abstract

IC 처리에 의해 용이하게 제작되는 고속 디지털 PLL 회로를 제공한다. 데이터 신호의 위상은 그 주파수가 데이터 신호의 절반인 제1 클럭으로 고정된다. 또한, 제1 클럭과 비교해 위상이 π/2 만큼 쉬프트되는 제2 클럭은 제1 클럭과 비교해 데이터 신호의 위상 지연 또는 위상 전진을 결정하는데 사용된다. VCO는 제1 클럭 및 제2 클럭을 출력한다. 데이터 신호, 제1 및 제2 클럭을 입력하는 입력 비교기는 제1 클럭의 상승시 샘플링되는 제1 데이터, 제1 클럭의 하강시 샘플링되는 제2 데이터, 위상 지연을 나타내는 제1 표시 신호, 및 위상 전진을 나타내는 제2 표시 신호를 출력한다. 제1 및 제2 표시 신호를 입력하는 필터는 VCO에 대한 제어 전압을 출력한다.

Description

두 위상의 디지털 위상 동기 루프 회로{TWO PHASE DIGITAL PHASE LOCKED LOOP CIRCUIT}
본 발명은 집적 회로(IC)의 형태로 쉽게 제작되는 고속 디지탈 위상 동기 루프 (phase locked loop, PLL)에 관한 것이다.
최근에는 PLL 회로를 사용하는 클럭 회복 회로가 데이터 전송을 위한 소형 장치를 제공하는데 중요하기 때문에, 다양한 PLL 회로가 개발되었다.
예를 들면, 위상 비교기가 지연 플립플롭 (delay flip-flop, DFF)을 포함하는 PLL 회로는 "실리콘 쌍극 기술에서 모놀리식 2,3-Gb/s 100mV 클럭 및 데이터 회복 회로 (A Monolithic 2,3-Gb/s 100mV Clock and Data Recovery Circuit in Silicon Bipolar Technology)" IEEE Journal of Solid-State Circuit, VOL.28, NO.12, pp.1310-1313, 1993년 12월에서 설명된다.
도 7에는 종래의 PLL 회로가 도시된다. 도 7에 도시된 바와 같은 PLL 회로는 위상 비교기(50), 필터(51), 전압 제어 발진기 (voltage controlled oscillator, VCO)(52), 및 결정 수단(53)을 포함한다. 또한, 위상 비교기(50)는제1 DFF(54) 및 제2 DFF(55)를 포함한다.
VCO(52)로부터의 클럭 신호는 제1 DFF(54) 및 제2 DFF(55)로 입력된 데이터 신호에 의해 샘플링된다. 구체적으로, 제1 DFF(54)는 데이터 신호의 상승시 클럭 신호를 샘플링하고, 제2 DFF(55)는 데이터 신호의 하강시 클럭 신호를 샘플링한다. 그러므로, 클럭 신호는 2개의 DFF에 의해 차례로 샘플링된다.
예를 들면, 데이터 신호가 "0"에서 "1"로 이어질 때, VCO(52)로부터의 클럭 신호의 위상은 지연된다. 이 경우에는 클럭 신호의 위상이 앞선다. 다른 말로 하면, 클럭 신호의 주파수가 상승된다. 한편, 데이터 신호가 "1"에서 "0"으로 이어질 때, VCO(52)로부터의 클럭 신호의 위상은 앞선다. 이 경우에는 클럭 신호의 위상이 지연된다. 다른 말로 하면, 클럭 신호의 주파수가 낮아진다. 그래서, 데이터 신호는 그 데이터 신호의 전이점(transition point)이 클럭 시간의 하강점과 S의 일치하기 때문에 클럭 신호와 동기화된다.
이와 같이 구해진 클럭 신호를 사용하여, 데이터 신호는 결정 수단(53)으로부터 출력된다. 결정 수단(53)에 Si 쌍극 트랜지스터 (Silicon bipolar transistor)에 의한 디지털 회로를 사용하면, 아날로그 위상 비교기 보다 더 높은 속도가 얻어질 수 있다.
그러나, Si 쌍극 트랜지스터는 많은 전력을 소모한다. 비록 CMOS는 일반적으로 그 속도가 낮지만, 전력 소모가 적다.
그러므로, 본 발명의 목적은 COMS에 의한 고속 PLL 회로를 0으로의 비복귀 (non-return to zero, NRZ) 신호로 제공하는 것이다.
도 1은 본 발명의 제1 실시예에 대한 PLL 회로의 블록도.
도 2는 도 1에 도시된 바와 같은 PLL 회로 중 위상 비교기의 블록도.
도 3a는 입력되는 데이터 신호와 비교하여, 클럭이 지연될 때, 도 2에 도시된 바와 같은 위상 비교기에서의 타이밍도.
도 3b는 입력되는 데이터 신호와 비교하여, 클럭이 앞설 때, 도 2에 도시된 바와 같은 위상 비교기에서의 타이밍도.
도 4는 제2 실시예에서 위상의 비교기의 블록도.
도 5a는 입력되는 데이터 신호와 비교하여, 클럭이 지연될 때, 도 4에 도시된 바와 같은 위상 비교기에서의 타이밍도.
도 5b는 입력되는 데이터 신호와 비교하여, 클럭이 앞설 때, 도 4에 도시된 바와 같은 위상 비교기에서의 타이밍도.
도 6은 제3 실시예에서 결정 수단의 회로도.
도 7은 종래 PLL 회로의 블록도.
<도면의 주요 부분에 대한 부호의 설명>
1, 50 : 위상 비교기
2, 51 : 필터
3, 52 : 전압 제어 발진기(VCO)
10 : 샘플링 회로
11 : 업다운 신호 출력 회로
53 : 결정 수단
본 발명의 PLL (phase locked loop) 회로에서, 데이터 신호의 위상은 그 주파수가 데이터 신호의 절반인 제1 클럭에 로킹된다. 또한, 제1 클럭과 비교해 위상이 π/2 만큼 쉬프트 (shift)된 제2 클럭은 제1 클럭과 비교해 데이터 신호의 위상 지연 및 전진을 결정하는데 사용된다.
본 발명의 PLL 회로는 제1 클럭 및 제2 클럭을 출력하는 전압 제어 발진기, 데이터 신호, 제1 클럭, 및 제2 클럭을 입력하고, 제1 클럭의 하강시 샘플링된 제1 데이터, 제1 클럭의 상승시 샘플링된 제2 데이터, 위상 지연을 나타내는 제1 표시 신호, 및 위상 전진을 나타내는 제2 표시 신호를 출력하는 위상 비교기, 및 제1 표시 신호 및 제2 표시 신호를 입력하고, 전압 제어 발진기로부터 출력된 제1 클럭의 위상을 제어하는 제어 전압을 출력하는 필터를 포함한다.
위상 비교기는 데이터 샘플링 회로 및 위상 결정 회로를 포함한다.
위상 샘플링 회로는 제1 데이터를 출력하는 제1 결정 수단, 제2 데이터를 출력하는 제2 결정 수단, 제1 지연 플립플롭 (delay flip-flop, DFF), 및 제2 DFF를 포함하고, 여기서, 데이터 신호 및 상기 제1 클럭 신호의 반전 신호는 제1 결정 수단에 입력되고, 데이터 신호 및 제1 클럭은 제2 결정 수단에 입력되고, 데이터 신호 및 제2 클럭은 제1 DFF에 입력되고, 또한 데이터 신호 및 제2 클럭의 반전 신호는 제2 DFF로 입력된다.
위상 결정 수단은 제1 AND 회로, 제2 AND 회로, 제3 AND 회로, 제4 AND 회로, 제1 표시 신호를 출력하는 제1 OR 회로, 및 제2 표시 신호를 출력하는 제2 OR 회로를 포함하고, 여기서, 제1 결정 수단으로부터의 반전된 논리 출력, 제2 결정 수단으로부터의 양 논리 출력, 및 보조 제1 DFF로부터의 양 논리 출력은 제1 AND 회로에 입력되고, 제1 결정 수단으로부터의 반전된 논리 출력, 제2 결정 수단으로부터의 양 논리 출력, 및 제1 DFF로부터의 반전된 논리 출력은 제2 AND 회로에 입력되며, 제1 결정 수단으로부터의 양 논리 출력, 제2 결정 수단으로부터의 반전된 논리 출력, 및 제2 DFF로부터의 양 논리 출력은 제3 AND 회로에 입력되고, 제1 결정 수단으로부터의 양 논리 출력, 제2 결정 수단으로부터의 반전된 논리 출력, 및 제2 DFF로부터의 반전된 논리 출력은 제4 AND 회로에 입력되며, 제1 AND 회로로부터의 출력과 제3 AND 회로로부터의 출력은 제1 OR 회로에 입력되고, 또한 제2 AND 회로로부터의 출력과 제4 AND 회로로부터의 출력은 제1 OR 회로에 입력된다.
또한, 위상 결정 회로는 제1 표시 신호를 샘플링하는 제3 DFF 및 제2 표시 신호를 샘플링하는 제4 DFF를 포함할 수 있고, 여기서 제1 OR 회로로부터의 출력과 제2 클럭은 제3 DFF에 입력되고, 제2 OR 회로로부터의 출력과 제2 클럭은 제4 DFF로 입력된다.
또한, 제1 및 제2 결정 수단은 지연 플립플롭이 될 수 있다.
또한, 제1 및 제2 결정 수단은 각각 데이터 신호를 입력하는 제1 래치 (latch) 회로, 제1 래치 회로로부터의 출력을 입력하는 제2 래치 회로, 및 제2 래치회로로부터의 출력을 입력하는 제3 래치 회로를 포함할 수 있다.
상기에 기술된 제1 결정 수단에서, 제1 클럭은 제1 및 제3 래치 회로의 클럭단자에 입력되고, 제1 클럭의 반전 신호는 제2 래치의 클럭 단자에 입력되며, 제2 래치 회로로부터의 출력은 양 논리 출력이고, 또한 제3 래치 회로로부터의 출력은 반전된 논리 출력이다.
한편, 상기에 기술된 제2 결정 수단에서, 반전된 제1 클럭은 제1 및 제3 래치 회로의 클럭 단자에 입력되고, 반전된 제1 클럭의 반전 신호는 제2 래치의 클럭 단자에 입력되며, 제2 래치 회로로부터의 출력은 양 논리 출력이고, 또한 제3 래치 회로로부터의 출력은 반전된 논리 출력이다.
제1 결정 수단에서 제3 래치 회로로부터의 양 논리 출력은 데이터 샘플링 회로로부터 출력되고, 제2 결정 수단에서 제3 래치 회로로부터의 양 논리 출력은 데이터 샘플링 회로로부터 제2 데이터로 출력된다.
본 발명의 PLL 회로에서, 그 주파수가 데이터 신호의 비트 비율의 절반인 제1 클럭 신호 CLK0은 데이터 신호와 동기화된다. 또한, 데이터 신호는 클럭의 상승 및 하강시 샘플링된다. 데이터 분리를 위한 제1 클럭 CLK0은 CLK0의 위상이 지연 또는 전진되는가 여부를 결정하기에 충분하지 못하다. 그러므로, CLK0과 비교해 위상이 π/2 만큼 쉬프트된 제2 클럭 CLK90이 사용된다.
입력된 데이터 신호는 4개의 지점, 즉 CLK와 CLK90의 양 엣지에서 샘플링되고, 위상은 3개의 엣지, 즉 CLK0의 두 엣지 및 CLK0의 두 엣지 사이에 있는 CLK90의 한 엣지를 사용하여 비교된다. 여기서, 샘플링점은 과거에서 현재로 시간 순서대로 주어진 ta, tb, tc인 것으로 가정하고, sa, sb, sc는 시간 ta, tb, tc에서 샘플링된 데이터 신호이다. 그러므로, sa및 sc는 CLK0에 의해 샘플링되고, sb는 CLK90에 의해 샘플링된다.
CLK0의 위상은 sa가 sb와 같고 sc와 다를 때 전진되는 것으로 결정된다. 이 경우에는 DOWN 신호가 발생된다. 한편, CLK0의 위상은 sb가 sc와 같을 때 지연되는 것으로 결정된다.
전압은 UP 또는 DOWN 신호를 근거로 필터에 의해 발생되고, 그 주파수가 데이터 신호의 비트 비율의 절반인 CLK90 및 CLK0을 발생하도록 VCO에 피드백 (feedback)된다. 그러므로, 본 발명의 PLL 회로는 높은 비트 비율의 데이터를 다룰 수 있다. 본 발명의 PLL은 데이터 샘플링 회로내의 결정 수단이 또한 입력된 데이터 신호를 분리시키는데 사용될 수 있으므로, 크기가 작아질 수 있다.
구체적으로, 본 발명의 CMOS PLL 회로는 2.4 Gb/s 까지의 입력 신호에 대해 고속으로 동작된다.
특히, 제 2 실시예에 따라, 위상 비교기의 이득이 제1 실시예의 위상 비교기 보다 더 높기 때문에, PLL 회로의 수렴 시간은 단축되었다.
또한, 특히, 제3 실시예에 따라, 동작 속도는 제2 실시예의 1.5배가 되었다.
제1 실시예는 도 1에 도시된다.
위상 비교기(1)로의 입력은 NRZ (non-return to zero) 신호, 주파수가 NRZ 데이터 신호의 절반인 클럭 신호 CLK0, 및 위상이 CLK0과 비교해 π/2 만큼 쉬프트된 CLK90이다. 여기서, CLK0 및 CLK90은 VCO(3)로부터 출력된다.
위상 비교기(1)는 NRZ 데이터 신호와 비교해 클럭이 지연될 때 UP 신호를 출력하고, NRZ 데이터 신호와 비교해 클럭이 앞설 때 DOWN 신호를 출력한다.
필터(2)는 VCO(3)의 주파수를 낮추도록 제어 전압을 출력하면서, UP 신호를 근거로 VCO(3)의 주파수를 상승시키도록 제어 전압을 출력한다.
VCO(3) 출력은 필터(2)로부터의 출력을 근거로 CLK0 및 CLK90을 출력한다.
도 2에 도시된 바와 같은 위상 비교기(1)는 샘플링 회로(10) 및 업다운 (up down) 신호 출력 회로(11)를 포함한다. 여기서, 샘플링 회로(10)는 제1 결정 수단(12), 제2 결정 수단(13), 제1 DFF(14), 및 제2 DFF(15)를 포함한다.
또한, 제1 실시예에서, 제1 및 제2 결정 수단 (12, 13)은 DFF (14, 15)와 같은 DFF이다. NRZ 데이터 신호는 이들 4개의 DFF (12, 13, 14, 15)의 데이터 입력 단자에 입력된다. CLK0은 DFF (결정 수단)(12, 13)의 클럭 입력 단자에 입력된다. 결정 수단(12)은 클럭의 하강시 데이터 신호를 샘플링하고, 결정 수단(13)은 클럭의 상승시 데이터 신호를 샘플링한다. 또한, CLK90은 DFF (제1 및 제2 DFF)(14, 15)의 클럭 입력 단자에 입력된다. 제1 DFF(14)는 클럭의 상승시 데이터 신호를 샘플링하고, 제2 DFF(15)는 클럭의 하강시 데이터 신호를 샘플링한다. 제1 결정 수단(12)으로부터의 출력은 데이터 1이고, 제2 결정 수단(13)으로부터의 출력은 데이터 2이다.
업다운 신호 출력 회로(11)는 제1 내지 제4 AND 회로 (16 내지 19)와 제1 및 제2 OR 회로 (20, 21)를 포함한다. 제1 결정 회로의 Q 단자 출력은 제3 및 제4 AND 회로 (18, 19)에 입력되고, 제1 결정 수단(12)의 QB (Q 반전) 단자 출력은 제1및 제2 AND 회로 (16, 17)에 입력된다. 제2 결정 수단(13)의 QB (Q 반전) 단자 출력은 제3 및 제4 AND 회로 (18, 19)에 입력된다.
또한, 제1 DFF(14)의 Q 단자 출력은 제1 AND 회로(16)에 입력되고, 제1 DFF(14)의 QB (Q 반전) 단자 출력은 제2 AND 회로(17)에 입력된다. 또한, 제2 DFF(15)의 Q 단자 출력은 제3 AND 회로(18)에 입력되고, 제2 DFF(15)의 QB (Q 반전) 단자 출력은 제4 AND 회로(19)에 입력된다.
제1 및 제3 AND 회로로부터의 출력은 제1 OR 회로(20)에 입력되고, 제2 및 제4 AND 회로로부터의 출력은 제2 OR 회로(21)에 입력된다. 제1 OR 회로(20)의 출력 단자는 UP 신호를 위한 단자이고, 제2 OR 회로(21)의 출력 단자는 DOWN 신호를 위한 단자이다.
도 3a 및 도 3b에는 위상 비교기(1)의 동작을 설명하기 위한 타이밍도가 도시된다. 클럭 신호는 도 3a의 데이터 신호와 비교해 지연되고, 클럭 신호는 도 3b의 데이터 신호와 비교해 앞선다. 제1 결정 수단(12)으로부터 출력된 데이터 신호는 CLK0의 하강시 샘플링되고, 제2 결정 수단(13)으로부터 출력된 데이터 신호는 CLK0의 상승시 샘플링된다. 제1 결정 수단(12)으로부터 출력된 데이터 신호는 CLK0의 하강시 샘플링되고, 제2 결정 수단(13)으로부터 출력된 데이터 신호는 CLK0의 상승시 샘플링된다. 제1 DFF(14)로부터 출력된 데이터 신호는 CLK90의 상승시 샘플링되고, 제2 DFF(15)로부터 출력된 데이터 신호는 CLK90의 하강시 샘플링된다.
제1 결정 수단(12)으로부터의 출력은 데이터 신호가 처음으로 "0"에서 "1"로 변한 이후에, 도 3a에 도시된 바와 같이, 시간 t1에 "1"로 변한다. 그러므로, 제1 결정 수단(12)으로부터의 출력 Q는 "1"이고 제2 결정 수단(13)으로부터의 출력 QB (Q 반전)은 "1"이 되고, 또한 제2 DFF(15)로부터의 출력 Q은 "1"이 되기 때문에, 제3 AND 회로(18)로부터의 출력은 "1"이 된다. 그러므로, UP 신호, 다른 말로 하면, 제1 OR 회로(20)의 출력이 "1"이 된다.
데이터 신호가 다시 "0"에서 "1"로 변한 이후 시간 t2에서, 제2 결정 수단(13)으로부터의 출력 및 제1 AND 회로(16)로부터의 출력은 "1"이 된다. 그러므로, UP 신호, 또는 제1 OR 회로(20)의 출력은 제1 AND 회로(16)로부터의 출력 "1"을 근거로 "1"이 된다. 제1 결정 수단(12)에서 데이터 신호를 유지시키는 주기는 제2 결정 수단(13)에서 데이터 신호를 유지시키는 주기와 비교해 클럭의 절반 주기 만큼 쉬프트되기 때문에, DOWN 신호 또는 제2 OR 회로(21)로부터의 출력은 시간 t1과 t2사이의 짧은 주기 동안 "1"이 된다. DOWN 신호에서의 이 짧은 펄스는 위상 비교기(1)의 이득이 약간 낮아지더라도, 본 발명의 PLL 회로의 동기화 기능에 영향을 주지 않는다.
데이터 신호와 비교하여 클럭 신호가 앞서는 도 3b에 도시된 바와 같은 경우에서, DOWN 신호는 시간 t3및 t4에서 "1"이 된다. 구체적으로, 시간 t3및 t4에서는 제1 결정 수단(12) 또는 제2 결정 수단(13)으로부터의 출력이 변한다. 이때, 제2 AND 회로(17) 또는 제4 AND 회로(19)로부터의 출력은 제1 DFF(14) 및 제2 DFF(15)로부터의 출력을 근거로 "1"이 된다. 따라서, 제2 OR 회로(21)로의 입력중 하나가 "1"이기 때문에, DOWN 신호 또는 제2 OR 회로(21)로부터의 출력은 "1"이 된다. 데이터 신호와 클럭 신호의 위상을 비교하기 위한 위상 비교기로부터의 UP 신호 및 DOWN 신호는 데이터 신호를 클럭 신호와 동기화시키도록 필터(2)를 통해 VCO(3)로 피드백된다.
간략하게, 데이터 신호와 비교되어 VCO(3)로부터의 클럭 신호가 지연될 때, 위상 비교기(1)로부터의 DOWN 신호 "1"는 필터(2)를 통해 VCO(3)에 공급되고, 그에 의해 클럭의 위상을 전진시킨다. 전진된 클럭은 위상 비교기(1)에 피드백된다. 그러므로, 클럭의 위상은 피드백으로 인해 점차적으로 전진되어, 최종적으로는 데이터 신호와 위상과 일치한다. 반대로, 데이터 신호와 비교하여 VCO(3)로부터의 클럭 신호가 앞설 때, 위상 비교기(1)로부터의 DOWN 신호 "1"는 필터(2)를 통해 VCO(3)에 공급되고, 그에 의해 클럭의 위상을 지연시킨다. 지연된 클럭은 위상 비교기(1)를 통해 피드백된다. 그러므로, 클럭의 위상은 피드백으로 인해 점차적으로 지연되어, 최종적으로는 데이터 신호의 위상과 일치한다. 위상 비교기(1)가 디지털 회로이기 때문에, 비록 수렴 시간이 필터(2)의 시간 상수에 의존하더라도, 음의 피드백 (negative feed-back) PLL 회로의 수렴 시간은 일반적으로 매우 작다. 그러므로, VCO(3)로부터 동기화된 출력은 결정 수단 (1, 2)에 입력되고, 각각 제1 및 제2 결정 수단으로부터 순간적으로 데이터 1 및 데이터 2로 출력된다.
앞서 설명된 바와 같이, VCO(3)에 의해 발생되는 클럭 주파수는 NRZ 데이터 신호의 절반이다. 예를 들면, 데이터 신호의 주파수가 1 Gbits/s일 때, VCO(3)에 의해 발생되는 주파수는 500 MHz이다.
도 4에는 제2 실시예가 도시된다.
도 4에 도시된 바와 같이, 제2 모드의 실시예에서는 제1 모드의 실시예에 제3 DFF(30) 및 제4 DFF(31)가 부가된다.
위상 비교기(1)는 도 2에 도시된 것과 유사하게, 샘플링 회로(10) 및 업다운 신호 출력 회로(11)를 포함한다. 또한, 샘플링 회로(10)는 각각 제1 및 제2 결정 수단 (12, 13)과 제1 및 제2 DFF (14, 15)를 포함한다. 업다운 신호 출력 회로(11)는 각각 제1 내지 제4 AND 회로 (16 내지 19)와 제1 및 제2 OR 회로 (20, 21)를 포함한다. 샘플링 회로(10) 및 업다운 신호 회로(11)의 동작은 도 2에 도시된 바와 같은 샘플링 회로(10) 및 업다운 신호 회로(11)와 동일하다.
제3 DFF(30)의 데이터 입력 단자(D)는 제1 OR 회로(20)의 출력 단자와 연결된다. 제4 DFF(31)의 데이터 입력 단자(D)는 제2 OR 회로(21)의 출력 단자와 연결된다. CLK90은 각각 제3 및 제4 DFF (30, 31)의 클럭 입력 단자(D)에 입력된다. UP 신호는 제3 DFF(30)의 출력 단자(Q)로부터 출력되고, DOWN 신호는 제4 DFF(31)의 출력 단자(Q)로부터 출력된다. 그러므로, UP 신호 및 DOWN 신호는 제3 DFF(30) 및 제4 DFF(31)에 의해 샘플링된다. 따라서, 도 3a에 도시된 바와 같이, UP 펄스에 이어지는 DOWN 신호에서의 짧은 펄스가 불필요해진다. 그러므로, 위상 비교기(1)의 이득이 낮아지지 않기 때문에, 수렴 시간이 단축된다.
위상 비교기 회로(1)의 타이밍도는 도 5에 도시된다. 제2 OR 회로(21)로부터의 출력에 대한 데이터 신호는 도 2에 도시된 바와 동일하다.
클럭 신호가 도 5a에 도시된 바와 같이 지연될 때, UP 신호 펄스는 출력되고, DOWN 펄스는 출력되지 않는다. 한편, 클럭 신호가 도 5b에 도시된 바와 같이 앞설 때, DOWN 신호 펄스는 출력되고, UP 신호는 출력되지 않는다.
도 6에는 제3 실시예가 도시된다.
도 6에는 제3 실시예의 위상 비교기(1)에서 샘플링 회로(10)내의 제1 또는 제2 결정 수단 (12 또는 13)이 각각 도시된다. 제1 또는 제2 결정 수단 (12 또는 13)은 각각 제1 내지 제3 래치 (latch) (40 내지 42)를 포함한다.
제1 내지 제3 래치 회로 (40 내지 42)는 각각 클럭 CC의 상승시 데이터 DD를 래치시키고, 클럭 CC의 상승하여 하강하는 동안 DD를 유지시키고, 또한 단자 O로부터 반전된 DD를 출력한다. 제1 또는 제2 결정 수단(12 또는 13)은 각각 제2 래치(41)의 출력 단자 O로부터 양 논리 출력 Q를 출력하고, 또한 제3 래치(42)의 출력 단자 O로부터 반전된 논리 출력 QB을 출력한다.
결정 수단(12)은 클럭의 하강시 데이터 신호를 래치시키고, 결정 수단(13)은 클럭의 상승시 데이터 신호를 래치시킨다. 그러므로, 제1 결정 수단(12)으로부터의 출력 Q 및 제2 결정 수단(13)으로부터의 출력 QB가 동시에 출력되고, 제1 결정 수단(12)으로부터의 출력 QB 및 제2 결정 수단(13)으로부터의 출력 Q가 동시에 출력된다.
제1 AND 회로(16)는 CLK90 하에서 제1 결정 수단(12)으로부터의 출력 QB, 제2 결정 수단(13)으로부터의 출력 Q, 및 제1 DFF(14)로부터의 출력 Q을 근거로 논리적 계산을 실행하고, 제2 AND 회로(17)는 CLK90 하에서 제1 결정 수단(12)으로부터의 출력 QB, 제2 결정 수단(13)으로부터의 출력 Q, 및 제1 DFF(14)로부터의 출력QB를 근거로 논리적 계산을 실행한다. 그러므로, 제1 및 제2 AND 회로 (16, 17)의 처리 시간이 각각 길이지기 때문에, 도 4에 도시된 바와 같은 제3 및 제4 DFF (30, 31)의 클럭 타이밍이 각각 용이하게 설계된다.
IC 처리에 의해 용이하게 제작되는 고속 디지털 PLL 회로를 제공하게 된다.

Claims (6)

  1. 데이터 신호의 위상은 그 주파수가 상기 데이터 신호의 주파수의 절반인 제1 클럭에 로킹되고;
    상기 제1 클럭과 비교하여 위상이 π/2 만큼 쉬프트 (shift)된 제2 클럭은 상기 제1 클럭과 비교해 상기 데이터 신호의 위상 지연 (phase delay) 및 위상 전진 (phase advance)을 결정하는데 사용되는
    위상 동기 루프 (phase locked loop, PLL) 회로에 있어서,
    상기 제1 클럭 및 상기 제2 클럭을 출력하는 전압 제어 발진기;
    상기 데이터 신호, 상기 제1 클럭, 및 상기 제2 클럭을 입력하고, 상기 제1 클럭의 하강시 샘플링되는 제1 데이터, 상기 제1 클럭의 상승시 샘플링되는 제2 데이터, 상기 위상 지연을 나타내는 제1 표시 신호, 및 상기 위상 전진을 나타내는 제2 표시 신호를 출력하는 위상 비교기; 및
    상기 제1 표시 신호 및 상기 제2 표시 신호를 입력하고, 상기 전압 제어 발진기로부터 출력된 상기 제1 클럭의 위상을 제어하는 제어 전압을 출력하는 필터
    를 포함하는 것을 특징으로 하는 PLL 회로.
  2. 제1항에 있어서,
    상기 위상 비교기는 데이터 샘플링 회로 및 위상 결정 회로를 포함하고,
    상기 데이터 샘플링 회로는 상기 제1 데이터를 출력하는 제1 결정 수단, 상기 제2 데이터를 출력하는 제2 결정 수단, 제1 지연 플립플롭 (delay flip-flop, DFF), 및 제2 DFF를 포함하고,
    상기 데이터 신호 및 상기 제1 클럭 신호의 반전 신호는 상기 제1 결정 수단에 입력되고,
    상기 데이터 신호 및 상기 제1 클럭은 상기 제2 결정 수단에 입력되고,
    상기 데이터 신호 및 상기 제2 클럭은 상기 제1 DFF에 입력되고, 또한
    상기 데이터 신호 및 상기 제2 클럭의 반전 신호는 상기 제2 DFF로 입력되고;
    상기 위상 결정 수단은 제1 AND 회로, 제2 AND 회로, 제3 AND 회로, 제4 AND 회로, 상기 제1 표시 신호를 출력하는 제1 OR 회로, 및 상기 제2 표시 신호를 출력하는 제2 OR 회로를 포함하고,
    상기 제1 결정 수단으로부터의 반전된 논리 출력, 상기 제2 결정 수단으로부터의 양 논리 출력, 및 상기 제1 DFF로부터의 양 논리 출력은 상기 제1 AND 회로에 입력되고,
    상기 제1 결정 수단으로부터의 반전된 논리 출력, 상기 제2 결정 수단으로부터의 양 논리 출력, 및 상기 제1 DFF로부터의 반전된 논리 출력은 상기 제2 AND 회로에 입력되고,
    상기 제1 결정 수단으로부터의 양 논리 출력, 상기 제2 결정 수단으로부터의 반전된 논리 출력, 및 상기 제2 DFF로부터의 양 논리 출력은 상기 제3 AND 회로에 입력되고,
    상기 제1 결정 수단으로부터의 양 논리 출력, 상기 제2 결정 수단으로부터의 반전된 논리 출력, 및 상기 제2 DFF로부터의 반전된 논리 출력은 상기 제4 AND 회로에 입력되고,
    상기 제1 AND 회로로부터의 출력과 상기 제3 AND 회로로부터의 출력은 상기 제1 OR 회로에 입력되고, 또한
    상기 제2 AND 회로로부터의 출력과 상기 제4 AND 회로로부터의 출력은 상기 제1 OR 회로에 입력되는
    것을 특징으로 하는 PLL 회로.
  3. 제2항에 있어서,
    상기 위상 결정 회로는 상기 제1 표시 신호를 샘플링하는 제3 DFF 및 상기 제2 표시 신호를 샘플링하는 제4 DFF를 더 포함하고,
    상기 제1 OR 회로로부터의 출력과 상기 제2 클럭은 상기 제3 DFF에 입력되고;
    상기 제2 OR 회로로부터의 출력과 상기 제2 클럭은 상기 제4 DFF에 입력되는
    것을 특징으로 하는 PLL 회로.
  4. 제2항에 있어서,
    상기 제1 및 제2 결정 수단은 DFF (delay flip-flop)인 것을 특징으로 하는 PLL 회로.
  5. 제2항에 있어서,
    상기 데이터 샘플링 회로내의 상기 제1 결정 수단은 상기 데이터 신호를 입력하는 제1 래치 (latch) 회로, 상기 제1 래치 회로로부터의 출력을 입력하는 제2 래치 회로, 및 상기 제2 래치회로로부터의 출력을 입력하는 제3 래치 회로를 포함하고,
    상기 제1 클럭은 상기 제1 및 제3 래치 회로의 클럭 단자에 입력되고;
    상기 제1 클럭의 반전 신호는 상기 제2 래치의 클럭 단자에 입력되고; 또한
    상기 제2 래치 회로로부터의 출력은 상기 양 논리 출력이고, 상기 제3 래치 회로로부터의 출력은 상기 반전된 논리 출력인
    것을 특징으로 하는 PLL 회로.
  6. 제2항에 있어서,
    상기 데이터 샘플링 회로내의 상기 제2 결정 수단은 상기 데이터 신호를 입력하는 제1 래치 회로, 상기 제1 래치 회로로부터의 출력을 입력하는 제2 래치 회로, 및 상기 제2 래치회로로부터의 출력을 입력하는 제3 래치 회로를 포함하고,
    상기 제1 클럭의 반전된 신호는 상기 제1 및 제3 래치 회로의 클럭 단자에 입력되고;
    상기 제1 클럭의 상기 반전 신호의 반전된 신호는 상기 제2 래치 회로의 클럭 단자에 입력되고; 또한
    상기 제2 래치 회로로부터의 출력은 상기 양 논리 출력이고, 상기 제3 래치 회로로부터의 출력은 상기 반전된 논리 출력인
    것을 특징으로 하는 PLL 회로.
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