TW479411B - Two phase digital phase locked loop circuit - Google Patents

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TW479411B
TW479411B TW089108757A TW89108757A TW479411B TW 479411 B TW479411 B TW 479411B TW 089108757 A TW089108757 A TW 089108757A TW 89108757 A TW89108757 A TW 89108757A TW 479411 B TW479411 B TW 479411B
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Masaaki Hayata
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Nippon Electric Co
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479411 A7 B7 五、發明說明（1) 發明背畺 1 /發明抟衞頜诚 (請先閱讀背面之注意事項再填寫本頁) 本發明係關於高速數位鎖相迴路（p l η式電路，其是 容易的製造成為積體電路（ic)之形式。 2 .先前抟術說明 近來已發展出各種不同的PLL電路，皆因使用PLL電 路之時脈恢復電路是重要的Μ提供用於資料傳輸之一小 型裝置。 例如，一個PLL電路中之相位比較器所包含之延遲正 反器（D F F )是揭露於I Ε Ε Ε固態電路學報之1 9 9 3年1 2月2 8 卷12期1310-1313頁之”矽雙極技術之單石2,3 Gb/s, lOOmV 之時脈及資料恢復電路”（” Α Μ ο η ο 1 i t h ί c 2，3 - G b / s 1 0 0 ra V Clock and Data Recovery Circuit in Silicon Bipolar Technology”） ° 一在第7圖中顯示習知PLL電路。第7圖中顯示之PLL 電路包含：相位比較器5 0 ,滹波器5 1 ,電壓控制（或壓 控）振盪器（V C 0 ) 5 2，及判定裝置5 3。另外，相位比較 器50又包含第一 DFF (延遲正反器）54及第二DFF 55。 經濟部智慧財產局員工消費合作社印製 來自VC0 52之時脈信號是由輸入至第一 DFF 54及第二 DFF 55之資料信號取樣。具體的是第一 DFF 54在資料 信號之升高處取樣時脈信號，而第二DFF 55則在資料信 號之降落處取樣時脈信號。所以時脈信號是由兩個DFF 輪流取樣。 例如，當資料信號是使” 1 ”隨在” 0 ”後時，自V C 0 5 2 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 479411 A7 _B7_ 五、發明說明（2) (請先閱讀背面之注咅？事項再填寫本頁) 之時脈信號之相位被延遲。在此情況中，時脈信號之相 位是超前。換言之時脈信號之頻率是提升。另一方面， 當資料信號是使” 〇 ”隨在” 1 ”後時，自V C 0 5 2之時脈信 號之相位被超前。在此情況中，時脈信號之相位是延遲 。換言之，時脈信號之頻率是降低了。因此，資料信號 是與時脈信號同步，因其資料信號之轉換點與時脈信號 之降落點相符合之故。 藉使用如此獲得之時脈信號，資料信號即被自判定裝 置5 3輸出。用於判定裝置5 3之S ί (矽）雙極電晶體所製之 數位電路能達到較類比相位比較器為高之速度。 但是此S i之雙極電晶體消耗很多電功率。C Μ 0 S (互補 金氧半導體）之功率消耗甚低，但一般CMOS之速率卻是 慢的。 發明簡沭 所以本發明之目的是提供用於不歸零（N R Z )信號，以 CMOS製成之高速PLL電路。 在本發明之P L L電路中，資料信號之相位是鎖住於一 第一時脈，其之頻率是資料信號之一半。另外，與第一 經濟部智慧財產局員工消費合作社印製 料 輸料時樣 資 於資一取 定 用入第時 判。 ，輸在高 於前器於：升 用超盪用出之 使位振，輸脈 是相制器於時 脈或控較用 一 時遲壓比及第 二延電位，在 第位一相脈 ， 之相：一時料 /2是含；一一資 α 較包脈第 一 位比路時及第 移相電二 ，之 有脈 L 第脈樣 位時PL及時取 相一之脈一時 較第明時第落 比與發一 ，降 脈號本第號之 時信 出信脈 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 479411 A7 B7 五、發明說明（） 之第二資料，指示相位延遲之第一指示信號，及指示相 位超前之第二指示信號；及一濾波器，用於輸人第一指 示信號及第二指示信號，及用於輸出控制信號電壓，其 控制自電壓控制振盪器輸出之第一時脈之相位。 相位比較器包含：一資料取樣電路及一相位判定電路。 資料取樣電路包含··一第一判定裝置，用於輸出第一 資料，一第二判定裝置，用於輸出第二資料，一第一延 遲正反器（DFF),及一第二DFF ,其中：資料信號及該 第一時脈之一反相信號皆是輸入至第一判定裝置中；資 料信號及第一時脈皆是輸入至第二判定裝置內；資料信 號及第二時脈皆是輸入至第一 D F F内；及資料信號及第 二時脈之反相信號皆是輸入至第二D F F中。 相位判定電路包含：一第一 A N D (及）電路，一第二 AND電路，一第三AND電路，一第四AND電路，一第一 OR (或）電路，用Μ輸出第一指示信號，及一第二OR電路 ,用於輸出第二指示信號，其中：來自第一判定裝置之 反相邏輯輸出，來自第二判定裝置之正邏輯輸出，及來 自第一 DFF之正邏輯輸出皆被輸入至第一 And電路中； 來自第一判定裝置之反相邏輯輸出，來自第一判定裝置 之反相邏輯輸出，來自第二判定裝置之正邏輯輸出，及 來自第一 DFF之反相邏輯輸出皆被輸入至第二AND電路 内；來自第一判定裝置之正邏輯輸出，來自第二判定裝 置之反相邏輯輸出，及來自第二DFF之正邏輯輸出皆被 輸人至第三AND電路中；來自第一判定裝置之正邏輯輸 -5 一 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------------訂---------線—AWI (請先閱讀背面之注意事項再填寫本頁) 479411 A7 B7_ 五、發明說明（4) (請先閱讀背面之注意事項再填寫本頁) 出，來自第二判定裝置之反相邏輯輸出，及來自第二 DFF之反相邏輯輸出皆被輸人至第四AND電路；來自第 一 AND電路之輸出及第三AND電路之輸出皆被輸入至第 一 OR電路；來自第二AND電路之輸出及來自第四AND電 路之輸出皆被輸入至第一 0 R電路。 另外，相位判定電路可包含·· 一第三D F F ,用於取樣 第一指示信號；及一第四DFF ,用於取樣第二指示信號 •，其中：來自第一 〇R電路之輸出及第二時脈被輸入至第 三DFF中，及來自第二OR電路之輸出及第二時脈被輸入 至第四DFF内。 另外，第一及第二判定裝置可K延遲正反器。 另外，第一及第二判定裝置可分別包含：一第一閂鎖 電路，用於輸人資料信號；一第二閂鎖電路，用於輸入 來自第一閂鎖電路之輸出；及一第三閂鎖電路，用於輸 入來自第二閂鎖電路之輸出。 經濟部智慧財產局員工消費合作社印製 在以上提到之第一判定裝置中，第一時脈是輸入至第 一及第三閂鎖電路之時脈端子；第一時脈之反相信號是 輸入至第二閂鎖電路之時脈端子；來自第二閂鎖電路之 輸出是正邏輯輸出，而來自第三閂鎖電路之輸出是反相 邏輯輸出。 另一方面，在K上提及之第二判定裝置中，反相第一 時脈是輸入至第一及第三閂鎖電路之時脈端子中；反相 第一時脈之反相信號是輸入至第二閂鎖電路之時脈端子 中；來自第二閂鎖電路之輸出是正邏輯輸出，及來自第 一6 一 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 479411 Α7 Β7 五、發明說明（） 三閂鎖電路之輸出是反相邏輯輸出。 來自第一判定裝置中之第三閂鎖電路之正邏輯輸出是 自資料取樣電路輸出，其時來自第二判定裝置中之第三 閂鎖電路之正邏輯輸出輸出是邏輯輸出輸出如來自資料 取樣電路之第二資料。 本發明之P L L電路中，第一時脈信號C L K 0 ,其頻率是 資料信號之位元率之一半，且是與資料信號同步。另外 ,資料信號是在時脈之降落及升高時被取樣。用於資料 分離之第一時脈CLKO是不足Μ判定CLKO之相位是否是延 遲或超前。所Μ第二時脈CLK90被採用，第二時脈與第 一時脈之相位比較是移位τι / 2的。 輸入資料信號是在四個點上被取樣；C L Κ 0及C L Κ 9 0之 兩個邊緣，及其相位被使用三個邊緣來比較；C L Κ 0之兩 個邊緣及CLK90之一個邊緣，此一個邊緣是在CKLO之兩 個邊緣之間者。在此，取樣點是臨時假設為自過去至現 在之時序之t a ， t b， t c而S a ， S b， S c則是在t a， t b，t c時間之資料信號取樣。所K , S a及S c是由 CLKO取樣，而sb是由CLK90取樣。 CLKO之相位在sa與sb相同並與sc不同時判定為超 前。在此狀況下產生DOWN (降頻）信號。另一方面， CLKO之相位在當Sb與sc相同時判定為延遲。
一電壓是由濾波器基於U P (升頻）或D 0 W N (降頻）信 號而產生並是回饋至VC0中用於產生CLKO及CLK90 ,其 之頻率是資料信號之位元率之一半。所Μ本發明之PLL 一 7- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------I-----訂---------線--- (請先閱讀背面之注意事項再填寫本頁) 479411 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（） 電路能處理高位元速之資料。本發明之PLL電路可Μ是 小尺寸，因為其資料取樣電路中之判定裝置亦能使用於 分離輸入之資料信號。 .具體言之，本發明之CMOS PLL電路操作在高達2.4Gb/s 之輸人信號之高速率。特別是根據其第二實施例，因其 相位比較器之增益是高於第一實施例中之相位比較器者 ，故PLL電路之收斂時間更是縮短了。 另外，特別是根據第三實施例，操作速率是為第二實 施例之1 . 5倍。 圖示Μ Μ說明 第1圖是本發明第一實施例之P L L電路之方塊圖。 第2圖是第1圖中顯示之P L L電路之相位比較器之方 塊圖c 第3A圖是第2圖中顯示之相位比較器之時序圖表，其 是在當與輸入資料信號相比較，其時脈是延遲時。 第3B圖是第2圖中顯示之相位比較器之時序圖表，其 是在當與輸入資料信號相比較，其時脈是超前時。 第4圖是第二實施例中相位比較器之方塊圖。 第5A圖是第4圖中顯示之相位比較器之時序圖表，其 是在當與輸入資料信號相比較，其時脈是延遲時。 第5B圖是第4圖中顯示之相位比較器之時序圖表，其 是在當與輸入資料信號相比較，其時脈是超前時。 第6圖是第三實施例中判定裝置之電路圖。 第7圖是習知PLL電路之方塊圖。 -8 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------裝------訂---------線— (請先閱讀背面之注意事項再填寫本頁) 479411 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（7) 黑住啻瓶例詳Μ說明 第一實施例是顯示於第1圖中。 送人相位比較器1中之輸入是NRZ (不歸零）資料信 號；時脈信號C L Κ 0,其之頻率是N R Ζ資料信號之頻率之一 半，及CLK90 ，其之相位與CLK0相比較是移位ττ/2。在 此，CLK0及CLK90皆自VC03輸出。 相位比較器1在當時脈與N R Ζ資料信號相比較是延遲 時，輸出U Ρ信號，而在當時脈與N R Ζ資料信號相比較是 超前時，輸出DOWN信號。 濾波器2輸出一控制電壓，其是基於U P信號用於提升 VC03之頻率，且其亦輸出一控制電壓用於降低VC03之頻 率。 V C 0 3基於來自濾波器2之輸出而輸出C L K 0及C L K 9 0 。 第2圖中顯示之相位比較器1包含：取樣電路1 〇 ,升 降信號輸出電路1 1。在此，取樣電路1 0包含：第一判定 裝置12,第二判定裝置13,第一 DFF 14及第二DFF 15。 另外在第一實施例中，第一及第二判定裝置1 2及1 3是 與DFF 14及15相同之DFF 。NRZ資料信號是輸入至這些 DFF 12, 13, 14,及15之資料輸入端子。CLK0是輸入至 DFF (判定裝置）1 2及1 3之時脈輸入端子中。判定裝置 12在時脈之降落時取樣資料信號，而判定裝置13亦在時 脈之降落時取樣資料信號。另外，CLK90是輸入至DFF (第一及第二DFF ) 14及15之時脈輸入端子内。第一 DFF14在時脈之升高時取樣資料信號，而第二DFF 15則 一9 一 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------- —訂---------線---^1 (請先閱讀背面之注意事項再填寫本頁) 479411 A7 __B7_ 五、發明說明（8 ) 在時脈之降落時取樣資料信號。來自第一判定裝置1 2之 輸出是資料1 ,而來自第二判定裝置13之輸出是資料2。 (請先閱讀背面之注意事項再填寫本頁) 升降信號輸出電路11包含：第一至第四AND (及）電 路16至19,及第一和第二OR (或）電路20和21 ◦第一判 定装置12之Q端子輸出是輸人至第三和第四AND電路18 和1 9 ,而第一判定裝置1 2之Q B ( Q之反相）端子輸出則 是輸入至第一和第二AND電路16和17中。第二判定裝置 13之QB (Q之反相）端子輸出是輸入至第三和第四AND 電路1 8和1 9。 另外，第一 DFF 14之Q端子輸出是輸人至第一 AND 電路1 6中，而第一 D F F 1 4之Q B ( Q之反相）端子輸出則 是輸入至第二AND電路17。另外，第二DFF 15之Q端子 輸出是輸入至第三AND電路18，而第二DFF 15之QB (Q 之反相）端子輸出則是輸入至第四A N D電路1 9。 來自第一及第三AND電路之輸出是輸入至第一 0R電路 2 0 ,而來自第二及第四A N D電路之輸出則是輸入至第二 0R電路21。第一 0R電路20之輸出端子是一用於UP信號之 端子，而第二0R電路21之輸出端子是一用於DOWN信號之 經濟部智慧財產局員工消費合作社印製 之延前降是 作是超之號 操較是KO信 之比較 C 料 1 號比在資 器信號是出 較料信號輸 比資料信之 位與資料13 相號與資置 釋信號出裝 解脈信輸定 於時脈之判 用，時12二 示中，置第 顯圖中裝自 圖 CO 圖定來 3B第3B判而 第在第一 ， 及。在第樣 圖表而自取 。3A圖 ，來被 子第序的。時 端 時遲的落 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 479411 A7 B7 —It 五、發明說明（ 在CLKO之升高時被取樣。來自第一 DFF 14之輸出資料 信號是在CLK90之升高時被取樣，而來自第二DFF 15之 輸出資料信號是在CLK90之降落時被取樣。 經濟部智慧財產局員工消費合作社印製 來自第一判定裝置1 2之輸 第3A圖中所示，且是在當資 時間之後。所Μ自第三A N D 因來自第一判定裝置1 2之輸 裝置1 3之輸出Q B ( Q之反相 D F F 1 5之輸出Q成為” 1 ” 。 電路2 0之輸出成為” 1 ” 。 當在資料信號再次轉換自 來自第二判定裝置1 3之輸出 出皆成為” 1 ” 。所M U P信號 Μ來自第AND電路16之輸出 在時間t i至t 2間之短期間 二0 R電路2 1之輸出成為” 1 ” 用於保持資料信號之周期， 資料信號之周期相比較是被 D 0 W N信號中之此短脈衝並未 同步功能之影響，雖然相位 在第3B圖所示之情況中，
出在時間t i轉換至” 1 ”，如 料信號首次自” 0 ”轉換至” 1 ” 電路1 8之輸出成為” 1 ” ，其 出Q是””，來自第二判定 )成為” 1 ” ，及來自第二 所以U P信號或換言之第一 0 R ” 0 ” 至，' 及來自 ，或第 ’ 1 ”為 內，此 ,其因 與在第 移位有 有任何 比較器 其中， 1 ’’時後之 第一 AN D 一 0 R電路 基礎，而 D 0 W N信號 在第一判 時間t 2 , 電路1 6之輸 20之輸出， 成為” 1 ” 。 ，或來自第 定裝置12中 置1 3中保持 個周期。在 PLL電路之 二判定裝 時脈之半 對本發明 1之增益有一點降低 與資料信號比較，時 --------------------訂---------線— (請先閱讀背面之注意事項再填寫本頁) 11- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 479411 Α7 Β7 10 五、發明說明（） (請先閱讀背面之注意事項再填寫本頁) 脈信號是超前的，D 0 w N信號在時間t 3及t 4成為” 1 ”。 確實在時序t 3及t 4 ,使第一判定裝置1 2或第二判定裝 置13之輸出被轉換。其次自第二AND電路17或第四AND 電路19之輸出是Μ第一 DFF 14及第一 DFF 15之輸出為基 礎，成為” 1 ” 。於是D 0W Ν信號或自第二0 R電路2 1之輸出 成為’1” ，其因進入第二0R電路21之輸入之一是”1” 。 來自相位比較器之U P信號及D 0 W N信號是用於比較資料信 號與時脈信號之相位並經過濾波器回饋至V C 0 3 K使資料 信號同步於時脈信號。 經濟部智慧財產局員工消費合作社印製 簡言之，當來自V C 0 3之時脈信號與資料信號相比較是 延遲時，來自相位比較器1之U P信號” 1 ”是經過濾波器 2績送至VC03中，因此使時脈之相位超前。超前之時脈 是回饋進入相位比較器1 。所Μ時脈之相位由於回饋而 逐漸超前，而最後與資料信號之相位一致。相反地，當 來自V C 0 3之時脈信號是超前時，與資料信號相比較，來 自相位比較器1之U Ρ信號” 1 ”是經過濾波器2饋送至 VC03中，因此延遲了時脈之相位。延遲之時脈是回饋至 相位比較器1 。所以，時脈之相位由於回饋而逐漸延遲 ，並最後與資料信號之相位一致。負回饋PLL電路之收 斂時間一般是非常之小，乃因相位比較器1是一數位電 路，雖然收斂時間是依賴濾波器2之時間常數。所Μ , 自V C 0 3之同步輸出是輸入至判定裝置1及2内，並立刻 分別自第一及第二判定裝置以資料1及資料2輸出。 如前面已解釋者，由VC03產生之時脈頻率是NRZ資料 一 12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 479411 A7 B7 11 五、發明說明（） 信號之半。例如當資料信號是1 G b i t s / S (十億位元/秒） 時，¥VC03產生之頻率是500MHz (百萬赫）。 (請先閱讀背面之注意事項再填寫本頁) 第二實施例是顯示於第4圖中。 .如第4圖所示，本發明之第二模態中第三D F F 3 0及第 四D F F 3 1被加入至實施例之第一模態。 相位比較器1包含：取樣電路1 0及升降信號輸出電路 _ 1 1，與第2圖所示者相似。另外，取樣電路1 0包含第一 及第二判定裝置分別是1 2及1 3 ,第一及第二D F F分別是 1 4及1 5。升降信號輸出電路1 1包含第一至第四A N D電路 分別是1 6至1 9 ,第一及第二0 R電路分別是2 0及2 1。取樣 電路1 0及升降信號電路1 1之操作是相同於第2圖中顯示 之取樣電路10及升降信號電路11者。 第三DFF 30之資料輸人端子D是連接於第一 0R電路20 之輸出端子。第四D F F 3 1之資料輸入端子D是連接於第 \ 經濟部智慧財產局員工消費合作社印製 二0R電路21之輸出端子◦ CLK90是分別輸入至第三及第 四DFF 30及31之時脈輸入端子D中。UP信號是自第三 DFF 30之輸出端子Q輸出，而DOWN信號則自第四DFF 31 之輸出端子Q輸出。所KUP信號及DOWN信號是由第三 DFF 30及第四DFF 31取樣◦於是在跟隨UP脈衝之DOWN信 號中不需要之短脈衝如第3A圖中所示者是不見了。因為 相位比較器1之增益未被降低，所Μ收斂時間被縮短了。 相位比較器電路1之時序圖表是顯示於第5Α圖中。自 資料信號至第二0R電路21之輸出皆具第3Α圖者相同。 當時脈信號如第5A圖所示是延遲時，UP時脈脈衝被輸 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 479411 A7 B7 12 五、發明說明（） (請先閱讀背面之注意事項再填寫本頁) 出，而任何D 0 W N脈衝未被輸出。另一方面，當時脈信號 是如第5B圖所示之超前時，DOWH信號脈衝皆被輸出，而 任何ϋ P脈衝未被輸出。 .第6圖顯示第三實施例。 第6圖顯示之第三實施例中，相位比較器1之取樣電 路10之第一或第二判定裝置分別是12或13。第一或第二 判定裝置1 2或1 3分別包含第一至第三閂鎖器4 0至4 2。 第一至第三閂鎖電路40至42分別在時脈CC之升高時鎖 定資料D D ,在時脈C C之升高及降落期間保持D D ,及自端 子ϋ輸出反相之DD。第一或第二判定裝置12或13分別的 自第二閂鎖器3 2之輸出端子0輸出一正邏輯輸出Q ,並 亦自第三閂鎖器3 3之輸出端子0輸出一反相邏輯輸出Q Β。 判定裝置1 2在時脈之降落時鎖定資料信號，而判定裝 置1 3則在時脈之升高時鎖定資料信號。所Κ自第一判定 裝置1 2之輸出Q及自第二判定裝置1 3之輸出Q Β同時被輸 出，而自第一判定裝置12之輸出QB及自第二判定裝置13 之輸出Q亦是同時被輸出。 經濟部智慧財產局員工消費合作社印製 第一 AND電路16Μ第一判定裝置12之輸出QB,第二判 定裝置13之輸出Q ,及在CLK90下之第一 DFF 14之輸出 Q為基礎執行邏輯計算，而第二A N D電路1 7 Μ第一判定 裝置12之輸出QB，第二判定裝置13之輸出Q ,及在CLK90 下之第一 DFF 14之輸出QB為基礎，執行一邏輯計算。所 Κ第三及第四DFF 30及31個別之時脈時序，如第4圖所 示者是容易設計的，乃因第一及第二AND電路16及17個 一 1 4一 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 479411 經濟部智慧財產局員工消費合作社印製 A7 B7 13 五、發明說明（） 別之處理時間變成為長。 符號之說明 50， ,1 相 位 比 較 器 5 1 , 2 滤 波 器 5 2 , 3 壓 控 振 盪 器 53 判 定 裝 置 54 , 5 5 延 遲 正 反 器 10 取 樣 電 路 11 升 降 信 號 輸 出 電 路 12 第 一 判 定 裝 置 延 遲 正 反 器 13 第 二 判 定 裝 置 延 遲 正 反 器 14 第 一 延 遲 正 反 器 15 第 __» 延 遲 正 反 器 16 第 一 及 電 路 17 第 二 及 電 路 18 第 三 及 電 路 19 第 四 及 電 路 20 第 一 或 電 路 21 第 二 或 電 路 30 第 二 延 遲 正 反 器 3 1 第 四 延 遲 正 反 器 40 第 一 閂 鎖 電 路 41 第 二 閂 鎖 電 路 42 第 — 閂 鎖 電 路 一1 5- (請先閱讀背面之注意事項再填寫本頁)
裝I . 丨線_ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. 479411 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍/ A 1 . 一種鎖相迴路（P L L )電路，其特徵為，其中： 一資料信號之相位是用一第一時脈鎖住，該時脈之 頻率是該資料信號之半；及 一第二時脈，該時脈與該第一時脈比較，其相位是 移位7Γ / 2 ,並是使用於判定該信號在與該第一時脈比 較下之相位延遲或相位超前； 該鎖相迴路電路包含： . 一壓控振盪器，用於輸出該第一時脈及該第二時脈； 一相位比較器，用於輸入該資料信號，該第一時脈 ，及該第二時脈，並用於輸出在該第一時脈之降落時 取樣之一第一資料，在該第一時脈之升高時取樣之一 第二資料，指示該相位延遲之第一指示信號，及指示 該相位超前之一第二指示信號；及 一滤波器，用於輸入該第一指示信號及該第二指示 信號，並用於輸出一控制電壓，其控制自該壓控振盪 器輸出之該第一時脈之相位。 2 .如申請專利範圍第1項之鎖相迴路電路，其中該相位 比較器包含一資料取樣電路及一相位判定電路，其中： 該資料取樣電路包含：一第一判定裝置，用於輸出 該第一資料，一第二判定裝置，用於輸出該第二資料 ，一第一延遲正反器（DFF),及一第二延遲正反器， 其中， 該資料信號及該第一時脈之反相信號皆是輸入至該 第一判定裝置中， -16- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 -I線- 479411 A8 B8 C8 D8 六、申請專利範圍 經濟部智慧財產局員工消費合作社印製 裝正 至it一t)中二之 二之 判之 判之 輸 定遲 人cu,ui其第器 第器 二器 二器 之 判延 較1Γ路rc,該反 該反 第反 第反 路 二 一 是 e 電C1路自正 自正 該正 該正 電 第第 皆ND及 R 電來遲 來遲，自遲 自遲，及 該該 號 U 四(0或，延，，延中來延，來延中三 至至 信 路第路二 出一中出一路 ，二中，二路第 入人 相 電一電第輸第路輸第電出第路出第電該 輸輸 反 及 ，或之輯該電輯該及輸該電輸該及自及 是是 一 一路一號邏自及邏自二輯自及輯自四來 ， 皆皆 之 第電第信相來一相來第邏來三邏來第及中 脈脈 脈 一及之示反及第反及該正及第正及該出路 時時 時及：三號指之 ，該之，至之，該之，至輸電 一 二 二；含第信二置出至置出入置出至置出入之或 第第 第内包一示第裝輸人裝輸輸裝輸入裝輸輸路一 該該 該器路，指該定輯輸定輯是定輯輸定輯是電第 及及 及反電路一出判邏是判邏皆判邏是判邏皆及該 號 號 號正定電第輸一正皆一正出一相皆一相出一至 信 信及信遲判及該於第之出第之輸第反出第反輸第入 料料，料延位二出用該置輸該置輯該之輸該之輯該輸 資 ，資内資二相第輸一自裝輯自裝邏自置輯自置邏自是 該中該器該第該一於及來定邏來定相來裝邏來裝相來皆 置 反 該 ，用， 判正 判反 定正 定反 出 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 479411 /\0 B8 C8 D8 六、申請專利範圍 來自該第二及電路之輸出及來自該第四及電路之輸 出皆是輸入至該第一或電路中。 3 .如申請專利範圍第2項之鎖相迴路電路，其中該相位 判定電路更包含：一第三延遲正反器，用於取樣該第 一指示信號及一第四延遲正反器，用於取樣該第二指 示信號，其中： 該來自第一或電路之輸出及該第二時脈皆是輸人至 該第三延遲正反器中；及 該來自第二或電路之輸出及該第二時脈皆是輸入至 該第四延遲正反器中。 4 .如申請專利範圍第2項之鎖相迴路電路，其中該第一 及第二判定裝置皆是延遲正反器。 5 .如申請專利範圍第2項之鎖相迴路電路，其中該在資 料取樣電路中之第一判定裝置包含：一第一閂鎖電路 ,用於輸入該資料信號，一第二閂鎖電路，用於輸入 來自該第一閂鎖電路之輸出，及一第三閂鎖電路，用 於輸入來自該第二閂鎖電路之輸出，其中： 該第一時脈是輸入至該第一及第三閂鎖電路之時脈 端子中； 該第一時脈之反相信號是輸入至該第二閂鎖電路之 時脈端子中；及 該來自第二閂鎖電路之輸出是該正邏輯輸出，而該 來自第三閂鎖電路之輸出是該反相邏輯輸出。 6 .如申請專利範圍第2項之鎖相迴路電路，其中該在資 一 1 8 一 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 -丨線- 經濟部智慧財產局員工消費合作社印製 479411 B8 C8 D8 申請專利範圍 .路、入 ‘电輸 鎖於 nip 0U ulL ο, 5μ一', 第路 一 電 : 鎖 含閂 包二 置第 裝 一 定 ， 判號 二 信 第料 之資 中該 路入 電輸 樣於 取用 料 ， 用 鎖 πτρ ， niL 路 三 電 第 鎖：及 閂中一 三其第 第 ，該 一 出至 及輸入 ，之輸 出路是 輸電號 之鎖信 路閂相 電 二反 鎖第之 閂該脈 一 自 時 第來一 該入第 自輸該 來於 第 該 至 入 輸 是 虎 信 相 反 之 號 信 相 ; 反 中該 子之 端脈 脈時 時一 之第 路該 電 該 及 出。 輸出 輯輸 邏輯 正邏 該相 是 反 及出該 ; 輸是 中之出 子路輸 端電之 脈鎖路 時閂電 之二鎖 路第閂 電 自三 鎖來第 閂該自 二 來 --------------t (請先閱讀背面之注意事項再填寫本頁) .- -丨線· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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