CN103856187B - 半导体装置及其占空比校正方法 - Google Patents

Abstract

本发明提供一种半导体装置，包括占空比校正块和延迟锁定环。占空比校正块通过校正内部时钟的占空比来产生占空校正时钟、当延迟锁定环被复位时调整占空校正时钟的上升沿的相位、以及当延迟锁定环被锁定时调整占空校正时钟的下降沿的相位。延迟锁定环接收外部时钟以输出内部时钟，以及在占空比校正块调整占空校正时钟的上升沿的相位完成时将外部时钟延迟可变延迟量以输出内部时钟。

Description

半导体装置及其占空比校正方法

相关申请的交叉引用

本申请要求2012年11月30日向韩国知识产权局提交的申请号为10-2012-0137926的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的各种实施例总体而言涉及一种半导体装置，更具体而言，涉及一种半导体装置的时钟占空比校正方法。

背景技术

时钟的占空比表示脉冲宽度相对于时钟的脉冲周期的比。换言之，占空比是激活状态的持续时间与时钟信号的总周期的比。一般地，在半导体集成电路中使用具有50:50的占空比的数字时钟，该占空比表示时钟的高电平时段的宽度与时钟的低电平时段的宽度大体相等。

在一些数字电子设备中，将时钟的占空比准确地控制成50:50是重要的。例如，在与时钟同步地输入/输出数据的同步半导体装置中，当未准确地控制时钟的占空比时，数据可能会失真。

近来，为了改善操作速度，使用了DDR（双数据速率）同步半导体装置。由于数据在时钟的下降沿以及时钟的上升沿被输入/输出，所以需要通过控制时钟的占空比来充分地保证数据余量。

发明内容

在一个实施例中，一种半导体装置的占空比校正方法包括以下步骤：第一占空比校正步骤：当通过校正外部时钟的占空比而产生占空校正时钟时，调整占空校正时钟的上升沿的相位；延迟锁定步骤：将外部时钟延迟可变延迟量，并且产生锁定的DLL时钟；以及第二占空比校正步骤：当通过校正DLL时钟的占空比而产生占空校正时钟时，调整占空校正时钟的下降沿的相位。

在另一个实施例中，一种半导体装置包括：占空比校正块，所述占空比校正块被配置成：通过校正内部时钟的占空比来产生占空校正时钟、在延迟锁定环被复位时调整占空校正时钟的上升沿的相位、以及在延迟锁定环被锁定时调整占空校正时钟的下降沿的相位；以及延迟锁定环，所述延迟锁定环被配置成：接收外部时钟以输出内部时钟，以及当占空比校正块调整占空校正时钟的上升沿的相位完成时将外部时钟延迟可变延迟量以输出内部时钟。

附图说明

结合附图来描述本发明的特点、方面和实施例，其中：

图1是根据本发明的一个实施例的半导体装置的框图；

图2是说明图1的占空比校正块的一个详细实例的框图；

图3是说明图2的占空比调整部的一个详细实例的电路图；

图4A和图4B是说明图3的占空比调整部的操作的波形图；

图5是根据本发明的另一个实施例的半导体装置的框图；

图6是图5的占空比校正块的一个详细实例的框图；

图7是图6的占空比调整部的一个详细实例的电路图；

图8A和图8B是说明图7的占空比调整部的操作的波形图；以及

图9是用于解释根据本发明的一个实施例的半导体装置的占空比校正方法的流程图。

具体实施方式

在下文中，将参照附图详细地描述根据本发明的各种实施例的半导体装置及其时钟占空比校正方法。

当将外部时钟应用于半导体装置的内部操作时，可能由于各种内部信号延迟而在输出数据中产生时钟歪斜（clock skew）。为了补偿时钟歪斜，半导体装置可以经由延迟锁定环（DLL）来产生内部时钟，延迟锁定环通过模型延迟值tREP来补偿时钟歪斜，所述模型延迟值tREP通过从外部时钟对半导体装置的数据输出路径的延迟量建模而获得，由此产生DLL时钟。DLL时钟可以用在半导体装置的内部操作中，以与外部时钟同步地将数据输出到外部源。

在图1中，半导体装置可以包括延迟锁定环10和占空比校正块20。

延迟锁定环10可以被配置成将外部时钟EXTCLK延迟可变延迟量，并且产生内部时钟DLLCLK。通过以外部时钟EXTCLK的n（n是自然数）个周期对半导体装置的数据输出路径的延迟量建模而获得的模型延迟值tREP是确定上述可变延迟量的值的一个因素。

占空比校正块20被配置成接收内部时钟DLLCLK、当延迟锁定环10被锁定时校正内部时钟DLLCLK的占空比、以及输出占空校正时钟DCCCLK。

即，根据一个实施例的半导体装置能够校正延迟锁定环10所产生的内部时钟DLLCLK的占空比。

延迟锁定环10可以包括可变延迟单元11、延迟模型单元12以及相位比较单元13。

可变延迟单元11可以被配置成响应于延迟量调整信号DLL_CTRL来延迟外部时钟EXTCLK，以及产生内部时钟DLLCLK。

延迟模型单元12可以被配置成将内部时钟DLLCLK延迟模型延迟值tREP，并且产生反馈时钟FBCLK。

相位比较单元13可以被配置成将外部时钟EXTCLK的相位与反馈时钟FBCLK的相位进行比较，以及根据比较的结果来产生延迟量调整信号DLL_CTRL。相位比较单元13还可以被配置成改变延迟量调整信号DLL_CTRL直到外部时钟EXTCLK的相位与反馈时钟FBCLK的相位一致为止。当外部时钟EXTCLK的相位与反馈时钟FBCLK的相位一致时，相位比较单元13将延迟量调整信号DLL_CTRL的值锁定，并且激活DLL锁定信号DLL_LOCK使得延迟锁定环被锁定。

在图2中，占空比校正块20可以包括校正单元21。

校正单元21可以包括占空比调整部21_1、占空比控制码发生部21_2、以及占空比检测部21_3。

占空比检测部21_3可以被配置成：当占空比校正使能信号DCCEN被激活时，检测占空校正时钟DCCCLK的占空比，以及产生增量信号INC和/或减量信号DEC。例如，当占空校正时钟DCCCLK的占空比大于50%（50%的占空比表示所考虑时间周期的50%被激活的信号）时，占空比检测部21_3可以激活减量信号DEC。当占空校正时钟DCCCLK的占空比小于50%时，占空比检测部21_3可以激活增量信号INC。

占空比控制码发生部21_2可以被配置成：当占空比校正使能信号DCCEN被激活时，响应于增量信号INC和/或减量信号DEC而调整和输出占空比控制码C<0:15>。在占空比控制码C<0:15>中，码C<0:7>可以被设定成高电平作为初始值，码C<8:15>可以被设定成低电平作为初始值。

占空比调整部21_1可以被配置成：响应于占空比控制码C<0:15>来校正内部时钟DLLCLK的占空比，以及产生占空校正时钟DCCCLK。以下将描述占空比调整部21_1的详细配置。

占空比校正块20还可以包括：占空比校正使能信号发生单元22、占空比锁定检测单元23、以及占空比校正结束信号发生单元24。

占空比锁定检测单元23可以被配置成：响应于激活的占空比校正使能信号DCCEN而检测增量信号INC和减量信号DEC上的变化，并且产生占空比锁定信号DCC_LOCK。在增量信号INC和/或减量信号DEC上检测出的连续变化可以表示占空比正在被调整为50%。然后，占空比锁定检测单元23可以激活占空比锁定信号DCC_LOCK。

占空比校正结束信号发生单元24可以被配置成：响应于激活的占空比锁定信号DCC_LOCK而激活占空比校正结束信号DCC_END。此外，当占空比控制码C<0:15>中的码C<0>变成低电平、或者占空比控制码C<0:15>中的码C<15>变成高电平时，占空比校正结束信号发生单元24可以激活占空比校正结束信号DCC_END。这是因为不再有可利用占空比控制码C<0:15>来进行的占空比校正。

占空比校正结束信号发生单元24可以包括：反相器IV1，所述反相器IV1被配置成将码C<0>反相；以及或门OR1，所述或门OR1被配置成接收占空比锁定信号DCC_LOCK、反相的码C<0>、以及码C<15>，并且输出占空比校正结束信号DCC_END。

占空比校正使能信号发生单元22可以被配置成：响应于激活的DLL锁定信号DCC_LOCK而激活占空比校正使能信号DCCEN，以及当占空比校正结束信号DCC_END被激活时将占空比校正使能信号DCCEN去激活。

占空比校正使能信号发生单元22可以包括异或门XOR1和与门AD1。异或门XOR1可以被配置成接收DLL锁定信号DCC_LOCK和占空比校正结束信号DCC_END。与门AD1可以被配置成接收DLL锁定信号DCC_LOCK和异或门XOR1的输出信号，并且输出占空比校正使能信号DCCEN。

在图3中，占空比调整部21_1可以包括：第一时钟调整部分21_11、第二时钟调整部分21_12、以及占空校正时钟发生部分21_13。

第一时钟调整部分21_11可以被配置成调整内部时钟DLLCLK的相位以及输出第一时钟RCLK。第一时钟调整部分21_11可以将内部时钟DLLCLK的相位调整预定的延迟量，例如锁定延迟量。

第二时钟调整部分21_12可以被配置成响应于占空比控制码C<0:15>而调整内部时钟DLLCLK的相位以及输出第二时钟FCLK。

占空校正时钟发生部分21_13可以被配置成产生占空校正时钟DCCCLK，所述占空校正时钟DCCCLK在第一时钟RCLK的上升沿上升并且在第二时钟FCLK的下降沿下降。

由于内部时钟DLLCLK是通过考虑数据输出路径的延迟量来调整相位而产生的，所以当调整占空校正时钟DCCCLK的上升沿的相位以调整其占空比时，需要重新调整与延迟锁定环10匹配的数据输出定时。

因此，根据一个实施例的占空比调整部21_1可以在不改变占空校正时钟DCCCLK的上升沿的相位的情况下通过改变占空校正时钟DCCCLK的下降沿的相位来调整占空比。

第一时钟调整部分21_11可以被配置成产生用于确定占空校正时钟DCCCLK的上升沿的相位的第一时钟RCLK。因此，第一时钟调整部分21_11处的延迟量可以被锁定，并且不被占空比控制码C<0:15>改变。上述锁定延迟量应当设定成使得占空校正时钟DCCCLK的相位与内部时钟DLLCLK的相位大体相同。

第一时钟调整部分21_11可以包括：第一相位调整部分21_111和第二相位调整部分21_112。

第一相位调整部分21_111可以包括第一反相器IV11和第二反相器IV12以及延迟器Delay。第一反相器IV11可以被配置成输出未经过延迟器Delay的内部时钟DLLCLK，第二反相器IV12可以被配置成输出经过延迟器Delay的内部时钟DLLCLK。第一反相器IV11和第二反相器IV12可以根据权重来混合时钟的相位。在第一相位调整部分21_111中，可以通过外部电压VDD和接地电压VSS来锁定权重。

第二相位调整部分21_112也可以包括第三反相器IV13和第四反相器IV14以及延迟器Delay。第三反相器IV13可以被配置成响应于第一相位调整部分21_111的传送到第三反相器IV13而未经过延迟器Delay的输出来输出信号。不同于第三反相器IV13，第四反相器IV14可以被配置成响应于第一相位调整部分21_111的经过延迟器Delay的输出来输出信号。第三反相器IV13和第四反相器IV14可以根据权重来混合时钟的相位。例如，在第二相位调整部分21_112中，可以通过外部电压VDD和接地电压VSS来锁定权重。

第二时钟调整部分21_12可以被配置成产生用于确定占空校正时钟DCCCLK的下降沿的相位的第二时钟FCLK。因此，第二时钟调整部分21_12处的延迟量根据占空比控制码C<0:15>来确定。

第二时钟调整部分21_12可以包括第三相位调整部分21_121和第四相位调整部分21_122。

第三相位调整部分21_121可以包括第五反相器IV21和第六反相器IV22以及延迟器Delay。第五反相器IV21可以被配置成输出未经过延迟器Delay的内部时钟DLLCLK，第六反相器IV22可以被配置成输出经过延迟器Delay的内部时钟DLLCLK。第五反相器IV21和第六反相器IV22可以根据权重来混合时钟的相位。例如，在第三相位调整部分21_121中，可以根据占空比控制码C<0:15>中的码C<0:7>来确定权重。当码C<0:7>全部都被初始地设定成高电平然后顺序地变成低电平时，第二时钟FCLK的相位可以移动。

第四相位调整部分21_122也可以包括第七反相器IV23和第八反相器IV24以及延迟器Delay。第七反相器IV23可以被配置成响应于第三相位调整部分21_121的传送到第七反相器IV23而未经过延迟器Delay的输出来输出信号。不同于第七反相器IV23，第八反相器IV24可以被配置成响应于第三相位调整部分21_121的经过延迟器Delay的输出来输出信号。第七反相器IV23和第八反相器IV24可以根据权重来混合时钟的相位。例如，在第四相位调整部分21_122中，可以根据占空比控制码C<0:15>中的码C<8:15>来确定权重。当码C<8:15>全部都被初始地设定成低电平然后顺序地变成高电平时，第二时钟FCLK的相位可以移动。

即，根据一个实施例的占空比调整部21_1在不改变占空校正时钟DCCCLK的上升沿的相位的情况下通过改变占空校正时钟DCCCLK的下降沿的相位来调整占空比。

图4A说明小于50%的时钟的占空比。

为了将时钟的占空比校正到50%，占空比调整部21_1可以移动占空校正时钟DCCCLK的下降沿的相位。

占空比调整部21_1可以不改变用于确定占空校正时钟DCCCLK的上升沿的相位的第一时钟RCLK的相位，而是可以将用于确定占空校正时钟DCCCLK的下降沿的相位的第二时钟FCLK的相位移动预定的量。

图4B说明大于50%的时钟的占空比。

为了将时钟的占空比校正到50%，占空比调整部21_1可以移动占空校正时钟DCCCLK的下降沿的相位。

占空比调整部21_1可以不改变用于确定占空校正时钟DCCCLK的上升沿的相位的第一时钟RCLK的相位，而是可以将用于确定占空校正时钟DCCCLK的下降沿的相位的第二时钟FCLK的相位移动预定的量。

然而，在仅通过改变占空校正时钟DCCCLK的下降沿的相位来校正占空比的方法中，占空比的校正范围可能受到限制。为了扩大校正范围，当延迟锁定环10被锁定然后改变占空校正时钟DCCCLK的上升沿的相位时，可能产生数据输出定时错误。

在图5中，半导体装置可以包括延迟锁定环100和占空比校正块200。

延迟锁定环100可以被配置成接收外部时钟EXTCLK以及产生内部时钟DLLCLK。在去激活的状态下，延迟锁定环100可以输出外部时钟EXTCLK作为内部时钟DLLCLK。在激活的状态下，延迟锁定环100可以将外部时钟EXTCLK延迟可变延迟量并且输出内部时钟DLLCLK。通过以外部时钟EXTCLK的n（n是自然数）个周期对半导体装置的数据输出路径的延迟量建模而获得的模型延迟值tREP是确定上述可变延迟量的值的一个因素。当从占空比校正块200施加激活的第一占空比校正结束信号RDCC_END时，延迟锁定环100可以被激活。

占空比校正块200可以被配置成接收内部时钟DLLCLK、校正内部时钟DLLCLK的占空比、以及输出占空校正时钟DCCCLK。根据一个实施例的占空比校正块200可以响应于DLL复位信号DLLRST而调整占空校正时钟DCCCLK的上升沿的相位。这里，DLL复位信号DLLRST可以用于将延迟锁定环100复位。此外，占空比校正块200可以响应于在延迟锁定环100被锁定时激活的DLL锁定信号而调整占空校正时钟DCCCLK的下降沿的相位，由此校正占空比。

延迟锁定环100可以包括：可变延迟单元110、延迟模型单元120以及相位比较单元130。

可变延迟单元110可以被配置成：响应于延迟量调整信号DLL_CTRL而将外部时钟EXTCLK延迟，以及产生内部时钟DLLCLK。

延迟模型单元120可以被配置成：将内部时钟DLLCLK延迟上述模型延迟值tREP，以及产生反馈时钟FBCLK。延迟模型单元120可以被配置成响应于第一占空比控制码R<0:15>而调整模型延迟值，这将在下文详细地描述。

相位比较单元130可以被配置成响应于第一占空比校正结束信号RDCC_END而操作。即，当接收到激活的第一占空比校正结束信号RDCC_END时，相位比较单元130可以将外部时钟EXTCLK的相位与反馈时钟FBCLK的相位进行比较，并且可以根据比较的结果来产生延迟量调整信号DLL_CTRL。相位比较单元130可以被配置成改变延迟量调整信号DLL_CTRL的值直到外部时钟EXTCLK的相位与反馈时钟FBCLK的相位一致为止。当外部时钟EXTCLK的相位与反馈时钟FBCLK的相位一致时，相位比较单元130将延迟量调整信号DLL_CTRL的值锁定，并且激活DLL锁定信号DLL_LOCK使得延迟锁定环被锁定。

在图6中，占空比校正块200可以包括校正单元210。

校正单元210可以包括：占空比调整部211、占空比控制码发生部212、以及占空比检测部213。

占空比检测部213可以被配置成：当占空比校正使能信号DCCEN被激活时，检测占空校正时钟DCCCLK的占空比，以及产生增量信号INC和/或减量信号DEC。例如，当占空校正时钟DCCCLK的占空比大于50%时，占空比检测部213可以激活减量信号DEC。当占空校正时钟DCCCLK的占空比小于50%时，占空比检测部213可以激活增量信号INC。

占空比控制码发生部212可以被配置成：当第一校正使能信号DCCREN被激活时，响应于增量信号INC和/或减量信号DEC而调整和输出第一占空比控制码R<0:15>。此外，占空比控制码发生部212可以被配置成：当第二校正使能信号DCCFEN被激活时，响应于增量信号INC和/或减量信号DEC而调整和输出第二占空比控制码F<0:15>。在第一占空比控制码R<0:15>和第二占空比控制码F<0:15>中，码R<0:7>和F<0:7>可以被设定成高电平作为初始值，码R<8:15>和F<8:15>可以被设定成低电平作为初始值。

占空比调整部211可以被配置成：响应于第一占空比控制码R<0:15>和第二占空比控制码F<0:15>而校正内部时钟DLLCLK的占空比，以及产生占空校正时钟DCCCLK。占空比调整部211可以响应于第一占空比控制码R<0:15>而调整占空校正时钟DCCCLK的上升沿的相位，以及可以响应于第二占空比控制码F<0:15>而调整占空校正时钟DCCCLK的下降沿的相位。以下将描述占空比调整部211的详细配置。

占空比校正块200还可以包括：占空比校正使能信号发生单元220、占空比锁定检测单元230、以及占空比校正结束信号发生单元240。

占空比锁定检测单元230可以包括：第一锁定检测部231和第二锁定检测部232。

第一锁定检测部231可以被配置成：响应于激活的DLL复位信号DLLRST而检测增量信号INC和减量信号DEC上的变化以及产生第一占空比锁定信号RDCC_LOCK。检测到的增量信号INC和/或减量信号DEC上的连续变化可以表示占空比正在被调整为50%。然后，第一锁定检测部231可以激活第一占空比锁定信号RDCC_LOCK。

第二锁定检测部232可以被配置成：响应于激活的DLL锁定信号DLL_LOCK而检测增量信号INC和减量信号DEC上的变化以及产生第二占空比锁定信号FDCC_LOCK。检测到的增量信号INC和/或减量信号DEC上的连续变化可以表示占空比正在被调整为50%。然后，第二锁定检测部232可以激活第二占空比锁定信号FDCC_LOCK。

占空比校正结束信号发生单元240可以包括：第一占空比校正结束信号发生部241和第二占空比校正结束信号发生部242。

第一占空比校正结束信号发生部241可以被配置成：响应于激活的第一占空比锁定信号RDCC_LOCK而激活第一占空比校正结束信号RDCC_END。此外，当第一占空比控制码R<0:15>中的码R<0>变成低电平、或者第一占空比控制码R<0:15>中的码R<15>变成高电平时，第一占空比校正结束信号发生部241可以激活第一占空比校正结束信号RDCC_END。这是因为不再有可利用第一占空比控制码R<0:15>来进行的占空比校正。

第一占空比校正结束信号发生部241可以包括：反相器IV2，所述反相器IV2被配置成将码R<0>反相；以及或门OR3，所述或门OR3被配置成接收第一占空比锁定信号RDCC_LOCK、反相的码R<0>、以及码R<15>，并且输出第一占空比校正结束信号RDCC_END。

第二占空比校正结束信号发生部242可以被配置成：响应于激活的第二占空比锁定信号FDCC_LOCK而激活第二占空比校正结束信号FDCC_END。此外，当第二占空比控制码F<0:15>中的码F<0>变成低电平、或者第二占空比控制码F<0:15>中的码F<15>变成高电平时，第二占空比校正结束信号发生部242可以激活第二占空比校正结束信号FDCC_END。这是因为不再有可利用第二占空比控制码F<0:15>来进行的占空比校正。

第二占空比校正结束信号发生部242可以包括：反相器IV3，所述反相器IV3被配置成将码F<0>反相；以及或门OR4，所述或门OR4被配置成接收第二占空比锁定信号FDCC_LOCK、反相的码F<0>、以及码F<15>，并且输出第二占空比校正结束信号FDCC_END。

占空比校正使能信号发生单元220可以被配置成：响应于DLL复位信号DLLRST而激活第一校正使能信号DCCREN，以及响应于第一占空比校正结束信号RDCC_END而去激活被激活的第一校正使能信号DCCREN。此外，占空比校正使能信号发生单元220可以被配置成响应于DLL锁定信号DLL_LOCK而激活第二校正使能信号DCCFEN。此外，占空比校正使能信号发生单元220可以被配置成响应于第二占空比校正结束信号FDCC_END而去激活被激活的第二校正使能信号DCCFEN。此外，当第一校正使能信号DCCREN和第二校正使能信号DCCFEN中的一个被激活时，占空比校正使能信号发生单元220可以激活占空比校正使能信号DCCEN。

占空比校正使能信号发生单元220可以包括：第一异或门XOR2和第二异或门XOR3、第一与门AD2和第二与门AD3、以及或门OR2。

第一异或门XOR2可以被配置成接收DLL复位信号DLLRST和第一占空比校正结束信号RDCC_END。第一与门AD2可以被配置成接收DLL复位信号DLLRST和第一异或门XOR2的输出信号，以及输出第一校正使能信号DCCREN。

第二异或门XOR3可以被配置成接收DLL锁定信号DLL_LOCK和第二占空比校正结束信号FDCC_END。第二与门AD3可以被配置成接收DLL锁定信号DLL_LOCK和第二异或门XOR3的输出信号，以及输出第二校正使能信号DCCFEN。

或门OR2可以被配置成接收第一校正使能信号DCCREN和第二校正使能信号DCCFEN，以及输出占空比校正使能信号DCCEN。

在图7中，占空比调整部211可以包括：第一时钟调整部分211_1、第二时钟调整部分211_2、以及占空校正时钟发生部分211_3。

第一时钟调整部分211_1可以被配置成：响应于第一占空比控制码R<0:15>而调整内部时钟DLLCLK的相位，以及输出第一时钟RCLK。

第二时钟调整部分211_2可以被配置成：响应于第二占空比控制码F<0:15>而调整内部时钟DLLCLK的相位，以及输出第二时钟FCLK。

占空校正时钟发生部分211_3可以被配置成产生占空校正时钟DCCCLK，所述占空校正时钟DCCCLK在第一时钟RCLK的上升沿上升并且在第二时钟FCLK的下降沿下降。

第一时钟调整部分211_1可以被配置成产生用于确定占空校正时钟DCCCLK的上升沿的相位的第一时钟RCLK。因此，第一时钟调整部分211_1处的延迟量响应于第一占空比控制码R<0:15>来确定。

第一时钟调整部分211_1可以包括第一相位调整部分211_11和第二相位调整部分211_12。

第一相位调整部分211_11可以包括：第一反相器IV31和第二反相器IV32以及延迟器Delay。第一反相器IV31可以被配置成输出未经过延迟器Delay的内部时钟DLLCLK，第二反相器IV32可以被配置成输出经过延迟器Delay的内部时钟DLLCLK。第一反相器IV31和第二反相器IV32可以根据权重来混合时钟的相位。在第一相位调整部分211_11中，可以根据第一占空比控制码R<0:15>中的码R<0:7>来确定权重。当码R<0:7>全部都被初始地设定成高电平然后顺序地变成低电平时，第一时钟RCLK的相位可以移动。

第二相位调整部分211_12也包括第三反相器IV33和第四反相器IV34以及延迟器Delay。第三反相器IV33被配置成响应于第一相位调整部分211_11的传送到第三反相器IV33而未经过延迟器Delay的输出来输出信号。不同于第三反相器IV33，第四反相器IV34可以被配置成响应于第一相位调整部分211_11的经过延迟器Delay的输出来输出信号。第三反相器IV33和第四反相器IV34可以根据权重来混合时钟的相位。例如，在第二相位调整部分211_12中，可以根据第一占空比控制码R<0:15>中的码R<8:15>来确定权重。当码R<8:15>全部都被初始地设定成低电平然后顺序地变成高电平时，第一时钟RCLK的相位可以移动。

当改变占空校正时钟DCCCLK的上升沿的相位时，由于这表示半导体装置的数据输出路径的延迟量上的改变，所以在延迟锁定环100的延迟模型单元120中应当反映出改变的延迟量。因此，可以将第一占空比控制码R<0:15>施加到延迟模型单元120，并且延迟模型单元120可以响应于第一占空比控制码R<0:15>而调整模型延迟值tREP。

延迟模型单元120可以在第一占空比控制码R<0:15>增加时将模型延迟值的延迟量增加，以及可以在第一占空比控制码R<0:15>减小时将模型延迟值的延迟量减小。

第二时钟调整部分211_2可以被配置成产生用于确定占空校正时钟DCCCLK的下降沿的相位的第二时钟FCLK。因此，第二时钟调整部分211_2处的延迟量根据第二占空比控制码F<0:15>来确定。

第二时钟调整部分211_2可以包括第三相位调整部分211_21和第四相位调整部分211_22。

第三相位调整部分211_21可以包括第五反相器IV41和第六反相器IV42以及延迟器Delay。第五反相器IV41可以被配置成输出未经过延迟器Delay的内部时钟DLLCLK，第六反相器IV42可以被配置成输出经过延迟器Delay的内部时钟DLLCLK。第五反相器IV41和第六反相器IV42可以根据权重来混合时钟的相位。例如，在第三相位调整部分211_21中，可以根据第二占空比控制码F<0:15>中的码F<0:7>来确定权重。当码F<0:7>全部都被初始地设定成高电平然后顺序地变成低电平时，第二时钟FCLK的相位可以移动。

第四相位调整部分211_22可以包括第七反相器IV43和第八反相器IV44以及延迟器Delay。第七反相器IV43可以被配置成响应于第三相位调整部分211_21的传送到第七反相器IV43而未经过延迟器Delay的输出来输出信号。不同于第七反相器IV43，第八反相器IV44可以被配置成响应于第三相位调整部分211_21的经过延迟器Delay的输出来输出信号。第七反相器IV43和第八反相器IV44可以根据权重来混合时钟的相位。例如，在第四相位调整部分211_22中，可以根据第二占空比控制码F<0:15>中的码F<8:15>来确定权重。当码F<8:15>全部都被初始地设定成低电平然后顺序地变成高电平时，第二时钟FCLK的相位可以移动。

图8A说明小于50%的时钟的占空比。

为了将时钟的占空比校正成50%，占空比调整部211可以在延迟锁定环的初始化操作中响应于第一占空比控制码R<0:15>而将第一时钟RCLK的相位移动预定的量。

然后，当延迟锁定环操作并且锁定内部时钟DLLCLK时，占空比调整部2111可以根据第二占空比控制码F<0:15>而将第二时钟FCLK的相位移动预定的量。

最后，占空校正时钟DCCCLK的占空比可以被校正成50%并且输出所述占空校正时钟DCCCLK。

图8B说明大于50%的时钟的占空比。

为了将时钟的占空比校正成50%，占空比调整部211可以在延迟锁定环的初始化操作中响应于第一占空比控制码R<0:15>而将第一时钟RCLK的相位移动预定的量。

然后，当延迟锁定环操作并且锁定内部时钟DLLCLK时，占空比调整部211可以根据第二占空比控制码F<0:15>而将第二时钟FCLK的相位移动预定的量。

最后，占空校正时钟DCCCLK的占空比可以被校正成50%并且输出所述占空校正时钟DCCCLK。

图8A和图8B中所示的操作波形图说明了根据一个实施例的操作，但本发明不局限于此。

根据一个实施例的占空比校正块200可以在延迟锁定环100调整内部时钟DLLCLK的相位之前调整占空校正时钟DCCCLK的上升沿的相位并且可以校正内部时钟DLLCLK的占空比。然后，当延迟锁定环100操作并且产生补偿了数据输出路径的延迟量的内部时钟DLLCLK时，占空比校正块200可以调整占空校正时钟DCCCLK的下降沿的相位并且可以再次校正内部时钟DLLCLK的占空比。

即，根据一个实施例的占空比校正块200可以在延迟锁定环100被锁定之前和之后通过改变占空校正时钟DCCCLK的上升沿的相位或下降沿的相位来调整占空比。

如上所述，根据一个实施例的半导体装置可以在延迟锁定环操作之前通过调整时钟的上升沿的相位来校正占空比。在图9中，半导体装置可以通过调整第一时钟RCLK的相位以调整占空校正时钟DCCCLK的上升沿的相位来执行第一占空比校正（S1）。

第一占空比校正步骤（S1）可以包括：检测占空校正时钟DCCCLK的占空比并且产生第一占空比控制码R<0:15>的步骤，以及响应于第一占空比控制码R<0:15>而调整第一时钟RCLK的相位并且校正占空比的步骤。

当完成第一占空比校正步骤（S1）时，半导体装置可以将外部时钟EXTCLK延迟可变延迟量，以及可以在延迟锁定步骤（S2）中产生锁定的内部时钟DLLCLK（例如，锁定的DLL时钟）。

延迟锁定步骤（S2）可以包括：响应于第一占空比控制码R<0:15>而调整模型延迟值的步骤，将DLL时钟延迟模型延迟值并且产生反馈时钟FBCLK的步骤，以及调整可变延迟量直到外部时钟EXTCLK的相位与反馈时钟FBCLK的相位一致为止并且产生DLL时钟的步骤。

当完成延迟锁定步骤（S2）时，半导体装置可以调整时钟的下降沿的相位以校正占空比。即，半导体装置可以通过调整第二时钟FCLK的相位以调整占空校正时钟DCCCLK的下降沿的相位来执行第二占空比校正（S3）。

第二占空比校正步骤（S3）可以包括：检测占空校正时钟DCCCLK的占空比并且产生第二占空比控制码F<0:15>的步骤，以及响应于第二占空比控制码F<0:15>而调整第二时钟FCLK的相位并且校正占空比的步骤。

尽管以上已经描述了某些实施例，但是本领域的技术人员将会理解的是，描述的实施例仅仅是示例性的。因此，不应基于所描述的实施例来限制本文描述的半导体装置及其时钟占空比校正方法。

Claims (19)

1.一种半导体装置的占空比校正方法，包括以下步骤：

第一占空比校正步骤：当通过校正外部时钟的占空比而产生占空校正时钟时，调整所述占空校正时钟的上升沿的相位；

延迟锁定步骤：响应于第一占空比校正结束信号，将所述外部时钟延迟可变延迟量，并且产生锁定的DLL时钟；以及

第二占空比校正步骤：响应于DLL锁定信号，调整所述占空校正时钟的下降沿的相位，

其中，当对所述占空校正时钟的上升沿的相位的调整完成时，所述第一占空比校正步骤产生所述第一占空比校正结束信号，以及当外部时钟的相位与反馈时钟的相位一致时，所述延迟锁定步骤产生DLL锁定信号。

2.如权利要求1所述的占空比校正方法，其中，所述第一占空比校正步骤包括以下步骤：

检测所述占空校正时钟的占空比，并且产生第一占空比控制码；以及

响应于所述第一占空比控制码来调整所述占空校正时钟的上升沿的相位。

3.如权利要求2所述的占空比校正方法，其中，所述延迟锁定步骤包括以下步骤：

响应于所述第一占空比控制码来调整模型延迟值；

将所述DLL时钟延迟所述模型延迟值，并且产生反馈时钟；以及

调整所述可变延迟量直到所述外部时钟的相位与所述反馈时钟的相位一致为止，并且产生所述DLL时钟。

4.如权利要求1所述的占空比校正方法，其中，所述第二占空比校正步骤包括以下步骤：

检测所述占空校正时钟的占空比，并且产生第二占空比控制码；以及

响应于所述第二占空比控制码来调整所述占空校正时钟的下降沿的相位。

5.一种半导体装置，包括：

占空比校正块，所述占空比校正块被配置成：通过校正内部时钟的占空比来产生占空校正时钟、在延迟锁定环被复位时调整所述占空校正时钟的上升沿的相位、以及接收DLL时钟信号并响应于所述DLL时钟信号来调整所述占空校正时钟的下降沿的相位；以及

所述延迟锁定环，被配置成：接收外部时钟和第一占空比校正结束信号以输出所述内部时钟，以及将所述外部时钟延迟可变延迟量以输出所述内部时钟，

其中，当所述延迟锁定环被锁定时，所述延迟锁定环产生所述DLL锁定信号，以及当对所述占空校正时钟的上升沿的相位的调整完成时，所述占空比校正块产生第一占空比校正结束信号。

6.如权利要求5所述的半导体装置，其中，所述占空比校正块包括：

占空比校正使能信号发生单元，所述占空比校正使能信号发生单元被配置成：响应于激活的锁定信号而激活占空比校正使能信号，以及在占空比校正结束信号被激活时将所述占空比校正使能信号去激活；

占空比锁定检测单元，所述占空比锁定检测单元被配置成：响应于激活的占空比校正使能信号而检测增量信号和减量信号上的变化，以及产生占空比锁定信号；以及

占空比校正结束信号发生单元，所述占空比校正结束信号发生单元被配置成：响应于激活的占空比锁定信号而激活所述占空比校正结束信号。

7.如权利要求5所述的半导体装置，其中，所述延迟锁定环包括：

可变延迟单元，所述可变延迟单元被配置成：响应于延迟量调整信号而调整所述外部时钟的延迟量，以及输出所述内部时钟；

延迟模型单元，所述延迟模型单元被配置成：将所述内部时钟延迟模型延迟值，以及产生反馈时钟；以及

相位比较单元，所述相位比较单元被配置成：将所述外部时钟的相位与所述反馈时钟的相位进行比较以产生所述延迟量调整信号，以及产生DLL锁定信号，所述DLL锁定信号在所述外部时钟的相位与所述反馈时钟的相位一致时被激活。

8.如权利要求7所述的半导体装置，其中，所述占空比校正块包括：

占空比校正使能信号发生单元，所述占空比校正使能信号发生单元被配置成：响应于DLL复位信号而激活第一校正使能信号、响应于DLL锁定信号而激活第二校正使能信号、以及当所述第一校正使能信号和所述第二校正使能信号中的一个被激活时激活占空比校正使能信号。

9.如权利要求8所述的半导体装置，其中，所述占空比校正块包括：

校正单元，所述校正单元被配置成：响应于所述第一校正使能信号而调整所述占空校正时钟的上升沿的相位，以及响应于所述第二校正使能信号而调整所述占空校正时钟的下降沿的相位。

10.如权利要求9所述的半导体装置，其中，所述校正单元还包括：

占空比检测部，所述占空比检测部被配置成：当所述占空比校正使能信号被激活时，检测所述占空校正时钟的占空比，以及产生增量信号和减量信号；

占空比控制码发生部，所述占空比控制码发生部被配置成：当所述第一校正使能信号被激活时响应于所述增量信号和所述减量信号而调整第一占空比控制码，以及当所述第二校正使能信号被激活时响应于所述增量信号和所述减量信号而调整第二占空比控制码；以及

占空比调整部，所述占空比调整部被配置成响应于所述第一占空比控制码和所述第二占空比控制码而校正所述内部时钟的占空比。

11.如权利要求10所述的半导体装置，其中，所述占空比调整部包括：

第一时钟调整部分，所述第一时钟调整部分被配置成响应于所述第一占空比控制码而调整所述内部时钟的相位以及输出第一时钟；

第二时钟调整部分，所述第二时钟调整部分被配置成响应于所述第二占空比控制码而调整所述内部时钟的相位以及输出第二时钟；以及

占空校正时钟发生部分，所述占空校正时钟发生部分被配置成产生在所述第一时钟的上升沿上升并且在所述第二时钟的下降沿下降的所述占空校正时钟。

12.如权利要求10所述的半导体装置，其中，所述占空比校正块还包括：

第一锁定检测部，所述第一锁定检测部被配置成：响应于激活的DLL复位信号而检测所述增量信号和所述减量信号并且产生第一占空比锁定信号；以及

第二锁定检测部，所述第二锁定检测部被配置成：响应于激活的DLL锁定信号而检测所述增量信号和所述减量信号并且产生第二占空比锁定信号。

13.如权利要求12所述的半导体装置，其中，所述占空比校正块还包括：

第一占空比校正结束信号发生部，所述第一占空比校正结束信号发生部被配置成当所述第一占空比锁定信号被激活时产生第一占空比校正结束信号；以及

第二占空比校正结束信号发生部，所述第二占空比校正结束信号发生部被配置成当所述第二占空比锁定信号被激活时产生第二占空比校正结束信号。

14.如权利要求13所述的半导体装置，其中，所述占空比校正使能信号发生单元还被配置成：当所述第一占空比校正结束信号被激活时将激活的第一校正使能信号去激活，以及当所述第二占空比校正结束信号被激活时将激活的第二校正使能信号去激活。

15.如权利要求13所述的半导体装置，其中，所述相位比较单元还被配置成：响应于激活的第一占空比校正结束信号而将所述外部时钟的相位和所述反馈时钟的相位进行比较，以产生延迟量调整信号。

16.如权利要求10所述的半导体装置，其中，所述延迟模型单元还被配置成响应于所述第一占空比控制码而调整模型延迟值。

17.如权利要求16所述的半导体装置，其中，所述延迟模型单元还被配置成：当所述第一占空比控制码增加时将所述模型延迟值的延迟量增加，以及当所述第一占空比控制码减小时将所述模型延迟值的延迟量减小。

18.一种半导体装置的占空比校正方法，包括以下步骤：

通过调整时钟的第一边沿的相位来校正占空比，并且产生占空校正时钟；以及

当第一占空比校正结束信号被使能时通过将所述占空校正时钟延迟可变延迟量来执行延迟锁定，并且产生锁定的DLL时钟，

其中，校正占空比的步骤包括：

检测所述占空校正时钟的占空比，

响应于检测所述占空校正时钟的占空比的结果来激活增量信号和减量信号中的一个，

响应于所述增量信号和所述减量信号来产生第一占空比控制码，

响应于所述增量信号和所述减量信号来使能第一占空比校正码信号；以及

响应于所述第一占空比控制码来调整时钟的第一边沿的相位，

其中，当对所述占空校正时钟的上升沿的相位的调整完成时，所述第一占空比校正步骤使能所述第一占空比校正结束信号，以及当外部时钟的相位与反馈时钟的相位一致时，所述延迟锁定使能DLL锁定信号。

19.如权利要求18所述的占空比校正方法，其中，所述第一边沿包括上升沿。