CN104539286B - 基频时钟产生电路 - Google Patents

Abstract

一种应用于时钟和高速接口系统中的基频时钟产生电路，接收控制逻辑产生的使能信号，包括电源单元、时钟单元、占空比校正单元、频率处理单元以及检测比较单元，所述检测比较单元检测所述频率处理单元的输出的时钟信号形成反馈信号反馈给所述占空比校正单元，所述占空比校正单元根据反馈信号将所述时钟选择模块输出的时钟信号进行预校正后输出到所述频率处理单元，使得所述频率处理单元对经预校正的所述时钟信号进行倍频、分频或直接输出预设占空比的时钟信号。对参考时钟做分频或缓冲，并提供额外的2倍频，可以将参考时钟的范围缩小4倍；对输入参考时钟进行特殊倍频、缓冲以及分频处理并修正输出时钟的占空比，降低后续系统的设计难度。

Description

基频时钟产生电路

技术领域

本发明涉及集成电路的基频时钟技术，特别是涉及一种应用于时钟和高速接口系统中的基频时钟产生电路。

背景技术

在高速接口系统应用中诸如PLL(Phase Locked Loop，锁相环)和高速接口等电路，往往需要一路相对频率较低的基频参考时钟，其中PLL主要是以此时钟作为倍频参考来实现参考频率的整数或者小数倍频，而高速接口中则主要用此时钟作为同步参考及内部倍频以及稳定采样速率。

然而用来做参考用的基频时钟的频率范围并非随意选取，针对高速接口，部分应用场合中，整机系统可能和接口电路的SERDES(SERializer(串行器)/DESerializer(解串器)的简称)部分基准时钟范围不一致，而不能直接提供给接口电路使用。

在PLL系统中，输入频率的范围如果太宽可能会造成PLL设计指标复杂化，特别是造成VCO(压控振荡器)所要求振荡范围变大，恶化噪声。

通常针对上述问题时，系统设计人员特别是SOC(System-on-a-Chip)设计人员只能在外围添加额外的参考处理电路，针对PLL倍频应用，参考时钟通常本身不能通过PLL倍频，因此多数情况只能做预分频或者缓冲处理。

而针对高速接口应用，由于参考时钟不合规格使用额外的PLL做倍频处理会增加系统的复杂度和成本。

发明内容

基于此，有必要提供一种可修正参考时钟的占空比，降低后续系统的设计难度的基频时钟产生电路。

一种基频时钟产生电路，接收控制逻辑产生的使能信号，包括电源单元、时钟单元、占空比校正单元、频率处理单元以及检测比较单元，其中：

所述电源单元产生干净的内部电源，为所述时钟单元供电，所述时钟单元在外部参考时钟和内部参考时钟中选择其中一路输出到所述占空比校正单元；

所述占空比校正单元输出端接所述频率处理单元的输入端，所述检测比较单元的输入端接所述频率处理单元的输出端，输出端接所述占空比校正单元；

所述检测比较单元检测所述频率处理单元的输出的时钟信号形成反馈信号反馈给所述占空比校正单元，所述占空比校正单元根据反馈信号将所述时钟选择模块输出的时钟信号进行预校正后输出到所述频率处理单元，使得所述频率处理单元对经预校正的所述时钟信号进行倍频、分频或直接输出预设占空比的时钟信号。

上述的基频时钟预处理电路使用干净的内部电源，高效低噪；对参考时钟做分频或缓冲，并提供额外的2倍频，可以将参考时钟的范围缩小4倍；对输入参考时钟进行特殊倍频、缓冲以及分频处理并修正输出时钟的占空比，降低后续系统的设计难度。

附图说明

图1为本发明较佳实施例中基频时钟产生电路的模块示意图；

图2为图1所示基频时钟产生电路中电源单元的电路原理图；

图3为图1所示基频时钟产生电路中内部振荡器的模块示意图；

图4为图3所示内部振荡器中振荡放大器的电路原理图；

图5为图1所示基频时钟产生电路中检测比较单元的电路原理图；

图6A为图1所示频率处理单元中的控制信号缓冲模块的电路原理图；

图6B为图1所示频率处理单元中的倍频信号产生模块的电路原理图；

图6C为图1所示频率处理单元中的分频信号产生模块的电路原理图；

图6D为图1所示频率处理单元中的输出信号选通模块的电路原理图；

图7A为图6D所示输出信号选通模块中的时钟沿选择电路的电路原理图；

图7B为图6D所示输出信号选通模块中的倍频输出延迟电路的电路原理图；

图8为图1所示基频时钟产生电路中占空比校正单元的模块示意图；

图9为图8所示占空比校正单元中第一种占空比校正单元的电路原理图；

图10为图8所示占空比校正单元中第二种占空比校正单元的电路原理图。

具体实施方式

为了使本发明要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

请参阅图1及图2，本发明较佳实施例中应用于时钟和高速接口系统中的基频时钟产生电路包括电源单元100、时钟单元200、检测比较单元400、频率处理单元500以及占空比校正单元600，所述占空比校正单元600输出端接所述频率处理单元500的输入端，所述检测比较单元400的输入端接所述频率处理单元500的输出端，输出端接所述占空比校正单元600。基频时钟产生电路接收控制逻辑产生的使能信号，在使能信号的控制下工作。控制逻辑的功能是控制模块各部分的使能关闭，实现不同工作模式的选择以及对外部的控制指令进行译码并输出成各个模块具体需要的控制信号。控制逻辑由普通的数字代码实现，不做详细描述。

所述电源单元100产生干净的内部电源，为所述时钟单元200供电，相对于其他电源电路而言，本设计使用的电路无需bandgap，高效低噪。所述时钟单元200在外部参考时钟和内部参考时钟中选择其中一路输出到所述占空比校正单元600。时钟单元200的主体采用交叉开关翻转的方式来产生自激振荡发生内部参考时钟，采用此种振荡方式可以克服传统环形振荡器频率不稳定的缺点，同时相对于LC振荡器没有电感集成问题。

所述检测比较单元400检测所述频率处理单元500的输出的时钟信号转化成直流电压并反馈给形成反馈信号反馈给所述占空比校正单元600用以构成占空校正负反馈环路；所述占空比校正单元600根据反馈信号将所述时钟单元200输出的时钟信号进行预校正后输出到所述频率处理单元500，使得所述频率处理单元500对经预校正的所述时钟信号进行倍频、分频或直接输出预设占空比的时钟信号output，如占空比为50％。

由于振荡器的性能直接影响输出时钟噪声特性，因此采用图2所示的电路用来隔离外部电路噪声，同时将高压电源转换成低压电源。具体为由外部供给的3.3V的第一输入电压VDD33和1.2V的第二输入电压VDD12，经过图2所示的电路转化为输出电压VDD1PX，并提供给时钟单元200。此种电路处理方法能够极大降低时钟单元200的内部振荡器210的相位噪声。

所述电源单元100包括第一PMOS管M1、第二PMOS管M2、第三PMOS管M3、第四PMOS管M4、第五PMOS管M5、第六PMOS管M6、第七PMOS管M7、第八PMOS管M8、第一NMOS管M9、第二NMOS管M10、第三NMOS管M11、第四NMOS管M12、第五NMOS管M13、第六NMOS管M14和第七NMOS管M15。

所述第一PMOS管M1的源极接第一输入电压VDD33(本实施例为3.3V)，第一PMOS管M1的栅极接第一使能信号EN_L，第一PMOS管M1的漏极接第二PMOS管M2的源极，所述第二PMOS管M2的栅极接第二使能信号SEL_N，所述第二PMOS管M2的漏极接第三PMOS管M3的漏极和栅极以及第四PMOS管M4的漏极、第五PMOS管M5的漏极，所述第三PMOS管M3的源极接比所述第一输入电压VDD33小的第二输入电压VDD12(本实施例为1.2V)，所述第四PMOS管M4的源极接所述第一输入电压VDD33，所述第四PMOS管M4的栅极接第三使能信号SEL_P，所述第四PMOS管M4的漏极接所述第二PMOS管M2的漏极，第五PMOS管M5的源极接所述第一输入电压VDD33，第五PMOS管M5的栅极接控制信号B，第五PMOS管M5的漏极接所述第二PMOS管M2的漏极，第六PMOS管M6和第七PMOS管M7的源极共接后接所述第二PMOS管M2的漏极，第六PMOS管M6和第七PMOS管M7漏极共接后接所述第八PMOS管M8的源极，第六NMOS管M6接所述第一使能信号EN_L，第七NMOS管M7的栅极接所述第二使能信号SEL_N，所述第八PMOS管M8的栅极接地，所述第八PMOS管M8的漏接接所述第一NMOS管M9的漏极、第二NMOS管M10的栅极以及第三NMOS管M11的栅极。

所述第一NMOS管M9的栅极接所述第一使能信号EN_L，所述第一NMOS管M9的源极接地，所述第二NMOS管M10的漏接和源极接地，所述第三NMOS管M11的漏极接所述第一输入电压VDD33，所述第三NMOS管M11的源极接第四NMOS管M12的漏极、第五NMOS管M13的漏极和第六NMOS管M14的栅极，且作为所述电源单元100的输出端输出的输出电压VDD1PX，所述第四NMOS管M12的源极接第七NMOS管M15的漏极，栅极接偏置电路(未示出)的第一偏置电压BIAS1，所述第七NMOS管M15的源极接地，栅极接偏置电路的第二偏置电压BIAS2，第五NMOS管M13的栅极接所述第一使能信号EN_L，源极接地，所述第六NMOS管M14的源极和漏极接地。

所述控制信号B由两个使能信号(第三使能信号SEL_P和第四使能信号EN)经过与非门后再经过非门产生。

电源单元100的主要功能是产生介于1.2V和3.3V之间的输出电压VDD1PX，供时钟单元200内部使用。电源单元100有两路输入电压，分别为第一输入电压VDD33、第二输入电压VDD12，输出电源为VDD1PX。A模块主要由受使能信号EN_L、SEL_N控制的倒比管和源级接到第二输入电压VDD12的MOS管组成。EN_L、SEL_N、SEL_P均为使能信号。B模块由一个射级跟随电路组成，第一偏置电压BIAS1、第二偏置电压BIAS2连接到时钟单元的偏置电路。

请继续参考图1，时钟单元200包括内部振荡器210和时钟选择模块220，内部振荡器210采用交叉开关翻转的方式来产生自激振荡产生内部参考时钟；时钟选择模块220接收所述使能信号，在外部参考时钟和内部参考时钟间中选择其中一路以输出。时钟选择模块220虽是在外部参考时钟和内部参考时钟间中选择其中一路输出，但其输出端口也有两个(ACLKN/ACLKP)。其中，外部参考时钟由外部时钟300产生，电路结构和功能具有通用性，不做详细介绍。

请参阅图1、图2和图3，内部振荡器210包括振荡放大器(OSC_COMP)212、缓冲单元(OBUFFER)214以及差分反馈单元(CLK_SENDTODIFF)216，所述缓冲单元214的两个输入端INNT/INPT接所述振荡放大器212的两个输出端OUTP/OUTN，所述差分反馈单元216的输入端IN接所述缓冲单元214的两个输出端OUTPT/OUTNT的其中一个OUTPT，两个输出端OUTPS/OUTNS将差分反馈信号SELN/SELP反馈给所述振荡放大器212，所述振荡放大器212接受两个所述差分反馈信号SELN/SELP产生稳定振荡并输出时钟信号，所述缓冲单元214将所述振荡放大器212输出的时钟信号缓冲后输出两路所述内部参考时钟至所述时钟选择模块220。其中缓冲单元(OBUFFER)214以及差分反馈单元(CLK_SENDTODIFF)216电路结构和功能具有通用性，不做详细介绍。另外，振荡放大器212、缓冲单元214以及差分反馈单元216的工作电源VDD1PX均由电源单元100提供。

在一个实施例中，振荡放大器(OSC_COMP)212的结构如图4所示，所述差分反馈单元216的差分反馈信号SELN/SELPSELP为反相的时钟信号，在SELP和SELN的控制下，标准传输门T1、T4和T2、T3交替导通，并产生反向的差分压差，传送到Xo、Yo两处给B区域的放大器放大，并放大输出到C区域(Uo/Vo)产生输出信号。C区域所示电路将输出信号做电压转换并稳定共模压后，最终由OUTP、OUTN输出电压。此外IBIAS1和IBIAS2为偏置电流，BIAS 2和BIAS1为偏置电压，EN(同电源单元200的第四使能信号EN)为使能关断信号，他们均由外部的通用控制电路产生。

请结合图1和图5，检测比较单元400在所述使能信号的控制下，将所述频率处理单元500输出的时钟信号的占空比转化为直流电压作为两路所述反馈信号SENN/SENP反馈给所述占空比校正单元600。

图5为一个实施例中的检测比较单元400的结构图。SENSEROP_2模块为其输入级，输入端口是INN和INP，输入方波经过电阻R1，R2和MOS电容M1,M2构成的低通滤波器滤波变为直流电平，输入比较电路。SENSEROP_2模块通过I1和I2连接折叠运放的增益级SENSEROP_3模块。SENSOROP_3模块为上下两层电流镜构成的通用模块。SENSEROP_3模块的输出SENN和SENP连接SENSEROP_4模块，SENSEROP_4模块为输出电位矫正电路，其输出I_12连接SENSEROP_3模块，构成负反馈。整个电路由SENSEROP_1模块提供偏置，IBIAS6连接SENSEROP_3，SENSEROP_4模块的N管，为最下层电流镜提供偏置。VBIAS连接SENSEROP_3，SENSEROP_4模块电流镜中间一层的N管。I_15和I_10为SENSEROP_2，SENSEROP_3，SENSEROP_4模块的上面两层电流镜提供偏置。SYS_PDP和SYS_PDN连接SENSEROP_1模块的下拉N管，控制SENSEROP_1模块的开启或关断。从而控制整个SENSEROP模块的开启或关断。

请参阅图1、6A、6B、6C和6D，频率处理单元500包括：控制信号缓冲模块510、倍频信号产生模块520、分频信号产生模块530和输出信号选通模块540。

控制信号缓冲模块510接收所述使能信号缓冲后直接输出，控制信号缓冲模块510为控制信号缓冲，所有控制信号均由控制逻辑产生。并通过后表1、表2所示方式控制频率处理单元500处于分频，倍频，还是缓冲模式。

参考图6A，控制信号缓冲模块510模块输入信号CKO_ENN(使能信号)、CKD_ENN(使能信号)、CKM_ENN(使能信号)经过两组反相器，分别产生同相信号CKO_ENN_P、CKD_ENN_P、CKM_ENN_P，和反向信号CKO_ENN_N、CKD_ENN_N、CKM_ENN_N。控制信号缓冲模块510模块通过CKO_ENN_N、CKD_ENN_N、CKO_ENN_P、CKD_ENN_P连接输出信号选通模块540模块的时钟沿选择电路542。控制信号缓冲模块510模块通过CKD_ENN_N连接分频信号产生模块530模块。控制信号缓冲模块510模块通过CKM_ENN_N连接倍频信号产生模块520模块。

参考图6B，倍频信号产生模块520接收所述使能信号和所述时钟单元输出的时钟信号，产生倍频时钟脉冲信号。给输出信号选通模块540模块提供脉冲时钟组合OUTNI_ND、OUTPI_ND、OUTNL、OUTPL。

输入INPL1(使能信号)、INNL1(使能信号)、SYS_PDN(时钟信号)、SYS_PDP(时钟信号)通过两个电压转换模块(1PXTO1P2/1PXTO1P2_PLL)模块后进行交叉连接，CKM_ENN_N通过两个与非门控制其中两路延时信号。倍频信号产生模块520模块输出的四相时钟通过OUTNI_ND、OUTPI_ND、OUTNL、OUTPL连接到输出信号选通模块540模块的时钟沿选择电路542。

参考图6C，分频信号产生模块530接收所述使能信号，产生分频时钟脉冲信号。输入为INNL(使能信号)2和INPL2(使能信号)。分频后的输出信号I70_A连接到输出信号选通模块540模块的时钟沿选择电路542。其中，模块LATCH为锁存器，信号I70_A是最终的2分频输出将输出到输出信号选通模块540模块的时钟沿选择电路542根据系统需求做输出选择。

参考图6D，输出信号选通模块540，接收所述控制信号缓冲模块510、倍频信号产生模块520、分频信号产生模块530产生的信号以及所述使能信号，对经预校正的所述时钟信号进行倍频、分频或直接输出预设占空比的时钟信号output。

请参阅图6D、图7A和图7B，输出信号选通模块540包括时钟沿选择电路(TTG_SELECT)542、寄存电路(REGESTER)544和倍频输出延迟电路(CTE_LOOP)546，其中：所述寄存电路的输入端接所述时钟沿选择电路542的输出端output，所述倍频输出延迟电路546的输入端接所述寄存电路的输入端Reg_out，输出端向所述时钟沿选择电路542提供倍频触发信号P_GATE，所述时钟沿选择电路542在所述使能信号以及所述倍频触发信号的控制下将经预校正的所述时钟信号进行倍频、分频或直接输出预设占空比的时钟信号output。参考图7A，时钟沿选择电路542包括倍频模块(TTG_SELECT_1)、分频模块(TTG_SELECT_2)和直通模块(TTG_SELECT_3)。

时钟沿选择电路542与外部各模块的端口连接方式如下表1：

表1：时钟沿选择电路的引脚与外部信号线连接

时钟沿选择电路542处于不同工作方式时的内部引脚状态如表2，“W”表示所接外部信号线正常工作，“0”表示外部信号被控制强制拉低，“1”表示外部信号被控制逻辑强制拉高。

	A	B	C	D	E	F	H	I	J	K	L	M
													倍频		W	W	W	W	W	W	1	0	W	1	0
分频		1	0	0	0	0	W	0	1	W	1	0
													直通		1	0	0	0	0	W	1	0	W	0	1
关断		1	0	0	0	0	W	1	0	W	1	0

表2：时钟沿选择电路不同工作方式各引脚状态

时钟沿选择电路542最终产生倍频、分频、直通(缓冲)形式的OUT时钟信号并输出。

时钟沿选择电路542输出的output信号除输出外同时会通过寄存电路复接至寄存电路544用于产生倍频触发。寄存电路544为普通的寄存器缓冲，此处不做介绍。

寄存电路544将output信号复接放大至CTR_LOOP用以产生倍频触发信号P_GATE。

请参阅图7B，为倍频输出延迟电路564，主要分为RC衰减网络，误差放大，可控延迟线。倍频输出延迟电路564由三部分构成：输入部分通过对3.3V电源电压进行电阻分压得1.65V电压(至INP端)和反相器输出电平(INN)进行比较。其中IN接寄存电路544的输出Reg_out,CTR_LOOP_1区域的运放为比较器模块，具体电路为普通套桶式开环运放。比较输出的结果输入延时单元(DELAY_LINE)，对延时单元进行控制。输出通过P_GATE接倍频分频直通选择电路。延时单元(DELAY_LINE)由普通反相器串联构成。

请参阅图1和图8，占空比校正单元600的输入信号ACLKN，ACLKP来自时钟选择模块220。控制信号SENN，SENP来自占空比检测比较单元400电路，用于对输入信号ACLKN和CLKP的下降沿进行控制进而调节其占空比。RS_PULL为上下拉信号。其输出BCLKN，BCLKP连接频率处理单元500的倍频信号产生模块520的输入。

占空比校正单元600包括第一至第十占空比校正单元(cell1……cell10)、第一开关管Q1以及第二开关管Q2，其中，第一至第八占空比校正单元(cell1……cell8)结构相同，包括第一输入端A、第二输入端B、第三输入端C和输出端OUT，第九和第十占空比校正单元(cell9/cell10)结构相同，包括第一输入端B、第二输入端C和输出端OUT；

所述第一、第二、第三、第四占空比校正单元cell1、cell2、cell3、cell4的第一输入端接来自检测比较单元400的第一路所述反馈信号SENN；所述第一、第二、第三、第四cell1、cell2、cell3、cell4占空比校正单元的第二输入端B分别接所述时钟选择模块220的第一输出端ACKLN、第一占空比校正单元cell1的输出端、第二占空比校正单元cell2的输出端、第三占空比校正单元cell3的输出端，所述第一、第二、第三、第四占空比校正单元的cell1、cell2、cell3、cell4第三输入端分别接所述第五、第六、第七、第八占空比校正单元cell5、cell6、cell7、cell8的输出端；

所述第五、第六、第七、第八cell5、cell6、cell7、cell8占空比校正单元的第一输入端接来自检测比较单元400的第二路所述反馈信号SENP；所述第五、第六、第七、第八占空比校正单元cell5、cell6、cell7、cell8的第二输入端分别接所述时钟选择模块220的第二输出端ACKLN、第五占空比校正单元cell5的输出端、第六占空比校正单元cell6的输出端、第七占空比校正单元cell7的输出端，所述第五、第六、第七、第八占空比校正单元cell5、cell6、cell7、cell8的第三输入端分别接所述第一、第二、第三、第四占空比校正单元cell1、cell2、cell3、cell4的输出端；

所述第九占空比校正单元cell9的第一输入端接所述第四占空比校正单元cell4的输出端、所述第一开关管Q1的输出端，所述第九占空比校正单元cell9的第二输入端接所述第十占空比校正单元cell10的输出端，所述第十占空比校正单元cell10的第一输入端接所述第八占空比校正单元cell8的输出端、所述第二开关管Q2的输入端，所述第十占空比校正单元cell10的第二输入端接所述第九占空比校正单元cell9的输出端，所述第一开关管Q1的输入端接上拉电源，控制端接上拉信号RS_PULL；所述第二开关管Q2的输出端接地，控制端接下拉信号RE_PULL，第九占空比校正单元cell9的输出端输出第一预校正时钟信号BCLKN，作为时钟信号SYS_PDN输入到倍频信号产生模块520；所述第十占空比校正单元cell10的输出端输出第二预校正时钟信号BCLKP，作为时钟信号SYS_PDP输入到倍频信号产生模块520。

参考图9，第一至第八占空比校正单元(cell1……cell8)包括为P型MOS管的第三开关管Q3和第四开关管Q4，以及为N型MOS管的第五开关管Q5、第六开关管Q6、第七开关管Q7和第八开关管Q8。

所述第三开关管Q3的源极和第四开关管Q4的源极接工作电源，所述第三开关管Q3的漏极和第四开关管Q4的漏极接所述第五开关管Q5的漏极、所述第八开关管Q8的栅极、并作为所述输出端OUT，所述第五开关管Q5的栅极作为所述第一输入端A，第五开关管Q5源极接所述第六开关管Q6的漏极，所述第六开关管Q6的栅极接所述第三开关管Q3的栅极并作为所述第二输入端B，第六开关管Q6源极接所述第七开关管Q7的漏极，所述第七开关管Q7的栅极接所述第四开关管Q4的栅极并作为所述第三输入端C，所述第七开关管Q7源极与所述第八开关管Q8的源极、漏极一起接地。

后一个单元的输入接前一个单元和另一路的输出这样逐级交叉连接。比较电路产生的高低电平分别控制两路校正单元的第一输入端端口，从而控制两路方波的下降沿时间，以达到调整占空比的目的。两路反向信号通过正反馈来使波形达到对称。

参考图10，第九和的第十占空比校正单元cell9、cell10包括为P型MOS管的第九开关管Q9和第十开关管Q10，以及为N型MOS管的第十一开关管Q11、第十二开关管Q12、第十三开关管Q13和第十四开关管Q14。

所述第九开关管Q9的源极和第十开关管Q10的源极接工作电源，所述第九开关管Q9的漏极和第十开关管Q10的漏极共接，且所述第九开关管Q9的漏极接所述第十一开关管Q11的漏极，所述第十开关管Q10的漏极接所述第十二开关管Q12的漏极并作为所述输出端OUT，所述第十一开关管Q11的栅极与所述第九开关管Q9的栅极共接并作为所述第一输入端B，所述第十三开关管Q13的漏极接所述第十一开关管Q11的源极，第十三开关管Q13的栅极和所述第十开关管Q10的栅极以及第十四开关管Q14的栅极一起作为所述第二输入端C，第十三开关管Q13的源极接地，所述第十二开关管Q12的栅极也作为所述第一输入端B，所述第十四开关管Q14的漏极接所述第十二开关管Q12的源极，第十四开关管Q14源极接地。

结合图1，整个基频时钟产生电路工作方式由控制逻辑控制。具体控制线的时序见单元描述：

a.系统上电后，首先电源单元启动产生一路干净的电源供给内部振荡器210。

b.内部振荡器210产生一路额定的时钟供给时钟选择模块220；

c.时钟选择模块220在控制逻辑控制下在外部时钟和内部振荡时钟间选择一路输出给占空校正单元600。

d.占空校正单元600在检测比较单元400的输出控制电压下对输出给频率处理单元的输入时钟信号做占空预处理。

e.频率处理单元500对频率进行处理后输出一组2倍频率、50％频率或缓冲系统需要时钟供外部使用。同时转接一路信号给检测比较单元400，检测比较单元400检测输出最终时钟是否为50％占空，将占空误差检测出反馈给占空校正单元600。

上述的基频时钟预处理电路使用干净的内部电源，高效低噪；对参考时钟做分频或缓冲，并提供额外的2倍频，可以将参考时钟的范围缩小4倍；对输入参考时钟进行特殊倍频、缓冲以及分频处理并修正输出时钟的占空比，降低后续系统的设计难度。

以上所述实施例仅表达了本发明的几种实施方式，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种基频时钟产生电路，接收控制逻辑产生的使能信号，其特征在于，包括电源单元、时钟单元、占空比校正单元、频率处理单元以及检测比较单元，其中：

所述电源单元产生干净的内部电源，为所述时钟单元供电，所述时钟单元在外部参考时钟和内部参考时钟中选择其中一路输出到所述占空比校正单元；

所述占空比校正单元输出端接所述频率处理单元的输入端，所述检测比较单元的输入端接所述频率处理单元的输出端，输出端接所述占空比校正单元；

所述检测比较单元检测所述频率处理单元的输出的时钟信号形成反馈信号反馈给所述占空比校正单元，所述占空比校正单元根据反馈信号将所述时钟单元输出的时钟信号进行预校正后输出到所述频率处理单元，使得所述频率处理单元对经预校正的所述时钟信号进行倍频、分频或直接输出预设占空比的时钟信号；

所述频率处理单元包括：

控制信号缓冲模块，接收所述使能信号缓冲后直接输出；

倍频信号产生模块，接收所述使能信号和所述时钟单元输出的时钟信号，产生倍频时钟脉冲信号；

分频信号产生模块，接收所述使能信号，产生分频时钟脉冲信号；

输出信号选通模块，接收所述控制信号缓冲模块、倍频信号产生模块、分频信号产生模块产生的信号以及所述使能信号，对经预校正的所述时钟信号进行倍频、分频或直接输出预设占空比的时钟信号。

2.根据权利要求1所述的基频时钟产生电路，其特征在于，所述输出信号选通模块包括时钟沿选择电路、寄存电路和倍频输出延迟电路，其中：

所述寄存电路的输入端接所述时钟沿选择电路的输出端，所述倍频输出延迟电路的输入端接所述寄存电路的输入端，输出端向所述时钟沿选择电路提供倍频触发信号，所述时钟沿选择电路在所述使能信号以及所述倍频触发信号的控制下将经预校正的所述时钟信号进行倍频、分频或直接输出预设占空比的时钟信号。

3.根据权利要求1或2所述的基频时钟产生电路，其特征在于，所述时钟单元包括：

内部振荡器，采用交叉开关翻转的方式来产生自激振荡产生内部参考时钟；

时钟选择模块，接收所述使能信号，在外部参考时钟和内部参考时钟间中选择其中一路以输出。

4.根据权利要求3所述的基频时钟产生电路，其特征在于，所述内部振荡器包括振荡放大器、缓冲单元以及差分反馈单元，其中：

所述缓冲单元的两个输入端接所述振荡放大器的两个输出端，所述差分反馈单元的输入端接所述缓冲单元的两个输出端的其中一个，两个输出端将差分反馈信号反馈给所述振荡放大器，所述振荡放大器接受两个所述差分反馈信号产生稳定振荡并输出时钟信号，所述缓冲单元将所述振荡放大器输出的时钟信号缓冲后输出两路所述内部参考时钟。

5.根据权利要求1或2所述的基频时钟产生电路，其特征在于，所述检测比较单元在所述使能信号的控制下，将所述频率处理单元输出的时钟信号的占空比转化为直流电压作为两路所述反馈信号反馈给所述占空比校正单元。

6.根据权利要求5所述的基频时钟产生电路，其特征在于，所述占空比校正单元包括第一至第十占空比校正单元、第一开关管以及第二开关管，其中，第一至第八占空比校正单元结构相同，包括第一输入端、第二输入端、第三输入端和输出端，第九和第十占空比校正单元结构相同，包括第一输入端、第二输入端和输出端；

所述第一、第二、第三、第四占空比校正单元的第一输入端接第一路所述反馈信号；所述第一、第二、第三、第四占空比校正单元的第二输入端分别接所述时钟选择模块的第一输出端、第一占空比校正单元的输出端、第二占空比校正单元的输出端、第三占空比校正单元的输出端，所述第一、第二、第三、第四占空比校正单元的第三输入端分别接所述第五、第六、第七、第八占空比校正单元的的输出端；

所述第五、第六、第七、第八占空比校正单元的第一输入端接第二路所述反馈信号；所述第五、第六、第七、第八占空比校正单元的第二输入端分别接所述时钟选择模块的第二输出端、第五占空比校正单元的输出端、第六占空比校正单元的输出端、第七占空比校正单元的输出端，所述第五、第六、第七、第八占空比校正单元的第三输入端分别接所述第一、第二、第三、第四占空比校正单元的的输出端；

所述第九占空比校正单元的第一输入端接所述第四占空比校正单元的输出端、所述第一开关管的输出端，所述第九占空比校正单元的的第二输入端接所述第十占空比校正单元的输出端，所述第十占空比校正单元的第一输入端接所述第八占空比校正单元的输出端、所述第二开关管的输入端，所述第十占空比校正单元的的第二输入端接所述第九占空比校正单元的输出端，所述第一开关管的输入端接上拉电源，控制端接上拉信号；所述第二开关管的输出端接地，控制端接下拉信号，所述第九占空比校正单元和所述第十占空比校正单元的输出端分别输出第一预校正时钟信号、第二预校正时钟信号到所述频率处理单元。

7.根据权利要求6所述的基频时钟产生电路，其特征在于，所述第一至第八占空比校正单元包括为P型MOS管的第三开关管和第四开关管，以及为N型MOS管的第五开关管、第六开关管、第七开关管和第八开关管，其中：

所述第三开关管的源极和第四开关管的源极接工作电源，所述第三开关管的漏极和第四开关管的漏极接所述第五开关管的漏极、所述第八开关管的栅极、并作为所述输出端，所述第五开关管的栅极作为所述第一输入端，源极接所述第六开关管的漏极，所述第六开关管的栅极接所述第三开关管的栅极并作为所述第二输入端，源极接所述第七开关管的漏极，所述第七开关管的栅极接所述第四开关管的栅极并作为所述第三输入端，源极与所述第八开关管的源极、漏极一起接地。

8.根据权利要求6所述的基频时钟产生电路，其特征在于，所述第九和第十占空比校正单元包括为P型MOS管的第九开关管和第十开关管，以及为N型MOS管的第十一开关管、第十二开关管、第十三开关管和第十四开关管，其中:

所述第九开关管的源极和第十开关管的源极接工作电源，所述第九开关管的漏极和第十开关管的漏极共接，且所述第九开关管的漏极接所述第十一开关管的漏极，所述第十开关管的漏极接所述第十二开关管的漏极并作为所述输出端，所述第十一开关管的栅极与所述第九开关管的栅极共接并作为所述第一输入端，所述第十三开关管的漏极接所述第十一开关管的源极，栅极和所述第十开关管的栅极以及第十四开关管的栅极一起作为所述第二输入端，源极接地，所述第十二开关管的栅极也作为所述第一输入端，所述第十四开关管的漏极接所述第十二开关管的源极，源极接地。

9.根据权利要求1所述的基频时钟产生电路，其特征在于，所述电源单元包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管，其中：

所述第一PMOS管的源极接第一输入电压，栅极接第一使能信号，漏极接第二PMOS管的源极，所述第二PMOS管的栅极接第二使能信号，所述第二PMOS管的漏极接第三PMOS管的漏极和栅极以及第四PMOS管的漏极、第五PMOS管的漏极，所述第三PMOS管的源极接比所述第一输入电压小的第二输入电压，所述第四PMOS管的源极接所述第一输入电压，所述第四PMOS管的栅极接第三使能信号，第五PMOS管的源极接所述第一输入电压，第五PMOS管的栅极接控制信号，第六PMOS管和第七PMOS管的源极共接后接所述第二PMOS管的漏极，第六PMOS管和第七PMOS管的漏极共接后接所述第八PMOS管的源极，所述第六PMOS管的栅极接所述第一使能信号、所述第七PMOS管的栅极接所述第二使能信号，所述第八PMOS管的栅极接地，所述第八PMOS管的漏接接所述第一NMOS管的漏极、第二NMOS管的栅极以及第三NMOS管的栅极，所述第一NMOS管的栅极接所述第一使能信号，所述第一NMOS管的源极接地，所述第二NMOS管的漏接和源极接地，所述第三NMOS管的漏极接所述第一输入电压，源极接第四NMOS管的漏极、第五NMOS管的漏极和第六NMOS管的栅极，且作为所述电源单元的输出端，所述第四NMOS管的源极接第七NMOS管的漏极，栅极接第一偏置电压，所述第七NMOS管的源极接地，栅极接第二偏置电压，第五NMOS管的栅极接所述第一使能信号，源极接地，所述第六NMOS管的源极和漏极接地；

所述控制信号由两个使能信号经过与非门后再经过非门产生。