CN112953528B - 高频宽带高精度锁相环性能增强技术 - Google Patents
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- 238000005516 engineering process Methods 0.000 title claims abstract description 55
- 238000000034 method Methods 0.000 claims description 31
- 230000003321 amplification Effects 0.000 claims description 9
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 9
- 238000007493 shaping process Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 230000000694 effects Effects 0.000 claims description 4
- 230000002708 enhancing effect Effects 0.000 abstract description 9
- 238000004891 communication Methods 0.000 abstract description 4
- 230000008878 coupling Effects 0.000 abstract 1
- 238000010168 coupling process Methods 0.000 abstract 1
- 238000005859 coupling reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000004088 simulation Methods 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 5
- 238000013461 design Methods 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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Abstract
本发明提出了对于飞速发展的无线通信系统中重要的电路模块——锁相环的各种性能增强技术，使其具有高频、宽带、高精度等优点，包括三个技术内容：射频模块高频增益倍增技术，在普通的差分共源放大电路基础上，引入了负电阻耦合对管技术以提升电路整体跨导进而提升增益；基于累加器和Δ‑Σ调制器的两级小数分频技术，使得在小数分频的精度非常高时，电路的功耗与面积不会同单级小数分频器一样呈几何增长；高线性度与大输出范围的电荷泵技术，提升了电荷泵的工作频率，降低了失配。本发明所提出的三种电路模块一般集成于锁相环中使用。
Description
技术领域
本发明涉及高频宽带高精度锁相环性能增强技术，属于射频集成电路设计中锁相环技术领域。
背景技术
如今，通信技术飞速发展，现代社会开始逐渐步入5G时代。目前绝大多数射频系统的工作频率均在GHz数量级，而传统晶体振荡器受制于自身材质以及技术问题，只能产生MHz数量级的振荡信号，并且抖动高，无法满足现代射频通信系统的精度与速度需求。为解决这一难题，锁相环应运而生。锁相环是采用闭环的方法，通过负反馈来使得电路整体振荡频率与相位锁定于参考时钟的频率与相位，并且可以通过引入整数或小数分频器，产生任意分频比的输出频率。可以说，锁相环技术现代通信电路不可或缺的基石。
锁相环种类有许多种，应用最广、实现成本最低的是电荷泵锁相环。电荷泵锁相环整体电路包括鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和分频器。其工作原理为：压控振荡器输出振荡信号，经过分频器分频后与参考时钟通过鉴频鉴相器进行频率与相位的比较，此时频率与相位差转为电压信号，该电压信号控制电荷泵对低通滤波器进行充电或放电，滤波后的电压再送入压控振荡器中，控制输出振荡信号频率变化，由此往复直到环路达到稳态。
锁相环是一种复杂的负反馈环路，其包含了几乎所有的电路种类，如属于射频电路的射频分频器、射频输出器，属于模拟电路的电荷泵，属于数字电路的小数分频器，等等。目前，如何设计低抖动、低功耗、高精度、高频带覆盖范围的锁相环对于射频电路设计者是一大挑战。
发明内容
本发明提出了高频宽带高精度锁相环性能增强技术，其目的是提高锁相环中部分模块的性能，使得锁相环整体具有高频带覆盖范围、高精度等优点。本发明提出的高频宽带高精度锁相环性能增强技术具体包括三个技术内容，由图1所示：射频模块高频增益倍增技术、基于累加器和Δ-Σ调制器的两级小数分频技术、高线性度与大输出范围的电荷泵技术。本发明提出的三种模块一般集成至锁相环中使用，如图2所示。
其中，射频模块高频增益倍增技术是为了解决当设计所采用的工艺节点不足以支持高速度的射频信号处理能力而提出。如当采用180nm CMOS工艺，其射频器件标准电源电压为3.3V，而经仿真，当电路速度达到7GHz及以上时采用3.3V标准射频器件构建的放大电路，其增益很难达到0dB以上。为了解决这一致命问题，引入了差分对负电阻耦合对管技术。通过采用180nm CMOS设计库中的1.8V深N阱器件作为负电阻结构并精心设计电路直流工作点使其任意两端电压都不会达到击穿电压，在同等电流消耗的情况下，提升射频放大电路的等效跨导，放大增益倍增为原来的数倍，达到10dB以上，一举解决了当采用诸如180nmCMOS工艺节点在频率为7GHz及以上的射频放大电路的增益问题；
其中，基于累加器和Δ-Σ调制器的两级小数分频技术是为了解决小数分频分辨率达到很高精度时的电路功耗与面积将成几何倍数增长的问题。目前，锁相环的小数分频大多都是基于单级Δ-Σ调制器来实现，其分辨率普遍不高于20个比特位，即精度大于1/220。当分辨率再上升时，采用单级Δ-Σ调制器来实现将会使得综合出的电路与版图十分庞大，功耗和面积会显著增加。为了解决这一问题，将传统的单级Δ-Σ调制小数分频结构改为两级小数分频技术，将14比特位的累加器与20比特位的三阶噪声整形Δ-Σ调制器相结合，将数字累加器的输出作为数字三阶噪声整形Δ-Σ调制器输入的数字扰动，从而以很少的面积与功耗的代价实现更高位数的小数分频分辨率，精度可达到1/234；
其中，高线性度与大输出范围的电荷泵技术是为了解决电荷泵在高参考时钟频率，如50MHz以上时的性能不足而提出。提出的电荷泵采用共源共栅结构，输入为全差分控制信号UP、UPB、DN、DNB，输出为单端0.3～2.4mA可调节的电流输出，在180nm CMOS工艺的3.3V电源电压下，该电荷泵能达到0.5～2.7V的大电压输出范围，且在该范围内能达到小于3％的输出电流失配。此外，该电荷泵具有7个比特位的可调泄露电流以优化锁相环整体性能，该电荷泵最高工作频率为130MHz，普遍高于大多数采用同工艺的现有电荷泵；
本发明是通过如下技术方案实现的：
所述高频宽带高精度锁相环性能增强技术包括以下电路模块：采用高频增益倍增技术的射频放大器、基于累加器和Δ-Σ调制器的两级小数分频器、高线性度与大输出范围的电荷泵；
其中，采用高频增益倍增技术的射频放大器结构由图3所示，采用差分输入、差分输出的共源级放大电路结构，输入放大对管M1、M2与交叉耦合负电阻对管M3、M4均采用1.8V深N阱器件，其衬底可与源极短接，消除衬底偏置效应，降低阈值电压，提升了电路速度，并且交叉耦合负电阻对管M3、M4进一步提升了共源放大电路的等效跨导。偏置电流镜采用了使能信号EN与多级控制字S0、S1控制对应的电流镜是否开启，以获得可调节的输出功率，该电路在7.8GHz的正弦输入信号可达到15dB左右；
其中，基于累加器和Δ-Σ调制器的两级小数分频技术架构由图4所示，该电路整体采用硬件描述语言编写与综合，采用两级结构，将累加器的输出用于三阶噪声整形的数字输入扰动，以很小的面积及功耗实现了最高1/234的小数分频分辨率，其等效分频比N可由公式(1)给出：
其中，X为16位整数输入，Y1为20位第一级小数输入，Z1为第一级固定值除数，为220＝1048576，Y2为14位第二级小数输入，Z2为14位第二级可变除数；
其中，高线性度与大输出范围的电荷泵结构由图5所示，由电荷泵偏置电路和核心电路相连接构成，偏置电路采用带隙基准模块所提供的1.22V标准带隙基准电压VBG通过一个电压转电流模块生成偏置电流，该偏置电流再通过低压共源共栅电流镜生成各个偏置电压VBN1、VBN2、VBP1、VBP2、VBPX1、VBPX2，为电荷泵核心电路提供各个晶体管的偏置电压。与直接采用偏置电流输入不同，该偏置电路采用带隙基准电压作为输入，受工艺、电压、温度变化更小，鲁棒性更高。核心电路采用共源共栅结构，输出电流可由控制字C(2:0)控制大小。范围为0.3～2.4mA，并且输出电流还可由控制字BL(6:0)控制泄露电流大小，提升电荷泵性能。电荷泵整体自带使能信号EN，当EN为低电平时，电荷泵进入三态输出(高阻态)，此时偏置电路与核心电路功耗极低；
所述高频宽带高精度锁相环性能增强技术，其各模块工作模式设置具体包括如下步骤：
步骤一：供电与信号连接，具体包括如下子步骤：
步骤1.1射频放大器设置。电源设置为直流3.3V，输入信号VIP、VIN的共模电平VCM设置为3.3V，输出信号VOP、VON与锁相环芯片外匹配网络相连，偏置电流设置为50μA，使能信号EN设置为高电平，输出功率控制字S0、S1视情况设置为高低电平；
步骤1.2两级小数分频器设置。电源设置为直流1.8V，时钟CLK与锁相环中多模分频器输出时钟相连，复位信号NRST设置为低电平，分频比控制字X(15:0)、Y1(19:0)、Y2(13:0)、Z2(13:0)视锁相环所需分频比情况设置为高低电平，输出P(12:0)、S(2:0)与锁相环中多模分频器的输入控制字相连；
步骤1.3电荷泵设置。电源设置为直流3.3V，输入信号UP、UPB、DN、DNB与锁相环中鉴频鉴相器相连，输入参考电压VBG与带隙基准源输出相连，使能信号EN设置为高电平，输出电流控制字C(2:0)、BL(6:0)视锁相环情况输入高低电平，输出电流IOUT与锁相环中低通滤波器相连。
步骤二：各模块开始工作，具体包括如下子步骤：
步骤2.1射频分频器工作。输入为锁相环中需要放大的射频信号，通过射频放大器后，经芯片外匹配网络输出；
步骤2.2两级小数分频器工作。复位NRST从低电平设置为高电平，电路将输出周期变化的多模分频器控制字P(12:0)、S(2:0)，在变化的一个周期内，多模分频器的平均分频比与公式(1)中的分频比N相同，达到小数分频目的；
步骤2.3电荷泵工作。当锁相环中鉴频鉴相器检测到参考时钟与反馈时钟的相位差时，输入UP、DN相应产生高电平脉冲，电荷泵开启，使得锁相环中低通滤波器充电或放电，为压控振荡器产生控制电压使得反馈时钟与参考时钟相位变化。
有益效果
本发明提出的高频宽带高精度锁相环性能增强技术与现有锁相环技术相比，具有以下有益效果：
1.本发明提出的高频宽带高精度锁相环采用自主可控的180nm CMOS工艺实现，在该工艺节点下，锁相环电路中的许多模块性能不如先进工艺节点下的性能，因此本发明提出了三种锁相环性能增强技术：射频模块高频增益倍增技术、基于累加器和Δ-Σ调制器的两级小数分频技术、高线性度与大输出范围的电荷泵技术；
2.射频模块高频增益倍增技术，可使得在180nm CMOS工艺节点下的射频放大电路最高工作速度达到7.8GHz，并且采用简单的差分共源放大电路结构，实现成本低，输出功率可由具有控制字的电流镜来调节；
3.基于累加器和Δ-Σ调制器的两级小数分频技术，电路由全数字逻辑实现，可通过复用锁相环中的多模分频器，并且采用两级结构，将累加器的输出用于三阶噪声整形的数字输入扰动，以很小的面积及功耗实现了最高1/234的小数分频分辨率；
4.高线性度与大输出范围的电荷泵技术，可使得在180nm CMOS工艺节点下的电荷泵最高工作速度达到130MHz，并且具有高线性度、大电压输出范围、低电流失配等特性；
5.上述模块均可应用于不同的锁相环中，可复用性高。
附图说明
图1是本发明提出的高频宽带高精度锁相环性能增强技术的具体示意图；
图2是本发明提出的高频宽带高精度锁相环性能增强技术应用于锁相环中的示意图；
图3是本发明提出的高频宽带高精度锁相环性能增强技术中的射频放大器结构图；
图4是本发明提出的高频宽带高精度锁相环性能增强技术中的两级小数分频器结构图；
图5是本发明提出的高频宽带高精度锁相环性能增强技术中的电荷泵结构图；
图6是本发明提出的高频宽带高精度锁相环性能增强技术中的射频放大器仿真结果示意图；
图7是本发明提出的高频宽带高精度锁相环性能增强技术中的两级小数分频器仿真结果示意图；
图8、图9是本发明提出的高频宽带高精度锁相环性能增强技术中的电荷泵仿真结果示意图；
具体实施方式
下面结合实施例及附图中对本发明提出的高频宽带高精度锁相环性能增强技术中各电路模块及工作过程做进一步说明和详细描述。
实施例1
本发明提出的高频宽带高精度锁相环性能增强技术，具体包括三个技术内容：射频模块高频增益倍增技术、基于累加器和Δ-Σ调制器的两级小数分频技术、高线性度与大输出范围的电荷泵技术。其目的是增强锁相环中各个模块的性能，以提升锁相环整体性能。
本发明所述高频宽带高精度锁相环性能增强技术包括以下电路模块：采用高频增益倍增技术的射频放大器、基于累加器和Δ-Σ调制器的两级小数分频器、高线性度与大输出范围的电荷泵；
其中，采用高频增益倍增技术的射频放大器结构由图3所示，采用差分输入、差分输出的共源级放大电路结构，输入放大对管M1、M2与交叉耦合负电阻对管M3、M4均采用1.8V深N阱器件，其衬底可与源极短接，消除衬底偏置效应，降低阈值电压，提升了电路速度，并且交叉耦合负电阻对管M3、M4进一步提升了共源放大电路的等效跨导。偏置电流镜采用了使能信号EN与多级控制字S0、S1控制对应的电流镜是否开启，以获得可调节的输出功率，该电路在7.8GHz的正弦输入信号可达到15dB左右；
其中，基于累加器和Δ-Σ调制器的两级小数分频技术架构由图4所示，该电路整体采用硬件描述语言编写与综合，采用两级结构，将累加器的输出用于三阶噪声整形的数字输入扰动，以很小的面积及功耗实现了最高1/234的小数分频分辨率，其等效分频比N已由公式(1)给出；
其中，高线性度与大输出范围的电荷泵结构由图5所示，由电荷泵偏置电路和核心电路相连接构成，偏置电路采用带隙基准模块所提供的1.22V标准带隙基准电压VBG通过一个电压转电流模块生成偏置电流，该偏置电流再通过低压共源共栅电流镜生成各个偏置电压VBN1、VBN2、VBP1、VBP2、VBPX1、VBPX2，为电荷泵核心电路提供各个晶体管的偏置电压。与直接采用偏置电流输入不同，该偏置电路采用带隙基准电压作为输入，受工艺、电压、温度变化更小，鲁棒性更高。核心电路采用共源共栅结构，输出电流可由控制字C(2:0)控制大小。范围为0.3～2.4mA，并且输出电流还可由控制字BL(6:0)控制泄露电流大小，提升电荷泵性能。电荷泵整体自带使能信号EN，当EN为低电平时，电荷泵进入三态输出(高阻态)，此时偏置电路与核心电路功耗极低。
所述高频宽带高精度锁相环性能增强技术，其各模块工作模式的设置情况，具体到本实施例包括如下步骤：
步骤A：供电与信号连接，具体包括如下子步骤：
步骤A.1电荷泵设置。电源设置为直流3.3V，输入信号UP、UPB、DN、DNB与锁相环中鉴频鉴相器相连，并且鉴频鉴相器工作频率为130MHz，输入参考电压VBG与带隙基准源输出1.22V相连，使能信号EN设置为高电平，输出电流控制字C(2:0)设置为7(二进制值为111)、BL(6:0)设置为0，输出电流IOUT与锁相环中低通滤波器相连；
步骤A.2射频放大器设置。电源设置为直流3.3V，输入信号VIP、VIN的共模电平VCM设置为3.3V，摆幅设置为差分260mV，工作频率设置为7.8GHz，输出信号VOP、VON与锁相环芯片外匹配网络相连，偏置电流设置为50μA，使能信号EN设置为高电平，输出功率控制字S0、S1设置为3(二进制值为11)；
步骤A.3两级小数分频器设置。电源设置为直流1.8V，时钟CLK与锁相环中多模分频器输出时钟相连，并且多模分频器采用8/9分频比模式，工作频率为130MHz，复位信号NRST设置为低电平，分频比控制字X(15:0)设置为60，Y1(19:0)设置为217＝131072，Y2(13:0)设置为0，Z2(13:0)设置为256，输出P(12:0)、S(2:0)与锁相环中多模分频器的输入控制字相连，则由公式(1)计算可得本实施例中两级小数分频比，由公式(2)给出：
步骤B：各模块开始工作，具体包括如下子步骤：
步骤B.1射频分频器工作。输入为锁相环中需要放大的射频信号，通过射频放大器后，经芯片外匹配网络输出；
步骤B.2两级小数分频器工作。复位NRST从低电平设置为高电平，电路将输出周期变化的多模分频器控制字P(12:0)、S(2:0)，在变化的一个周期内，多模分频器的平均分频比与公式(1)中的分频比N相同，达到小数分频目的。具体到本实施例中，多模分频器采用8/9分频比工作模式；
步骤B.3电荷泵工作。当锁相环中鉴频鉴相器检测到参考时钟与反馈时钟的相位差时，输入UP、DN相应产生高电平脉冲，电荷泵开启，使得锁相环中低通滤波器充电或放电，为压控振荡器产生控制电压使得反馈时钟与参考时钟相位变化。
实施例2
本发明所述高频宽带高精度锁相环性能增强技术包括以下电路模块：电荷泵、射频放大器、两级小数分频器。
图6给出了射频放大器工作频率为7.8GHz，输入信号差分摆幅为260mV时的输入输出波形的仿真结果。可以看出，输出信号差分摆幅为1.5V，通过增益计算公式(3)可以算出该射频放大器的电压增益为：
图7给出了两级小数分频器工作频率为130MHz，与之连接的多模分频器采用8/9分频比模式的仿真结果，通过两级小数分频器的输出P(12:0)、S(2:0)周期性变化结果得到的平均小数分频比可由公式(4)、(5)计算得到：
Ni＝8Pi+Si (4)
得到的平均分频比与公式(2)计算得出的分频比的值相同。
图8给出了当鉴频鉴相器工作频率为130MHz时，DN脉冲持续时间长于UP脉冲时，电荷泵电路开启，并且从低通滤波器抽取2.37mA电流，电荷泵在关闭时的漏电流为μA级别；图9给出了当鉴频鉴相器工作频率为130MHz时，UP脉冲持续时间长于DN脉冲时，电荷泵电路开启，并且为低通滤波器提供2.34mA充电电流，电荷泵在关闭时的漏电流为μA级别。可以看出，电荷泵对低通滤波器的充放电电流失配小，并且关闭时的漏电流也很小；
以上所述为本发明的较佳实施例而已，本发明不应该局限于该实施例和附图所公开的内容。凡是不脱离本发明所公开的精神下完成的等效或修改，都落入本发明保护的范围。
Claims (4)
1.一种基于高频宽带高精度锁相环性能增强技术的锁相环，其特征在于：具有高线性度与大输出范围技术的电荷泵、具有射频模块高频增益倍增技术的射频放大器、具有基于累加器和Δ-Σ调制器技术的两级小数分频器；
所述一种基于高频宽带高精度锁相环性能增强技术的锁相环，其各模块工作模式设置具体包括如下步骤：
步骤一：供电与信号连接，具体包括如下子步骤：
步骤1.1射频放大器设置；电源设置为直流3.3V，输入信号VIP、VIN的共模电平VCM设置为3.3V，输出信号VOP、VON与锁相环芯片外匹配网络相连，偏置电流设置为50μA，使能信号EN设置为高电平，输出功率控制字S0、S1视情况设置为高低电平；
步骤1.2两级小数分频器设置；电源设置为直流1.8V，时钟CLK与锁相环中多模分频器输出时钟相连，复位信号NRST设置为低电平，分频比控制字X(15:0)、Y1(19:0)、Y2(13:0)、Z2(13:0)视锁相环所需分频比情况设置为高低电平，输出P(12:0)、S(2:0)与锁相环中多模分频器的输入控制字相连；
步骤1.3电荷泵设置；电源设置为直流3.3V，输入信号UP、UPB、DN、DNB与锁相环中鉴频鉴相器相连，输入参考电压VBG与带隙基准源输出相连，使能信号EN设置为高电平，输出电流控制字C(2:0)、BL(6:0)视锁相环情况输入高低电平，输出电流IOUT与锁相环中低通滤波器相连；
步骤二：各模块开始工作，具体包括如下子步骤：
步骤2.1射频分频器工作；输入为锁相环中需要放大的射频信号，通过射频放大器后，经芯片外匹配网络输出；
步骤2.2两级小数分频器工作；复位NRST从低电平设置为高电平，电路将输出周期变化的多模分频器控制字P(12:0)、S(2:0)，达到小数分频目的；
步骤2.3电荷泵工作；当锁相环中鉴频鉴相器检测到参考时钟与反馈时钟的相位差时，输入UP、DN相应产生高电平脉冲，电荷泵开启，使得锁相环中低通滤波器充电或放电，为压控振荡器产生控制电压使得反馈时钟与参考时钟相位变化。
2.根据权利要求1所述的一种基于高频宽带高精度锁相环性能增强技术的锁相环，其特征在于：具有射频模块高频增益倍增技术的射频放大器采用差分输入、差分输出的共源级放大电路结构，输入放大对管M1、M2与交叉耦合负电阻对管M3、M4均采用1.8V深N阱器件，其衬底与源极短接，消除衬底偏置效应，并且交叉耦合负电阻对管M3、M4进一步提升了共源放大电路的等效跨导；偏置电流镜采用了使能信号EN与多级控制字S0、S1控制对应的电流镜是否开启以获得可调节的输出功率；该射频放大器最高工作频率为7.8GHz，此时电压增益为15dB。
3.根据权利要求1所述的一种基于高频宽带高精度锁相环性能增强技术的锁相环，其特征在于：具有基于累加器和Δ-Σ调制器技术的两级小数分频器采用全数字结构，整体采用硬件描述语言编写与综合，采用两级结构，将累加器的输出用于三阶噪声整形的数字输入扰动；该两级小数分频器的小数分辨率最高为1/234，最高工作频率为130MHz。
4.根据权利要求1所述的一种基于高频宽带高精度锁相环性能增强技术的锁相环，其特征在于：具有高线性度与大输出范围技术的电荷泵由偏置电路和核心电路相连接构成，偏置电路采用带隙基准模块所提供的1.22V标准带隙基准电压VBG通过一个电压转电流模块生成偏置电流，该偏置电流再通过低压共源共栅电流镜生成各个偏置电压VBN1、VBN2、VBP1、VBP2、VBPX1、VBPX2，为电荷泵核心电路提供各个晶体管的偏置电压；核心电路采用共源共栅结构，输出电流可由控制字C(2:0)控制大小；范围为0.3～2.4mA，并且输出电流还可由控制字BL(6:0)控制泄露电流大小；电荷泵整体自带使能信号EN，当EN为低电平时，电荷泵进入三态输出，即高阻态，此时电荷泵进入低功耗不工作状态；该电荷泵最高工作频率为130MHz，输出电流失配小于3％。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110306101.1A CN112953528B (zh) | 2021-03-23 | 2021-03-23 | 高频宽带高精度锁相环性能增强技术 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110306101.1A CN112953528B (zh) | 2021-03-23 | 2021-03-23 | 高频宽带高精度锁相环性能增强技术 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112953528A CN112953528A (zh) | 2021-06-11 |
| CN112953528B true CN112953528B (zh) | 2022-12-23 |
Family
ID=76228491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110306101.1A Active CN112953528B (zh) | 2021-03-23 | 2021-03-23 | 高频宽带高精度锁相环性能增强技术 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112953528B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114362749B (zh) * | 2022-01-07 | 2023-10-17 | 中国电子科技集团公司第五十八研究所 | 一种低抖动宽带时钟驱动器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN105049035A (zh) * | 2015-07-16 | 2015-11-11 | 中国电子科技集团公司第四十一研究所 | 一种多模式小型化低相噪宽带点频合成电路及方法 |
| CN107968687A (zh) * | 2016-10-20 | 2018-04-27 | 国民技术股份有限公司 | 一种两点调制发射机校准电路及校准方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015196349A1 (zh) * | 2014-06-24 | 2015-12-30 | 中国科学院半导体研究所 | 多标准性能可重构式i/q正交载波发生器 |
| CN104202048B (zh) * | 2014-08-27 | 2017-05-17 | 中国科学技术大学 | 一种宽带全集成锁相环频率综合器 |
| KR20210007454A (ko) * | 2019-07-11 | 2021-01-20 | 삼성전자주식회사 | 위상 고정 회로, 이를 포함하는 동작 방법 및 트랜시버 |
| CN110445491B (zh) * | 2019-09-02 | 2020-12-08 | 北京理工大学 | 一种基于预设频率及动态环路带宽的锁相环 |
-
2021
- 2021-03-23 CN CN202110306101.1A patent/CN112953528B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105049035A (zh) * | 2015-07-16 | 2015-11-11 | 中国电子科技集团公司第四十一研究所 | 一种多模式小型化低相噪宽带点频合成电路及方法 |
| CN107968687A (zh) * | 2016-10-20 | 2018-04-27 | 国民技术股份有限公司 | 一种两点调制发射机校准电路及校准方法 |
Non-Patent Citations (1)
| Title |
|---|
| 10GHz低相噪扩频时钟发生器的设计与实现;曾云 等;《湖南大学学报(自然科学版)》;20160229(第02期);正文109-114页 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112953528A (zh) | 2021-06-11 |
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant |