JP6985579B2 - 分周補正回路、受信回路及び集積回路 - Google Patents

分周補正回路、受信回路及び集積回路 Download PDF

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Description

本発明は、分周補正回路、受信回路及び集積回路に関する。
ＶＣＯを内蔵したＰＬＬ回路と、複数の分周回路と、選択回路とを有する半導体装置が知られている（特許文献１参照）。複数の分周回路は、ＰＬＬ回路の出力周波数を基準にして複数の１／Ｎ分周のクロック信号を出力し、少なくとも１つは小数点以下の分周出力を可能とする。選択回路は、複数の分周回路から出力された分周出力のいずれかをモード設定により選択し、この選択された分周比のクロック信号を出力する。
また、入力クロックを分周比データに基づいて、分周させるクロック生成回路が知られている（特許文献２参照）。クロック生成回路は、分周比データが、偶数、奇数、または小数であるかを識別する分周比識別器を備えるとともに、遅延器および分周器を備える。遅延器は、Ｍ＝９×ｐ＋（ｐ−１）に対応する個数（Ｍ）の遅延タップを備えることで、遅延量を多段階で変化させる一方、これら複数の遅延タップの少なくとも１つを選択することで遅延量を制御するタップ選択部を備える。なお、ｐは小数から成る分周比データでの小数点以下の桁数である。分周比識別器が、分周比データを小数と識別した場合、遅延器で、入力クロックを遅延させて遅延クロックを生成させるとともに、分周器で、遅延クロックのエッジの立ち上がり・立ち下がりと、入力クロックのエッジの立ち上がり・立ち下がりと、を用いて、入力クロックを分周させる。
特開２００４−０５６７１７号公報 特開２００６−２６８６１７号公報
しかし、特許文献１は、４相クロックを基に、１．５分周出力信号を生成するものである。
１つの側面では、本発明の目的は、４相クロックを用いずに、デューティ比が５０％の小数分周信号を生成することができる分周補正回路、受信回路及び集積回路を提供することである。
分周補正回路は、入力信号の小数分周を行い、互いにデューティ比が異なる第１の分周信号及び第２の分周信号を出力する第１の分周器と、前記第１の分周信号及び前記第２の分周信号を基に、前記第１の分周信号のデューティ比及び前記第２の分周信号のデューティ比の中間のデューティ比を有する第１の出力信号を生成する補正器とを有し、前記第１の分周信号及び前記第２の分周信号は、相互に立ち上がりタイミングが同じ、又は、相互に立ち下がりタイミングが同じであり、前記第１の出力信号の周期は、前記第１の分周信号及び前記第２の分周信号の周期と同じである。
１つの側面では、４相クロックを用いずに、デューティ比が５０％の小数分周信号を生成することができる。
図１（Ａ）及び（Ｂ）は、クロック生成回路の構成例を示す図である。 図２（Ａ）はクロック生成回路の構成例を示す図であり、図２（Ｂ）は図２（Ａ）のクロック生成回路の動作を示すタイミングチャートである。 図３（Ａ）は本実施形態による分周補正回路の構成例を示す図であり、図３（Ｂ）は図３（Ａ）の分周補正回路の動作を示すタイミングチャートである。 図４は、１．５分周器の構成例を示す図である。 図５は、１．５分周器の動作を示すタイミングチャートである。 図６（Ａ）はデューティサイクル補正器の第１の構成例を示す図であり、図６（Ｂ）は図６（Ａ）のデューティサイクル補正器の動作を示すタイミングチャートである。 図７（Ａ）はデューティサイクル補正器の第２の構成例を示す図であり、図７（Ｂ）は図７（Ａ）のデューティサイクル補正器の動作を示すタイミングチャートである。 図８（Ａ）は本実施形態によるデューティサイクル補正器の一部の構成例を示す図であり、図８（Ｂ）は図８（Ａ）のデューティサイクル補正器の動作を示すタイミングチャートである。 図９（Ａ）〜（Ｄ）は、本実施形態によるデューティサイクル補正器の構成例を示す図である。 図１０は、本実施形態による集積回路の構成例を示す図である。
図１（Ａ）は、２分周器１０３を用いたクロック生成回路の構成例を示す図である。クロック生成回路は、電圧制御発振器（ＶＣＯ）１０１及び２分周器１０３を有する。電圧制御発振器１０１は、電圧制御により、例えば２８ＧＨｚのクロック信号を生成する。２分周器１０３は、例えば、２８ＧＨｚのクロック信号を２分周し、１４ＧＨｚのクロック信号を出力する。
図１（Ｂ）は、１．５分周器１０２及び２分周器１０３を用いたクロック生成回路の構成例を示す図である。クロック生成回路は、電圧制御発振器１０１、１．５分周器１０２及び２分周器１０３を有する。電圧制御発振器１０１は、電圧制御により、例えば２８ＧＨｚのクロック信号を生成する。１．５分周器１０２は、例えば、２８ＧＨｚのクロック信号を１．５分周し、１８．６７ＧＨｚのクロック信号を出力する。２分周器１０３は、例えば、１８．６７ＧＨｚのクロック信号を２分周し、９．３３ＧＨｚのクロック信号を出力する。
例として挙げた２８ＧＨｚ以下のすべての周波数範囲をカバーするために、図１（Ｂ）の電圧制御発振器１０１は、１．５分周器１０２を用いることにより、図１（Ａ）の電圧制御発振器１０１に比べ、発振周波数範囲を狭くすることができ、コストを低減することができる。この利点のため、１．５分周器１０２が必要とされる。
図２（Ａ）はクロック生成回路の構成例を示す図であり、図２（Ｂ）は図２（Ａ）のクロック生成回路の動作を示すタイミングチャートである。クロック生成回路は、電圧制御発振器１０１、１．５分周器１０２及び２分周器１０３を有する。電圧制御発振器１０１は、互いに位相が反転した２相クロック信号（差動クロック信号）ＣＫ１及びＣＫ２を生成する。１．５分周器１０２は、クロック信号ＣＫ１及びＣＫ２を１．５分周し、１．５分周のクロック信号ＣＫ３及びＣＫ４を出力する。クロック信号ＣＫ３及びＣＫ４は、互いに論理反転した信号である。クロック信号ＣＫ３及びＣＫ４の周期は、クロック信号ＣＫ１及びＣＫ２の周期の１．５倍である。クロック信号ＣＫ３のデューティ比は、３３．３３％である。クロック信号ＣＫ４のデューティ比は、６６．６７％である。２分周器１０３は、クロック信号ＣＫ３及びＣＫ４を２分周し、４相クロック信号ＣＫ５〜ＣＫ８を生成する。クロック信号ＣＫ５〜ＣＫ８の周期は、クロック信号ＣＫ３及びＣＫ４の周期の２倍である。
クロック信号ＣＫ５及びＣＫ６の位相差は、６０°である。クロック信号ＣＫ６及びＣＫ７の位相差は、１２０°である。クロック信号ＣＫ７及びＣＫ８の位相差は、６０°である。クロック信号ＣＫ８及びＣＫ５の位相差は、１２０°である。４相クロック信号ＣＫ５〜ＣＫ８の各位相差は、すべて同じ９０°であることが好ましい。しかし、４相クロック信号ＣＫ５〜ＣＫ８の各位相差のスキューが大きく、スキューに３０°の誤差がある。そこで、以下に、小数分周器を用いても、各位相差が同じである４相クロック信号を生成することができる分周補正回路を説明する。尚、本明細書においては、例えば０．５や１．５など、小数点以下の数字を用いて表現される数（非整数）を分周比とする分周を、小数分周と称する。
図３（Ａ）は本実施形態による分周補正回路の構成例を示す図であり、図３（Ｂ）は図３（Ａ）の分周補正回路の動作を示すタイミングチャートである。分周補正回路は、例えばクロック生成回路であり、電圧制御発振器３０１、１．５分周器３０２、デューティサイクル補正器（ＤＣＣ）３０３及び２分周器３０４を有する。電圧制御発振器３０１は、互いに位相が反転した２相クロック信号（差動クロック信号）ＣＫ１及びＣＫ２を生成する。クロック信号ＣＫ１及びＣＫ２のデューティ比は、５０％である。
１．５分周器３０２は、第１の分周器であり、クロック信号ＣＫ１及びＣＫ２を１．５分周（小数分周）し、１．５分周のクロック信号ＣＫ１１〜ＣＫ１４を出力する。クロック信号ＣＫ１１は第１の分周信号であり、クロック信号ＣＫ１４は第２の分周信号であり、クロック信号ＣＫ１２は第３の分周信号であり、クロック信号ＣＫ１３は第４の分周信号である。クロック信号ＣＫ１２は、クロック信号ＣＫ１１の論理反転信号である。クロック信号ＣＫ１３は、クロック信号ＣＫ１４の論理反転信号である。クロック信号ＣＫ１１〜ＣＫ１４の周期は、クロック信号ＣＫ１及びＣＫ２の周期の１．５倍である。クロック信号ＣＫ１１及びＣＫ１３のデューティ比は、３３．３３％である。クロック信号ＣＫ１２及びＣＫ１４のデューティ比は、６６．６７％である。すなわち、１．５分周器３０２は、クロック信号（入力信号）ＣＫ１及びＣＫ２の１．５分周を行い、互いにデューティ比が異なるクロック信号ＣＫ１１及びＣＫ１４、及びそれらの論理反転のクロック信号ＣＫ１２及びＣＫ１３を出力する。１．５分周器３０２の詳細は、後に図４及び図５を参照しながら説明する。
デューティサイクル補正器３０３は、クロック信号ＣＫ１１〜ＣＫ１４のデューティ比を補正し、デューティ比が５０％のクロック信号ＣＫ２１及びＣＫ２２を生成する。具体的には、デューティサイクル補正器３０３は、クロック信号ＣＫ１１及びＣＫ１４を基に、クロック信号ＣＫ１１のデューティ比（３３．３３％）及びクロック信号ＣＫ１４のデューティ比（６６．６７％）の中間のデューティ比（５０％）を有するクロック信号（第１の出力信号）ＣＫ２１を生成する。また、デューティサイクル補正器３０３は、クロック信号ＣＫ１３及びＣＫ１２を基に、クロック信号ＣＫ１３のデューティ比（３３．３３％）及びクロック信号ＣＫ１２のデューティ比（６６．６７％）の中間のデューティ比（５０％）を有するクロック信号（第２の出力信号）ＣＫ２２を生成する。
クロック信号ＣＫ２１のローレベル（第１の論理レベル）からハイレベル（第２の論理レベル）へのレベル変化時間は、クロック信号ＣＫ１１及びＣＫ１４のレベル変化時間より長い。デューティサイクル補正器３０３は、ローレベルからハイレベルに向けて、クロック信号ＣＫ１１及びＣＫ１４のレベル変化時間より長いレベル変化時間で、レベルが変化するように、クロック信号ＣＫ２１を生成する。
同様に、クロック信号ＣＫ２２のハイレベルからローレベルへのレベル変化時間は、クロック信号ＣＫ１３及びＣＫ１２のレベル変化時間より長い。デューティサイクル補正器３０３は、ハイベルからローレベルに向けて、クロック信号ＣＫ１３及びＣＫ１２のレベル変化時間より長いレベル変化時間で、レベルが変化するように、クロック信号ＣＫ２２を生成する。デューティサイクル補正器３０３の詳細は、後に説明する。
２分周器３０４は、第２の分周器であり、クロック信号ＣＫ２１及びＣＫ２２を２分周（整数分周）し、４相クロック信号ＣＫ３１〜ＣＫ３４を生成する。クロック信号ＣＫ３１〜ＣＫ３４の周期は、クロック信号ＣＫ２１及びＣＫ２２の周期の２倍である。クロック信号ＣＫ３１〜ＣＫ３４のデューティ比は、５０％である。クロック信号ＣＫ３１及びＣＫ３２の位相差は、９０°である。クロック信号ＣＫ３２及びＣＫ３３の位相差も、９０°である。クロック信号ＣＫ３３及びＣＫ３４の位相差も、９０°である。クロック信号ＣＫ３４及びＣＫ３１の位相差も、９０°である。４相クロック信号ＣＫ３１〜ＣＫ３４の各位相差は、すべて同じ９０°である。本実施形態の分周補正回路は、小数分周器３０２を用いても、各位相差が同じである４相クロック信号ＣＫ３１〜ＣＫ３４を生成することができる。
図４は１．５分周器３０２の構成例を示す図であり、図５は１．５分周器３０２の動作を示すタイミングチャートである。３分周器４０１は、クロック信号ＣＫ１を入力し、３分周クロック信号ＣＫａ及びＣＫｂを出力する。クロック信号ＣＫａ及びＣＫｂの周期は、クロック信号ＣＫ１の周期の３倍である。クロック信号ＣＫａ及びＣＫｂは、互いに論理反転した信号である。クロック信号ＣＫａはデューティ比が６６．６７％であり、クロック信号ＣＫｂはデューティ比が３３．３３％である。
３分周器４０２は、クロック信号ＣＫ２を入力し、３分周クロック信号ＣＫｃ及びＣＫｄを出力する。クロック信号ＣＫｃ及びＣＫｄの周期は、クロック信号ＣＫ２の周期の３倍である。クロック信号ＣＫｃ及びＣＫｄは、互いに論理反転した信号である。クロック信号ＣＫｃはデューティ比が６６．６７％であり、クロック信号ＣＫｄはデューティ比が３３．３３％である。
フリップフロップ４０７は、クロック信号ＣＫ１に同期し、クロック信号ＣＫａを１クロック分遅延させたクロック信号ＣＫｅを出力する。フリップフロップ４０８は、クロック信号ＣＫ１に同期し、クロック信号ＣＫｂを１クロック分遅延させたクロック信号ＣＫｇを出力する。フリップフロップ４０９は、クロック信号ＣＫ２に同期し、クロック信号ＣＫｃを１クロック分遅延させたクロック信号ＣＫｆを出力する。フリップフロップ４１０は、クロック信号ＣＫ２に同期し、クロック信号ＣＫｄを１クロック分遅延させたクロック信号ＣＫｈを出力する。
論理積（ＡＮＤ）回路４０３は、クロック信号ＣＫａ及びＣＫｃの論理積信号をクロック信号ＣＫ１１として出力する。論理和（ＯＲ）回路４０５は、クロック信号ＣＫｂ及びＣＫｄの論理和信号をクロック信号ＣＫ１２として出力する。論理積回路４０４は、クロック信号ＣＫｅ及びＣＫｆの論理積信号をクロック信号ＣＫ１３として出力する。論理和回路４０６は、クロック信号ＣＫｇ及びＣＫｈの論理和信号をクロック信号ＣＫ１４として出力する。
図６（Ａ）はデューティサイクル補正器３０３の第１の構成例を示す図であり、図６（Ｂ）は図６（Ａ）のデューティサイクル補正器３０３の動作を示すタイミングチャートである。ｐチャネル電界効果トランジスタ６０１は、ゲートがクロック信号ＣＫ１１のノードに接続され、ソースが電源電位（第２の電位）Ｖｄｄのノードに接続され、ドレインがクロック信号ＣＫ２１のノードに接続される。ｎチャネル電界効果トランジスタ６０２は、ゲートがクロック信号ＣＫ１４のノードに接続され、ソースがグランド電位（第１の電位）のノードに接続され、ドレインがクロック信号ＣＫ２１のノードに接続される。クロック信号ＣＫ１１及びＣＫ１４がハイレベルの場合、ｐチャネル電界効果トランジスタ６０１がオフし、ｎチャネル電界効果トランジスタ６０２がオンし、クロック信号ＣＫ２１はグランド電位（ローレベル）になる。また、クロック信号ＣＫ１１及びＣＫ１４がローレベルの場合、ｐチャネル電界効果トランジスタ６０１がオンし、ｎチャネル電界効果トランジスタ６０２がオフし、クロック信号ＣＫ２１は電源電位（ハイレベル）Ｖｄｄになる。また、クロック信号ＣＫ１１がローレベルであり、クロック信号ＣＫ１４がハイレベルの場合、ｐチャネル電界効果トランジスタ６０１及びｎチャネル電界効果トランジスタ６０２がオンし、クロック信号ＣＫ２１は中間電位（中間レベル）Ｖｄｄ／２になる。図６（Ｂ）のクロック信号ＣＫ２１は、図３（Ｂ）のクロック信号ＣＫ２１と異なる。図３（Ａ）の２分周器３０４は、図６（Ｂ）のクロック信号ＣＫ２１を用いても、位相差が９０°ずつずれた４相クロック信号ＣＫ３１〜ＣＫ３４を生成することができない。
図７（Ａ）はデューティサイクル補正器３０３の第２の構成例を示す図であり、図７（Ｂ）は図７（Ａ）のデューティサイクル補正器３０３の動作を示すタイミングチャートである。図７（Ａ）のデューティサイクル補正器３０３は、図６（Ａ）のデューティサイクル補正器３０３に対して、ｐチャネル電界効果トランジスタ７００〜７０３を追加したものである。遅延信号ＣＫ１１ａ〜ＣＫ１１ｃは、クロック信号ＣＫ１１に対して互いに異なる遅延時間の遅延信号である。ｐチャネル電界効果トランジスタ７００は、ゲートがグランド電位のノードに接続され、ソースが電源電位Ｖｄｄのノードに接続され、ドレインがｐチャネル電界効果トランジスタ６０１のソースに接続される。ｐチャネル電界効果トランジスタ７０１は、ゲートが遅延信号ＣＫ１１ａのノードに接続され、ソースが電源電位Ｖｄｄのノードに接続され、ドレインがｐチャネル電界効果トランジスタ６０１のソースに接続される。ｐチャネル電界効果トランジスタ７０２は、ゲートが遅延信号ＣＫ１１ｂのノードに接続され、ソースが電源電位Ｖｄｄのノードに接続され、ドレインがｐチャネル電界効果トランジスタ６０１のソースに接続される。ｐチャネル電界効果トランジスタ７０３は、ゲートが遅延信号ＣＫ１１ｃのノードに接続され、ソースが電源電位Ｖｄｄのノードに接続され、ドレインがｐチャネル電界効果トランジスタ６０１のソースに接続される。
クロック信号ＣＫ１１及びＣＫ１４がハイレベルである場合、ｐチャネル電界効果トランジスタ６０１がオフし、ｎチャネル電界効果トランジスタ６０２がオンし、クロック信号ＣＫ２１はグランド電位（ローレベル）になる。クロック信号ＣＫ１１が立ち下がる直前では、遅延信号ＣＫ１１ａ〜ＣＫ１１ｃがハイレベルであり、ｐチャネル電界効果トランジスタ７０１〜７０３がオフである。
次に、クロック信号ＣＫ１１がローレベルになると、ｐチャネル電界効果トランジスタ６０１及び７００がオンし、クロック信号ＣＫ２１の電位は、少し上昇する。次に、遅延信号ＣＫ１１ａがローレベルになると、ｐチャネル電界効果トランジスタ７０１がオンし、クロック信号ＣＫ２１の電位は、さらに少し上昇する。次に、遅延信号ＣＫ１１ｂがローレベルになると、ｐチャネル電界効果トランジスタ７０２がオンし、クロック信号ＣＫ２１の電位は、さらに少し上昇する。次に、遅延信号ＣＫ１１ｃがローレベルになると、ｐチャネル電界効果トランジスタ７０３がオンし、クロック信号ＣＫ２１の電位は、さらに少し上昇し、中間電位Ｖｄｄ／２になる。その後、クロック信号ＣＫ１４がローレベルになると、ｎチャネル電界効果トランジスタ６０２がオフし、クロック信号ＣＫ２１は電源電位（ハイレベル）Ｖｄｄになる。
図７（Ｂ）のクロック信号ＣＫ２１は、図６（Ｂ）のクロック信号ＣＫ２１よりは図３（Ｂ）のクロック信号ＣＫ２１に近いが、図３（Ｂ）のクロック信号ＣＫ２１とは異なる。図３（Ａ）の２分周器３０４は、図７（Ｂ）のクロック信号ＣＫ２１を用いても、位相差が９０°ずつずれた４相クロック信号ＣＫ３１〜ＣＫ３４を生成することができない。
図８（Ａ）は本実施形態によるデューティサイクル補正器３０３の一部の構成例を示す図であり、図８（Ｂ）は図８（Ａ）のデューティサイクル補正器３０３の動作を示すタイミングチャートである。図８（Ａ）のデューティサイクル補正器３０３は、図７（Ａ）のデューティサイクル補正器３０３に対して、ｎチャネル電界効果トランジスタ７１０〜７１３を追加したものである。遅延信号ＣＫ１１ａ〜ＣＫ１１ｃは、クロック信号ＣＫ１１に対して互いに異なる遅延時間の遅延信号である。
第１のｐチャネル電界効果トランジスタ６０１は、ゲートがクロック信号ＣＫ１１のノードに接続され、ドレインがクロック信号ＣＫ２１のノードに接続される。第１のｎチャネル電界効果トランジスタ６０２は、ゲートがクロック信号ＣＫ１４のノードに接続され、ドレインがクロック信号ＣＫ２１のノードに接続される。
第２のｐチャネル電界効果トランジスタ７００は、ゲートがグランド電位（第１の電位）のノードに接続され、ソースが電源電位（第２の電位）Ｖｄｄのノードに接続され、ドレインが第１のｐチャネル電界効果トランジスタ６０１のソースに接続される。第３のｐチャネル電界効果トランジスタ７０１は、ゲートが遅延信号ＣＫ１１ａのノードに接続され、ソースが電源電位Ｖｄｄのノードに接続され、ドレインが第１のｐチャネル電界効果トランジスタ６０１のソースに接続される。第４のｐチャネル電界効果トランジスタ７０２は、ゲートが遅延信号ＣＫ１１ｂのノードに接続され、ソースが電源電位Ｖｄｄのノードに接続され、ドレインが第１のｐチャネル電界効果トランジスタ６０１のソースに接続される。第５のｐチャネル電界効果トランジスタ７０３は、ゲートが遅延信号ＣＫ１１ｃのノードに接続され、ソースが電源電位Ｖｄｄのノードに接続され、ドレインが第１のｐチャネル電界効果トランジスタ６０１のソースに接続される。
第２のｎチャネル電界効果トランジスタ７１０は、ゲートが電源電位Ｖｄｄのノードに接続され、ソースがグランド電位のノードに接続され、ドレインが第１のｎチャネル電界効果トランジスタ６０２のソースに接続される。第３のｎチャネル電界効果トランジスタ７１１は、ゲートが遅延信号ＣＫ１１ａのノードに接続され、ソースがグランド電位のノードに接続され、ドレインが第１のｎチャネル電界効果トランジスタ６０２のソースに接続される。第４のｎチャネル電界効果トランジスタ７１２は、ゲートが遅延信号ＣＫ１１ｂのノードに接続され、ソースがグランド電位のノードに接続され、ドレインが第１のｎチャネル電界効果トランジスタ６０２のソースに接続される。第５のｎチャネル電界効果トランジスタ７１３は、ゲートが遅延信号ＣＫ１１ｃのノードに接続され、ソースがグランド電位のノードに接続され、ドレインが第１のｎチャネル電界効果トランジスタ６０２のソースに接続される。
クロック信号ＣＫ１１及びＣＫ１４がハイレベルである場合、ｐチャネル電界効果トランジスタ６０１がオフし、ｎチャネル電界効果トランジスタ６０２及び７１０がオンし、クロック信号ＣＫ２１はグランド電位（ローレベル）になる。クロック信号ＣＫ１１が立ち下がる直前では、遅延信号ＣＫ１１ａ〜ＣＫ１１ｃがハイレベルであり、ｐチャネル電界効果トランジスタ７０１〜７０３がオフであり、ｎチャネル電界効果トランジスタ７１１〜７１３がオンである。
次に、クロック信号ＣＫ１１がローレベルになると、ｐチャネル電界効果トランジスタ６０１及び７００がオンし、クロック信号ＣＫ２１の電位は、少し上昇する。次に、遅延信号ＣＫ１１ａがローレベルになると、ｐチャネル電界効果トランジスタ７０１がオンし、ｎチャネル電界効果トランジスタ７１１がオフし、クロック信号ＣＫ２１の電位は、さらに少し上昇する。次に、遅延信号ＣＫ１１ｂがローレベルになると、ｐチャネル電界効果トランジスタ７０２がオンし、ｎチャネル電界効果トランジスタ７１２がオフし、クロック信号ＣＫ２１の電位は、さらに少し上昇する。次に、遅延信号ＣＫ１１ｃがローレベルになると、ｐチャネル電界効果トランジスタ７０３がオンし、ｎチャネル電界効果トランジスタ７１３がオフし、クロック信号ＣＫ２１の電位は、さらに少し上昇し、中間電位Ｖｄｄ／２より高くなる。その後、クロック信号ＣＫ１４がローレベルになると、ｎチャネル電界効果トランジスタ６０２がオフし、クロック信号ＣＫ２１は電源電位（ハイレベル）Ｖｄｄになる。
図８（Ｂ）のクロック信号ＣＫ２１は、図３（Ｂ）のクロック信号ＣＫ２１とほぼ同じである。図３（Ａ）の２分周器３０４は、図８（Ｂ）のクロック信号ＣＫ２１を用いることにより、位相差が９０°ずつずれた４相クロック信号ＣＫ３１〜ＣＫ３４を生成することができる。
図９（Ａ）〜（Ｄ）は、本実施形態によるデューティサイクル補正器３０３の構成例を示す図である。デューティサイクル補正器３０３は、図９（Ａ）の第１の出力回路と、図９（Ｂ）の第２の出力回路と、図９（Ｃ）及び（Ｄ）の遅延回路とを有する。図９（Ｃ）及び（Ｄ）に示すように、遅延回路は、インバータ９３１〜９３３及び９４１〜９４３を有する。クロック信号ＣＫ１１及びＣＫ１２は、図５に示すように、互いに論理反転した信号である。
第１のインバータ９３１は、クロック信号ＣＫ１１を入力し、クロック信号ＣＫ１１を論理反転させた遅延信号ＣＫ１２ａを出力する。遅延信号ＣＫ１２ａは、クロック信号ＣＫ１２を遅延させた信号に相当する。第２のインバータ９４１は、クロック信号ＣＫ１２を入力し、クロック信号ＣＫ１２を論理反転させた遅延信号ＣＫ１１ａを出力する。遅延信号ＣＫ１１ａは、クロック信号ＣＫ１１を遅延させた信号に相当する。
第３のインバータ９３２は、第１のインバータ９３１が出力する遅延信号ＣＫ１２ａを入力し、遅延信号ＣＫ１２ａを論理反転させた遅延信号ＣＫ１１ｂを出力する。遅延信号ＣＫ１１ｂは、遅延信号ＣＫ１１ａを遅延させた信号に相当する。第４のインバータ９４２は、第２のインバータ９４１が出力する遅延信号ＣＫ１１ａを入力し、遅延信号ＣＫ１１ａを論理反転させた遅延信号ＣＫ１２ｂを出力する。遅延信号ＣＫ１２ｂは、遅延信号ＣＫ１２ａを遅延させた信号に相当する。
第５のインバータ９３３は、第３のインバータ９３２が出力する遅延信号ＣＫ１１ｂを入力し、遅延信号ＣＫ１１ｂを論理反転させた遅延信号ＣＫ１２ｃを出力する。遅延信号ＣＫ１２ｃは、遅延信号ＣＫ１２ｂを遅延させた信号に相当する。第６のインバータ９４３は、第４のインバータ９４２が出力する遅延信号ＣＫ１２ｂを入力し、遅延信号ＣＫ１２ｂを論理反転させた遅延信号ＣＫ１１ｃを出力する。遅延信号ＣＫ１１ｃは、遅延信号ＣＫ１１ｂを遅延させた信号に相当する。
以上のように、図９（Ｃ）及び（Ｄ）の遅延回路は、クロック信号ＣＫ１１に対して互いに遅延時間が異なる第１の遅延信号ＣＫ１１ａ、第２の遅延信号ＣＫ１１ｂ及び第３の遅延信号ＣＫ１１ｃを生成する。また、図９（Ｃ）及び（Ｄ）の遅延回路は、クロック信号ＣＫ１２に対して互いに遅延時間が異なる第４の遅延信号ＣＫ１２ａ、第５の遅延信号ＣＫ１２ｂ及び第６の遅延信号ＣＫ１２ｃを生成する。
図９（Ａ）の第１の出力回路は、図８（Ａ）と同じ構成を有し、クロック信号ＣＫ１１、クロック信号ＣＫ１４、及び遅延信号ＣＫ１１ａ，ＣＫ１１ｂ，ＣＫ１１ｃを基に、クロック信号ＣＫ２１を出力する。
図９（Ｂ）の第２の出力回路は、クロック信号ＣＫ１３、クロック信号ＣＫ１２、及び遅延信号ＣＫ１２ａ，ＣＫ１２ｂ，ＣＫ１２ｃを基に、クロック信号ＣＫ２２を出力する。以下、図９（Ｂ）の第２の出力回路の構成を説明する。
第６のｐチャネル電界効果トランジスタ９２１は、ゲートがクロック信号ＣＫ１３のノードに接続され、ドレインがクロック信号ＣＫ２２のノードに接続される。第６のｎチャネル電界効果トランジスタ９２２は、ゲートがクロック信号ＣＫ１２のノードに接続され、ドレインがクロック信号ＣＫ２２のノードに接続される。
第７のｐチャネル電界効果トランジスタ９００は、ゲートがグランド電位のノードに接続され、ソースが電源電位Ｖｄｄのノードに接続され、ドレインが第６のｐチャネル電界効果トランジスタ９２１のソースに接続される。第８のｐチャネル電界効果トランジスタ９０１は、ゲートが遅延信号ＣＫ１２ａのノードに接続され、ソースが電源電位Ｖｄｄのノードに接続され、ドレインが第６のｐチャネル電界効果トランジスタ９２１のソースに接続される。第９のｐチャネル電界効果トランジスタ９０２は、ゲートが遅延信号ＣＫ１２ｂのノードに接続され、ソースが電源電位Ｖｄｄのノードに接続され、ドレインが第６のｐチャネル電界効果トランジスタ９２１のソースに接続される。第１０のｐチャネル電界効果トランジスタ９０３は、ゲートが遅延信号ＣＫ１２ｃのノードに接続され、ソースが電源電位Ｖｄｄのノードに接続され、ドレインが第６のｐチャネル電界効果トランジスタ９２１のソースに接続される。
第７のｎチャネル電界効果トランジスタ９１０は、ゲートが電源電位Ｖｄｄのノードに接続され、ソースがグランド電位のノードに接続され、ドレインが第６のｎチャネル電界効果トランジスタ９２２のソースに接続される。第８のｎチャネル電界効果トランジスタ９１１は、ゲートが遅延信号ＣＫ１２ａのノードに接続され、ソースがグランド電位のノードに接続され、ドレインが第６のｎチャネル電界効果トランジスタ９２２のソースに接続される。第９のｎチャネル電界効果トランジスタ９１２は、ゲートが遅延信号ＣＫ１２ｂのノードに接続され、ソースがグランド電位のノードに接続され、ドレインが第６のｎチャネル電界効果トランジスタ９２２のソースに接続される。第１０のｎチャネル電界効果トランジスタ９１３は、ゲートが遅延信号ＣＫ１２ｃのノードに接続され、ソースがグランド電位のノードに接続され、ドレインが第６のｎチャネル電界効果トランジスタ９２２のソースに接続される。
図８（Ｂ）のタイミングチャートと同様に、図９（Ｂ）の第２の出力回路は、図３（Ｂ）に示すように、クロック信号ＣＫ１３及びＣＫ１２を基に、クロック信号ＣＫ２２を生成することができる。クロック信号ＣＫ２２は、クロック信号ＣＫ２１を反転した信号である。クロック信号ＣＫ２１及びＣＫ２２の周期は、クロック信号ＣＫ１及びＣＫ２の周期の１．５倍である。クロック信号ＣＫ２１及びＣＫ２２のデューティ比は、５０％である。図３（Ａ）の２分周器３０４は、図３（Ｂ）のクロック信号ＣＫ２１及びＣＫ２２を２分周し、位相差が９０°ずつずれた４相クロック信号ＣＫ３１〜ＣＫ３４を生成することができる。
図１０は、本実施形態による集積回路の構成例を示す図である。集積回路は、位相ロックループ（ＰＬＬ）回路１００１と、送信器１００２と、受信器１００３と、中央処理ユニット（ＣＰＵ）１００４とを有する。受信回路は、位相ロックループ回路１００１と、受信器１００３とを有する。位相ロックループ回路１００１は、図３（Ａ）の電圧制御発振器３０１と１．５分周器３０２とデューティサイクル補正器３０３と２分周器３０４とを含む分周補正回路を有する。さらに、位相ロックループ回路１００１は、位相周波数検出器（ＰＦＤ）１０１１と、チャージポンプ（ＣＰ）１０１２と、ローパスフィルタ（ＬＦ）１０１３と、分周器１０１４とを有する。位相周波数比較器１０１１は、分周器１０１４が出力するクロック信号とリファレンスクロック信号ＲＥＦとの位相を比較し、アップ信号又はダウン信号をチャージポンプ１０１２に出力する。チャージポンプ１０１２は、アップ信号により出力電圧を上昇させ、ダウン信号により出力電圧を下降させる。ローパスフィルタ１０１３は、チャージポンプ１０１２の出力電圧をローパスフィルタリングし、制御電圧を電圧制御発振器３０１に出力する。電圧制御発振器３０１は、制御電圧に応じた周波数のクロック信号ＣＫ１及びＣＫ２を出力する。分周器１０１４は、クロック信号ＣＫ１を分周して位相周波数検出器１０１１に出力する。電圧制御発振器３０１、１．５分周器３０２、デューティサイクル補正器３０３及び２分周器３０４の説明は、図３（Ａ）と同様である。位相ロックループ回路１００１は、リファレンスクロック信号ＲＥＦに同期した４相クロック信号ＣＫ３１〜ＣＫ３４を送信器１００２及び受信器１００３に出力する。
受信器１００３は、４相クロック信号ＣＫ３１〜ＣＫ３４を基に、シリアルデータＤｉを受信し、パラレルデータＤｏ及びクロック信号ＣＫｏを中央処理ユニット１００４に出力する。以下、受信器１００３の動作を説明する。位相補間器（ＰＩ）１０２８は、４相クロック信号ＣＫ３１〜ＣＫ３４を重み付けし、クロックデータリカバリ（ＣＤＲ）回路１０２９が出力する位相コードに応じた位相のクロック信号を判定器１０２５及びデマルチプレクサ１０２７に出力する。シリアルデータＤｉは、容量１０２１を介して、連続時間線形等化器（ＣＴＬＥ）１０２３に入力される。抵抗１０２２は、連続時間線形等化器１０２３の入力端子及びグランド電位ノード間に接続される。連続時間線形等化器１０２３は、シリアルデータＤｉを等価処理し、伝送路特性による信号歪みを補償する。減算器１０２４は、連続時間線形等化器１０２３の出力信号から、回路１０２６が出力する符号間干渉成分を減算することにより、符号間干渉成分を除去する。判定器１０２５は、位相補間器１０２８が出力するクロック信号に同期し、減算器１０２４の出力データを２値判定する。回路１０２６は、判定器１０２５の判定結果を基に、次のデータの符号間干渉成分を減算器１０２４に出力する。デマルチプレクサ１０２７は、位相補間器１０２８が出力するクロック信号に同期し、判定器１０２５が出力するシリアルデータを１６ビットパラレルデータＤｏに変換する。ＣＤＲ回路１０２９は、１６ビットパラレルデータＤｏを基に、データの遷移タイミング（境界タイミング）を検出し、遷移タイミングに応じた位相コードを位相補間器１０２８に出力する。受信器１００３は、パラレルデータＤｏ及びクロック信号ＣＫｏを中央処理ユニット１００４に出力する。クロック信号ＣＫｏは、パラレルデータＤｏに対応するクロック信号である。
中央処理ユニット１００４は、処理部であり、クロック信号ＣＫｏを用いて、パラレルデータＤｏを処理する。また、中央処理ユニット１００４は、送信データを送信器１００２に出力する。送信器１００２は、位相ロックループ回路１００１が出力する４相クロック信号ＣＫ３１〜ＣＫ３４を入力し、中央処理ユニット１００４が出力する送信データをパラレルからシリアルに変換し、シリアルデータを送信する。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
以上の実施形態に関し、さらに以下の付記を開示する。
（付記１）
入力信号の小数分周を行い、互いにデューティ比が異なる第１の分周信号及び第２の分周信号を出力する第１の分周器と、
前記第１の分周信号及び前記第２の分周信号を基に、前記第１の分周信号のデューティ比及び前記第２の分周信号のデューティ比の中間のデューティ比を有する第１の出力信号を生成する補正器と
を有することを特徴とする分周補正回路。
（付記２）
前記補正器は、第１の論理レベルから第２の論理レベルに向けて、前記第１の分周信号及び前記第２の分周信号のレベル変化時間より長いレベル変化時間で、レベルが変化するように、前記第１の出力信号を生成することを特徴とする付記１記載の分周補正回路。
（付記３）
前記第１の分周器は、前記第１の分周信号の論理反転信号である第３の分周信号と、前記第２の分周信号の論理反転信号である第４の分周信号を出力し、
前記補正器は、前記第３の分周信号及び前記第４の分周信号を基に、前記第３の分周信号のデューティ比及び前記第４の分周信号のデューティ比の中間のデューティ比を有する第２の出力信号を生成することを特徴とする付記１又は２記載の分周補正回路。
（付記４）
前記補正器は、
前記第１の分周信号の遅延信号を生成する遅延回路と、
前記第１の分周信号、前記第２の分周信号及び前記第１の分周信号の遅延信号を基に、前記第１の出力信号を出力する出力回路とを有することを特徴とする付記１〜３のいずれか１項に記載の分周補正回路。
（付記５）
前記補正器は、
前記第１の分周信号の遅延信号及び前記第３の分周信号の遅延信号を生成する遅延回路と、
前記第１の分周信号、前記第２の分周信号、及び前記第１の分周信号の遅延信号を基に、前記第１の出力信号を出力する第１の出力回路と、
前記第３の分周信号、前記第４の分周信号、及び前記第３の分周信号の遅延信号を基に、前記第２の出力信号を出力する第２の出力回路とを有することを特徴とする付記３記載の分周補正回路。
（付記６）
前記出力回路は、
ゲートが前記第１の分周信号のノードに接続され、ドレインが前記第１の出力信号のノードに接続される第１のｐチャネル電界効果トランジスタと、
ゲートが前記第２の分周信号のノードに接続され、ドレインが前記第１の出力信号のノードに接続される第１のｎチャネル電界効果トランジスタと、
ゲートが第１の電位のノードに接続され、ソースが第２の電位のノードに接続され、ドレインが前記第１のｐチャネル電界効果トランジスタのソースに接続される第２のｐチャネル電界効果トランジスタと、
ゲートが前記第１の分周信号の遅延信号のノードに接続され、ソースが前記第２の電位のノードに接続され、ドレインが前記第１のｐチャネル電界効果トランジスタのソースに接続される第３のｐチャネル電界効果トランジスタと、
ゲートが前記第２の電位のノードに接続され、ソースが前記第１の電位のノードに接続
され、ドレインが前記第１のｎチャネル電界効果トランジスタのソースに接続される第２のｎチャネル電界効果トランジスタと、
ゲートが前記第１の分周信号の遅延信号のノードに接続され、ソースが前記第１の電位のノードに接続され、ドレインが前記第１のｎチャネル電界効果トランジスタのソースに接続される第３のｎチャネル電界効果トランジスタとを有することを特徴とする付記４記載の分周補正回路。
（付記７）
前記遅延回路は、前記第１の分周信号に対して互いに遅延時間が異なる第１の遅延信号、第２の遅延信号及び第３の遅延信号を生成し、
前記第３のｐチャネル電界効果トランジスタのゲートは、前記第１の遅延信号のノードに接続され、
前記第３のｎチャネル電界効果トランジスタのゲートは、前記第１の遅延信号のノードに接続され、
前記出力回路は、
ゲートが前記第２の遅延信号のノードに接続され、ソースが前記第２の電位のノードに接続され、ドレインが前記第１のｐチャネル電界効果トランジスタのソースに接続される第４のｐチャネル電界効果トランジスタと、
ゲートが前記第３の遅延信号のノードに接続され、ソースが前記第２の電位のノードに接続され、ドレインが前記第１のｐチャネル電界効果トランジスタのソースに接続される第５のｐチャネル電界効果トランジスタと、
ゲートが前記第２の遅延信号のノードに接続され、ソースが前記第１の電位のノードに接続され、ドレインが前記第１のｎチャネル電界効果トランジスタのソースに接続される第４のｎチャネル電界効果トランジスタと、
ゲートが前記第３の遅延信号のノードに接続され、ソースが前記第１の電位のノードに接続され、ドレインが前記第１のｎチャネル電界効果トランジスタのソースに接続される第５のｎチャネル電界効果トランジスタとを有することを特徴とする付記６記載の分周補正回路。
（付記８）
前記第１の出力回路は、
ゲートが前記第１の分周信号のノードに接続され、ドレインが前記第１の出力信号のノードに接続される第１のｐチャネル電界効果トランジスタと、
ゲートが前記第２の分周信号のノードに接続され、ドレインが前記第１の出力信号のノードに接続される第１のｎチャネル電界効果トランジスタと、
ゲートが第１の電位のノードに接続され、ソースが第２の電位のノードに接続され、ドレインが前記第１のｐチャネル電界効果トランジスタのソースに接続される第２のｐチャネル電界効果トランジスタと、
ゲートが前記第１の分周信号の遅延信号のノードに接続され、ソースが前記第２の電位のノードに接続され、ドレインが前記第１のｐチャネル電界効果トランジスタのソースに接続される第３のｐチャネル電界効果トランジスタと、
ゲートが前記第２の電位のノードに接続され、ソースが前記第１の電位のノードに接続され、ドレインが前記第１のｎチャネル電界効果トランジスタのソースに接続される第２のｎチャネル電界効果トランジスタと、
ゲートが前記第１の分周信号の遅延信号のノードに接続され、ソースが前記第１の電位のノードに接続され、ドレインが前記第１のｎチャネル電界効果トランジスタのソースに接続される第３のｎチャネル電界効果トランジスタとを有し、
前記第２の出力回路は、
ゲートが前記第４の分周信号のノードに接続され、ドレインが前記第２の出力信号のノードに接続される第６のｐチャネル電界効果トランジスタと、
ゲートが前記第３の分周信号のノードに接続され、ドレインが前記第２の出力信号のノードに接続される第６のｎチャネル電界効果トランジスタと、
ゲートが前記第１の電位のノードに接続され、ソースが前記第２の電位のノードに接続され、ドレインが前記第６のｐチャネル電界効果トランジスタのソースに接続される第７のｐチャネル電界効果トランジスタと、
ゲートが前記第３の分周信号の遅延信号のノードに接続され、ソースが前記第２の電位のノードに接続され、ドレインが前記第６のｐチャネル電界効果トランジスタのソースに接続される第８のｐチャネル電界効果トランジスタと、
ゲートが前記第２の電位のノードに接続され、ソースが前記第１の電位のノードに接続され、ドレインが前記第６のｎチャネル電界効果トランジスタのソースに接続される第７のｎチャネル電界効果トランジスタと、
ゲートが前記第３の分周信号の遅延信号のノードに接続され、ソースが前記第１の電位のノードに接続され、ドレインが前記第６のｎチャネル電界効果トランジスタのソースに接続される第８のｎチャネル電界効果トランジスタとを有することを特徴とする付記５記載の分周補正回路。
（付記９）
前記遅延回路は、
前記第１の分周信号を論理反転する第１のインバータと、
前記第３の分周信号を論理反転する第２のインバータとを有し、
前記第３のｐチャネル電界効果トランジスタのゲートは、前記第２のインバータの出力信号のノードに接続され、
前記第３のｎチャネル電界効果トランジスタのゲートは、前記第２のインバータの出力信号のノードに接続され、
前記第８のｐチャネル電界効果トランジスタのゲートは、前記第１のインバータの出力信号のノードに接続され、
前記第８のｎチャネル電界効果トランジスタのゲートは、前記第１のインバータの出力信号のノードに接続されることを特徴とする付記８記載の分周補正回路。
（付記１０）
前記遅延回路は、前記第１の分周信号に対して互いに遅延時間が異なる第１の遅延信号、第２の遅延信号及び第３の遅延信号を生成し、前記第３の分周信号に対して互いに遅延時間が異なる第４の遅延信号、第５の遅延信号及び第６の遅延信号を生成し、
前記第３のｐチャネル電界効果トランジスタのゲートは、前記第１の遅延信号のノードに接続され、
前記第３のｎチャネル電界効果トランジスタのゲートは、前記第１の遅延信号のノードに接続され、
前記第８のｐチャネル電界効果トランジスタのゲートは、前記第４の遅延信号のノードに接続され、
前記第８のｎチャネル電界効果トランジスタのゲートは、前記第４の遅延信号のノードに接続され、
前記第１の出力回路は、
ゲートが前記第２の遅延信号のノードに接続され、ソースが前記第２の電位のノードに接続され、ドレインが前記第１のｐチャネル電界効果トランジスタのソースに接続される第４のｐチャネル電界効果トランジスタと、
ゲートが前記第３の遅延信号のノードに接続され、ソースが前記第２の電位のノードに接続され、ドレインが前記第１のｐチャネル電界効果トランジスタのソースに接続される第５のｐチャネル電界効果トランジスタと、
ゲートが前記第２の遅延信号のノードに接続され、ソースが前記第１の電位のノードに接続され、ドレインが前記第１のｎチャネル電界効果トランジスタのソースに接続される第４のｎチャネル電界効果トランジスタと、
ゲートが前記第３の遅延信号のノードに接続され、ソースが前記第１の電位のノードに接続され、ドレインが前記第１のｎチャネル電界効果トランジスタのソースに接続される第５のｎチャネル電界効果トランジスタとを有し、
前記第２の出力回路は、
ゲートが前記第５の遅延信号のノードに接続され、ソースが前記第２の電位のノードに接続され、ドレインが前記第６のｐチャネル電界効果トランジスタのソースに接続される第９のｐチャネル電界効果トランジスタと、
ゲートが前記第６の遅延信号のノードに接続され、ソースが前記第２の電位のノードに接続され、ドレインが前記第６のｐチャネル電界効果トランジスタのソースに接続される第１０のｐチャネル電界効果トランジスタと、
ゲートが前記第５の遅延信号のノードに接続され、ソースが前記第１の電位のノードに接続され、ドレインが前記第６のｎチャネル電界効果トランジスタのソースに接続される第９のｎチャネル電界効果トランジスタと、
ゲートが前記第６の遅延信号のノードに接続され、ソースが前記第１の電位のノードに接続され、ドレインが前記第６のｎチャネル電界効果トランジスタのソースに接続される第１０のｎチャネル電界効果トランジスタとを有することを特徴とする付記８記載の分周補正回路。
（付記１１）
前記遅延回路は、
前記第１の分周信号を論理反転する第１のインバータと、
前記第１のインバータの出力信号を論理反転する第３のインバータと、
前記第３のインバータの出力信号を論理反転する第５のインバータと、
前記第３の分周信号を論理反転する第２のインバータと、
前記第２のインバータの出力信号を論理反転する第４のインバータと、
前記第４のインバータの出力信号を論理反転する第６のインバータとを有し、
前記第３のｐチャネル電界効果トランジスタのゲートは、前記第２のインバータの出力信号のノードに接続され、
前記第３のｎチャネル電界効果トランジスタのゲートは、前記第２のインバータの出力信号のノードに接続され、
前記第４のｐチャネル電界効果トランジスタのゲートは、前記第３のインバータの出力信号のノードに接続され、
前記第４のｎチャネル電界効果トランジスタのゲートは、前記第３のインバータの出力信号のノードに接続され、
前記第５のｐチャネル電界効果トランジスタのゲートは、前記第６のインバータの出力信号のノードに接続され、
前記第５のｎチャネル電界効果トランジスタのゲートは、前記第６のインバータの出力信号のノードに接続され、
前記第８のｐチャネル電界効果トランジスタのゲートは、前記第１のインバータの出力信号のノードに接続され、
前記第８のｎチャネル電界効果トランジスタのゲートは、前記第１のインバータの出力信号のノードに接続され、
前記第９のｐチャネル電界効果トランジスタのゲートは、前記第４のインバータの出力信号のノードに接続され、
前記第９のｎチャネル電界効果トランジスタのゲートは、前記第４のインバータの出力信号のノードに接続され、
前記第１０のｐチャネル電界効果トランジスタのゲートは、前記第５のインバータの出力信号のノードに接続され、
前記第１０のｎチャネル電界効果トランジスタのゲートは、前記第５のインバータの出力信号のノードに接続されることを特徴とする付記１０記載の分周補正回路。
（付記１２）
さらに、前記第１の出力信号を整数分周する第２の分周器を有することを特徴とする付記１〜１１のいずれか１項に記載の分周補正回路。
（付記１３）
第１の出力信号を生成する、付記１〜１２のいずれか１項に記載の分周補正回路と、
前記第１の出力信号を基に、データを受信する受信器と
を有することを特徴とする受信回路。
（付記１４）
第１の出力信号を生成する、付記１〜１２のいずれか１項に記載の分周補正回路と、
前記第１の出力信号を基に、データを受信する受信器と、
前記受信器により受信されたデータを処理する処理部と
を有することを特徴とする集積回路。
３０１ 電圧制御発振器
３０２ １．５分周器
３０３ デューティサイクル補正器
３０４ ２分周器

Claims (16)

  1. 入力信号の小数分周を行い、互いにデューティ比が異なる第１の分周信号及び第２の分周信号を出力する第１の分周器と、
    前記第１の分周信号及び前記第２の分周信号を基に、前記第１の分周信号のデューティ比及び前記第２の分周信号のデューティ比の中間のデューティ比を有する第１の出力信号を生成する補正器とを有し、
    前記第１の分周信号及び前記第２の分周信号は、相互に立ち上がりタイミングが同じ、又は、相互に立ち下がりタイミングが同じであり、
    前記第１の出力信号の周期は、前記第１の分周信号及び前記第２の分周信号の周期と同じであることを特徴とする分周補正回路。
  2. 前記補正器は、第１の論理レベルから第２の論理レベルに向けて、前記第１の分周信号及び前記第２の分周信号のレベル変化時間より長いレベル変化時間で、レベルが変化するように、前記第１の出力信号を生成することを特徴とする請求項１記載の分周補正回路。
  3. 前記第１の分周器は、前記第１の分周信号の論理反転信号である第３の分周信号と、前記第２の分周信号の論理反転信号である第４の分周信号を出力し、
    前記補正器は、前記第３の分周信号及び前記第４の分周信号を基に、前記第３の分周信号のデューティ比及び前記第４の分周信号のデューティ比の中間のデューティ比を有する第２の出力信号を生成することを特徴とする請求項１又は２記載の分周補正回路。
  4. 前記補正器は、
    前記第１の分周信号の遅延信号を生成する遅延回路と、
    前記第１の分周信号、前記第２の分周信号及び前記第１の分周信号の遅延信号を基に、前記第１の出力信号を出力する出力回路とを有することを特徴とする請求項１〜３のいずれか１項に記載の分周補正回路。
  5. 前記補正器は、
    前記第１の分周信号の遅延信号及び前記第３の分周信号の遅延信号を生成する遅延回路と、
    前記第１の分周信号、前記第２の分周信号、及び前記第１の分周信号の遅延信号を基に、前記第１の出力信号を出力する第１の出力回路と、
    前記第３の分周信号、前記第４の分周信号、及び前記第３の分周信号の遅延信号を基に、前記第２の出力信号を出力する第２の出力回路とを有することを特徴とする請求項３記載の分周補正回路。
  6. 前記出力回路は、
    ゲートが前記第１の分周信号のノードに接続され、ドレインが前記第１の出力信号のノードに接続される第１のｐチャネル電界効果トランジスタと、
    ゲートが前記第２の分周信号のノードに接続され、ドレインが前記第１の出力信号のノードに接続される第１のｎチャネル電界効果トランジスタと、
    ゲートが第１の電位のノードに接続され、ソースが第２の電位のノードに接続され、ドレインが前記第１のｐチャネル電界効果トランジスタのソースに接続される第２のｐチャネル電界効果トランジスタと、
    ゲートが前記第１の分周信号の遅延信号のノードに接続され、ソースが前記第２の電位のノードに接続され、ドレインが前記第１のｐチャネル電界効果トランジスタのソースに接続される第３のｐチャネル電界効果トランジスタと、
    ゲートが前記第２の電位のノードに接続され、ソースが前記第１の電位のノードに接続され、ドレインが前記第１のｎチャネル電界効果トランジスタのソースに接続される第２のｎチャネル電界効果トランジスタと、
    ゲートが前記第１の分周信号の遅延信号のノードに接続され、ソースが前記第１の電位のノードに接続され、ドレインが前記第１のｎチャネル電界効果トランジスタのソースに接続される第３のｎチャネル電界効果トランジスタとを有することを特徴とする請求項４記載の分周補正回路。
  7. 前記遅延回路は、前記第１の分周信号に対して互いに遅延時間が異なる第１の遅延信号、第２の遅延信号及び第３の遅延信号を生成し、
    前記第３のｐチャネル電界効果トランジスタのゲートは、前記第１の遅延信号のノードに接続され、
    前記第３のｎチャネル電界効果トランジスタのゲートは、前記第１の遅延信号のノードに接続され、
    前記出力回路は、
    ゲートが前記第２の遅延信号のノードに接続され、ソースが前記第２の電位のノードに接続され、ドレインが前記第１のｐチャネル電界効果トランジスタのソースに接続される第４のｐチャネル電界効果トランジスタと、
    ゲートが前記第３の遅延信号のノードに接続され、ソースが前記第２の電位のノードに接続され、ドレインが前記第１のｐチャネル電界効果トランジスタのソースに接続される第５のｐチャネル電界効果トランジスタと、
    ゲートが前記第２の遅延信号のノードに接続され、ソースが前記第１の電位のノードに接続され、ドレインが前記第１のｎチャネル電界効果トランジスタのソースに接続される第４のｎチャネル電界効果トランジスタと、
    ゲートが前記第３の遅延信号のノードに接続され、ソースが前記第１の電位のノードに接続され、ドレインが前記第１のｎチャネル電界効果トランジスタのソースに接続される第５のｎチャネル電界効果トランジスタとを有することを特徴とする請求項６記載の分周補正回路。
  8. 前記第１の出力回路は、
    ゲートが前記第１の分周信号のノードに接続され、ドレインが前記第１の出力信号のノードに接続される第１のｐチャネル電界効果トランジスタと、
    ゲートが前記第２の分周信号のノードに接続され、ドレインが前記第１の出力信号のノードに接続される第１のｎチャネル電界効果トランジスタと、
    ゲートが第１の電位のノードに接続され、ソースが第２の電位のノードに接続され、ドレインが前記第１のｐチャネル電界効果トランジスタのソースに接続される第２のｐチャネル電界効果トランジスタと、
    ゲートが前記第１の分周信号の遅延信号のノードに接続され、ソースが前記第２の電位のノードに接続され、ドレインが前記第１のｐチャネル電界効果トランジスタのソースに接続される第３のｐチャネル電界効果トランジスタと、
    ゲートが前記第２の電位のノードに接続され、ソースが前記第１の電位のノードに接続され、ドレインが前記第１のｎチャネル電界効果トランジスタのソースに接続される第２のｎチャネル電界効果トランジスタと、
    ゲートが前記第１の分周信号の遅延信号のノードに接続され、ソースが前記第１の電位のノードに接続され、ドレインが前記第１のｎチャネル電界効果トランジスタのソースに接続される第３のｎチャネル電界効果トランジスタとを有し、
    前記第２の出力回路は、
    ゲートが前記第４の分周信号のノードに接続され、ドレインが前記第２の出力信号のノードに接続される第６のｐチャネル電界効果トランジスタと、
    ゲートが前記第３の分周信号のノードに接続され、ドレインが前記第２の出力信号のノードに接続される第６のｎチャネル電界効果トランジスタと、
    ゲートが前記第１の電位のノードに接続され、ソースが前記第２の電位のノードに接続され、ドレインが前記第６のｐチャネル電界効果トランジスタのソースに接続される第７のｐチャネル電界効果トランジスタと、
    ゲートが前記第３の分周信号の遅延信号のノードに接続され、ソースが前記第２の電位のノードに接続され、ドレインが前記第６のｐチャネル電界効果トランジスタのソースに接続される第８のｐチャネル電界効果トランジスタと、
    ゲートが前記第２の電位のノードに接続され、ソースが前記第１の電位のノードに接続され、ドレインが前記第６のｎチャネル電界効果トランジスタのソースに接続される第７のｎチャネル電界効果トランジスタと、
    ゲートが前記第３の分周信号の遅延信号のノードに接続され、ソースが前記第１の電位のノードに接続され、ドレインが前記第６のｎチャネル電界効果トランジスタのソースに接続される第８のｎチャネル電界効果トランジスタとを有することを特徴とする請求項５記載の分周補正回路。
  9. 前記遅延回路は、
    前記第１の分周信号を論理反転する第１のインバータと、
    前記第３の分周信号を論理反転する第２のインバータとを有し、
    前記第３のｐチャネル電界効果トランジスタのゲートは、前記第２のインバータの出力信号のノードに接続され、
    前記第３のｎチャネル電界効果トランジスタのゲートは、前記第２のインバータの出力信号のノードに接続され、
    前記第８のｐチャネル電界効果トランジスタのゲートは、前記第１のインバータの出力信号のノードに接続され、
    前記第８のｎチャネル電界効果トランジスタのゲートは、前記第１のインバータの出力信号のノードに接続されることを特徴とする請求項８記載の分周補正回路。
  10. さらに、前記第１の出力信号を整数分周する第２の分周器を有することを特徴とする請求項１〜９のいずれか１項に記載の分周補正回路。
  11. 第１の出力信号を生成する分周補正回路と、
    前記第１の出力信号を基に、データを受信する受信器とを有し、
    前記分周補正回路は、
    入力信号の小数分周を行い、互いにデューティ比が異なる第１の分周信号及び第２の分周信号を出力する第１の分周器と、
    前記第１の分周信号及び前記第２の分周信号を基に、前記第１の分周信号のデューティ比及び前記第２の分周信号のデューティ比の中間のデューティ比を有する前記第１の出力信号を生成する補正器とを有し、
    前記第１の分周信号及び前記第２の分周信号は、相互に立ち上がりタイミングが同じ、又は、相互に立ち下がりタイミングが同じであり、
    前記第１の出力信号の周期は、前記第１の分周信号及び前記第２の分周信号の周期と同じであることを特徴とする受信回路。
  12. 前記補正器は、第１の論理レベルから第２の論理レベルに向けて、前記第１の分周信号及び前記第２の分周信号のレベル変化時間より長いレベル変化時間で、レベルが変化するように、前記第１の出力信号を生成することを特徴とする請求項１１記載の受信回路。
  13. 前記補正器は、
    前記第１の分周信号の遅延信号を生成する遅延回路と、
    前記第１の分周信号、前記第２の分周信号及び前記第１の分周信号の遅延信号を基に、前記第１の出力信号を出力する出力回路とを有することを特徴とする請求項１１又は１２記載の受信回路。
  14. 第１の出力信号を生成する分周補正回路と、
    前記第１の出力信号を基に、データを受信する受信器と、
    前記受信器により受信されたデータを処理する処理部とを有し、
    前記分周補正回路は、
    入力信号の小数分周を行い、互いにデューティ比が異なる第１の分周信号及び第２の分周信号を出力する第１の分周器と、
    前記第１の分周信号及び前記第２の分周信号を基に、前記第１の分周信号のデューティ比及び前記第２の分周信号のデューティ比の中間のデューティ比を有する前記第１の出力信号を生成する補正器とを有し、
    前記第１の分周信号及び前記第２の分周信号は、相互に立ち上がりタイミングが同じ、又は、相互に立ち下がりタイミングが同じであり、
    前記第１の出力信号の周期は、前記第１の分周信号及び前記第２の分周信号の周期と同じであることを特徴とする集積回路。
  15. 前記補正器は、第１の論理レベルから第２の論理レベルに向けて、前記第１の分周信号及び前記第２の分周信号のレベル変化時間より長いレベル変化時間で、レベルが変化するように、前記第１の出力信号を生成することを特徴とする請求項１４記載の集積回路。
  16. 前記補正器は、
    前記第１の分周信号の遅延信号を生成する遅延回路と、
    前記第１の分周信号、前記第２の分周信号及び前記第１の分周信号の遅延信号を基に、前記第１の出力信号を出力する出力回路とを有することを特徴とする請求項１４又は１５記載の集積回路。
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