JPH03132213A - 分周回路 - Google Patents
分周回路Info
- Publication number
- JPH03132213A JPH03132213A JP26914389A JP26914389A JPH03132213A JP H03132213 A JPH03132213 A JP H03132213A JP 26914389 A JP26914389 A JP 26914389A JP 26914389 A JP26914389 A JP 26914389A JP H03132213 A JPH03132213 A JP H03132213A
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- JP
- Japan
- Prior art keywords
- output
- signal
- output terminal
- frequency
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000001360 synchronised effect Effects 0.000 claims abstract description 5
- 239000013078 crystal Substances 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は奇数分周した結果が５０％のデユーティ−比を
有するパルスとすることができる分周回路に関するもの
である。
有するパルスとすることができる分周回路に関するもの
である。
（従来の技術）
従来の斯種分周回路は、第５図に示されるように構成さ
れていた。即ち、例えば、０ＭＯ３（７４ＨＣ１６１）
からなる１６進カウンタ１のクロック端子に入力クロッ
クＡが与えられ、端子ＬＯ，Ｐ、Ｔには電圧ＶＣＣが与
えられ、端子Ａ〜Ｄにはグランドレベルが与えられてい
る。１６進カウンタ１の第２段目の出力端子（２１の出
力端子＞Ｑ３の出力信号がインバータ２により反転され
て、例えば、ＣＭＯ８（７４ＨＣ７４）からなるＤ型フ
リップフロップ（Ｄ−ＦＦ）４のデータ端子りに与えら
れ、Ｄ−ＦＦ４のクロック端子には入力クロックＡがイ
ンバータ３により反転されて与えられている。
れていた。即ち、例えば、０ＭＯ３（７４ＨＣ１６１）
からなる１６進カウンタ１のクロック端子に入力クロッ
クＡが与えられ、端子ＬＯ，Ｐ、Ｔには電圧ＶＣＣが与
えられ、端子Ａ〜Ｄにはグランドレベルが与えられてい
る。１６進カウンタ１の第２段目の出力端子（２１の出
力端子＞Ｑ３の出力信号がインバータ２により反転され
て、例えば、ＣＭＯ８（７４ＨＣ７４）からなるＤ型フ
リップフロップ（Ｄ−ＦＦ）４のデータ端子りに与えら
れ、Ｄ−ＦＦ４のクロック端子には入力クロックＡがイ
ンバータ３により反転されて与えられている。
Ｄ−ＦＦ４のクリア端子ＣＬとプリセット端子ＰＲとに
は電圧ＶＣＣが与えられている。Ｄ−ＦＦ４の出力端子
ＱＯ出力信号は１６進カウンタ１のクリア端子ＣＬに与
えられている。
は電圧ＶＣＣが与えられている。Ｄ−ＦＦ４の出力端子
ＱＯ出力信号は１６進カウンタ１のクリア端子ＣＬに与
えられている。
以上のように構成された分周回路において、第６図Ａに
示されるような入力クロックＡが到来すると、１６進カ
ウンタ１の第２段目の出力端子Ｑ３からは入力クロック
Ａが２２＋３°個到来する毎にパルスが生じる信号（第
６図Ｂ）が出力される。第６図Ｃにインバータ２の出力
信号Ｃを示す。このインバータ２の出力信号Ｃをインバ
ータ３により反転されたクロック（第６図Ｄ）の立上り
でＤ−ＦＦ４が取り込み、結局Ｄ−ＦＦ４の出力端子Ｑ
からは、入力クロックＡを３分周した出力（第６図Ｅ）
が得られる。
示されるような入力クロックＡが到来すると、１６進カ
ウンタ１の第２段目の出力端子Ｑ３からは入力クロック
Ａが２２＋３°個到来する毎にパルスが生じる信号（第
６図Ｂ）が出力される。第６図Ｃにインバータ２の出力
信号Ｃを示す。このインバータ２の出力信号Ｃをインバ
ータ３により反転されたクロック（第６図Ｄ）の立上り
でＤ−ＦＦ４が取り込み、結局Ｄ−ＦＦ４の出力端子Ｑ
からは、入力クロックＡを３分周した出力（第６図Ｅ）
が得られる。
この３分周出力Ｅは、確かに入力クロックＡの３パルス
分を１パルス分にしたものではあるが、第６図Ｅから明
らかなようにデユーティ−比は約６７％となり５０％で
はない。このため、３分周した結果のパルス（マーク）
部分やスペース部分をウィンドウとして用いて入力クロ
ックＡであるデータを処理（サンプリング等）すること
ができないという問題点が発生していた。
分を１パルス分にしたものではあるが、第６図Ｅから明
らかなようにデユーティ−比は約６７％となり５０％で
はない。このため、３分周した結果のパルス（マーク）
部分やスペース部分をウィンドウとして用いて入力クロ
ックＡであるデータを処理（サンプリング等）すること
ができないという問題点が発生していた。
そこで入力クロックを３分周した結果と同じ周波数を持
ち、５０％のデユーティ−比を持つ信号を得るため、こ
の周波数と同じ周波数の信号を発振する水晶発振器を用
いることも考え得るが、処理すべきデータである入力ク
ロックとの位相同期を取る回路が必要となり、回路が複
雑化する上、高価な水晶発振器を用いる必要が生じる問
題点があった。
ち、５０％のデユーティ−比を持つ信号を得るため、こ
の周波数と同じ周波数の信号を発振する水晶発振器を用
いることも考え得るが、処理すべきデータである入力ク
ロックとの位相同期を取る回路が必要となり、回路が複
雑化する上、高価な水晶発振器を用いる必要が生じる問
題点があった。
（発明が解決しようとする課題）
上記のように従来の分周回路によると、入力されたクロ
ックをそのまま奇数分周してもデユーティ−比が５０％
の出力を得ることができず、得られた３分周の信号を用
いて入力クロックであるデータの処理を行うことができ
ないという問題点があり、これに対し、分周結果と同じ
周波数の信号を発振する水晶発振器を用いると、処理す
べき信号と位相同期させるための構成が必要となること
により回路が複雑化する上、高価な水晶発振器を用いる
必要が生じる問題点があった。
ックをそのまま奇数分周してもデユーティ−比が５０％
の出力を得ることができず、得られた３分周の信号を用
いて入力クロックであるデータの処理を行うことができ
ないという問題点があり、これに対し、分周結果と同じ
周波数の信号を発振する水晶発振器を用いると、処理す
べき信号と位相同期させるための構成が必要となること
により回路が複雑化する上、高価な水晶発振器を用いる
必要が生じる問題点があった。
本発明はこのような従来の分周回路の問題点を解決せん
としてなされたもので、その目的は、入力クロックの奇
数分周によるデユーティ−比が５０％の信号を、簡単で
安価な構成により得ることのできる分周回路を提供する
ことである。
としてなされたもので、その目的は、入力クロックの奇
数分周によるデユーティ−比が５０％の信号を、簡単で
安価な構成により得ることのできる分周回路を提供する
ことである。
［発明の構成］
（課題を解決するための手段）
本発明では、クロックに基づき歩進されるＮ進カウンタ
と、 このＮ進カウンタの出力端子中の所望の分周数に対応し
た出力端子からの出力に基づく信号を、前記クロックに
同期して取込むフリップフロップとを備え、このフリッ
プフロップの出力により前記Ｎ進カウンタをクリアする
ように構成した分周回路に、 前記フリップフロップの出力においてデユーティ−比が
５０％から外れた部分を前記Ｎ進カウンタの所定段目の
出力端子から出力される信号に基づき補正して５０％の
デユーティ−比の分周信号とする補正回路を備えさせて
分周回路を構成した。
と、 このＮ進カウンタの出力端子中の所望の分周数に対応し
た出力端子からの出力に基づく信号を、前記クロックに
同期して取込むフリップフロップとを備え、このフリッ
プフロップの出力により前記Ｎ進カウンタをクリアする
ように構成した分周回路に、 前記フリップフロップの出力においてデユーティ−比が
５０％から外れた部分を前記Ｎ進カウンタの所定段目の
出力端子から出力される信号に基づき補正して５０％の
デユーティ−比の分周信号とする補正回路を備えさせて
分周回路を構成した。
（作用）
上記構成によると、分周によりデユーティ−比が５０％
から外れた部分を、Ｎ進カウンタの所定段目の出力端子
から出力される信号に基づき立下げあるいは立上げるな
どの処理がなされ得ることから、最終の出力が入力され
た入力クロックに同期しており、しかも、デユーティ−
比を５０％へ補正できることになる。
から外れた部分を、Ｎ進カウンタの所定段目の出力端子
から出力される信号に基づき立下げあるいは立上げるな
どの処理がなされ得ることから、最終の出力が入力され
た入力クロックに同期しており、しかも、デユーティ−
比を５０％へ補正できることになる。
（実施例）
以下、図面を参照して本発明の一実施例を説明する。
第１図は３分周回路のブロック図であり、１６進カウン
タ１、インバータ２．３及びＤ−ＦＦ４は第５図に示し
た構成要素と同じものを用い、結線もほぼ同様である０
本実施例では、例えば、ＣＭＯ３（７４ＨＣ７４）から
なるＤ−ＦＦ５を設け、そのデータ端子り及びプリセッ
ト端子ＰＲに電圧ＶＣＣを与え、クリア端子ＣＬにＤ−
ＦＦ４の出力端子Ｑより出力された３分周結果の信号を
与えて最終的に得るべき３分周の信号におけるパルスの
立上りを作り出す。この構成だけでは、単に、Ｄ−ＦＦ
４の出力端子Ｑより出力された信号がＬどなるとＤ−Ｆ
Ｆ５がクリアされるに留まる。そこで、１６進カウンタ
１の第１段目の出力端子（２゜の出力端子）ＱＡより出
力される信号ＦをＤ−ＦＦ５のクロック端子へ与え、こ
の信号Ｆのパルスの立上りでＤ−ＦＦ５のクリア解除を
行うようにした。即ち、Ｄ−ＦＦ４の出力端子Ｑの出力
は、３分周の１周期を規定する成分を含むものであるか
ら、これを利用し、かつ、Ｄ−ＦＦ４の出力がデユーテ
ィ−比が５０％となっていない部分を入力クロックＡに
同期したパルスを出力する１６進カウンタ１の所定出力
段（ここでは、第１段目）がら得た信号で補正く立上げ
、立下げ等）するようにした。そして、ここでは、Ｄ−
ＦＦ５の出力端子回の出力を最終的な出力とした。
タ１、インバータ２．３及びＤ−ＦＦ４は第５図に示し
た構成要素と同じものを用い、結線もほぼ同様である０
本実施例では、例えば、ＣＭＯ３（７４ＨＣ７４）から
なるＤ−ＦＦ５を設け、そのデータ端子り及びプリセッ
ト端子ＰＲに電圧ＶＣＣを与え、クリア端子ＣＬにＤ−
ＦＦ４の出力端子Ｑより出力された３分周結果の信号を
与えて最終的に得るべき３分周の信号におけるパルスの
立上りを作り出す。この構成だけでは、単に、Ｄ−ＦＦ
４の出力端子Ｑより出力された信号がＬどなるとＤ−Ｆ
Ｆ５がクリアされるに留まる。そこで、１６進カウンタ
１の第１段目の出力端子（２゜の出力端子）ＱＡより出
力される信号ＦをＤ−ＦＦ５のクロック端子へ与え、こ
の信号Ｆのパルスの立上りでＤ−ＦＦ５のクリア解除を
行うようにした。即ち、Ｄ−ＦＦ４の出力端子Ｑの出力
は、３分周の１周期を規定する成分を含むものであるか
ら、これを利用し、かつ、Ｄ−ＦＦ４の出力がデユーテ
ィ−比が５０％となっていない部分を入力クロックＡに
同期したパルスを出力する１６進カウンタ１の所定出力
段（ここでは、第１段目）がら得た信号で補正く立上げ
、立下げ等）するようにした。そして、ここでは、Ｄ−
ＦＦ５の出力端子回の出力を最終的な出力とした。
以上のように構成された３分周回路では、第６図を用い
て説明したようにして、Ｄ−ＦＦ４の出力端子Ｑから３
分周された信号Ｅ（第２図Ｅ）が得られる。そして、Ｄ
−ＦＦ５では上記信号Ｅをクリアに用いているなめ、信
号Ｅの立下り時にはＤ−ＦＦ５の出力端子回の出力が立
上がるようになり、３分周信号の１周期が規定される。
て説明したようにして、Ｄ−ＦＦ４の出力端子Ｑから３
分周された信号Ｅ（第２図Ｅ）が得られる。そして、Ｄ
−ＦＦ５では上記信号Ｅをクリアに用いているなめ、信
号Ｅの立下り時にはＤ−ＦＦ５の出力端子回の出力が立
上がるようになり、３分周信号の１周期が規定される。
一方、１６進カウンターの第１段目の出力端子ＱＡの出
力信号Ｆの立上りでＤ−ＦＦ５はデータ端子りの入力（
＋Ｖｃｃ（Ｈレベル））を取込み、出力端子Ｑの出力信
号が立下げられ、３分周の１７２周期が規定され、第２
図に示すように当該出力信号Ｇは入力クロックＡを３分
周した５０％のデユーティ−比を持つ信号となる。
力信号Ｆの立上りでＤ−ＦＦ５はデータ端子りの入力（
＋Ｖｃｃ（Ｈレベル））を取込み、出力端子Ｑの出力信
号が立下げられ、３分周の１７２周期が規定され、第２
図に示すように当該出力信号Ｇは入力クロックＡを３分
周した５０％のデユーティ−比を持つ信号となる。
第３図には本発明を用いた５分周回路の実施例が示され
ている。この実施例でも、１６進カウンター、インバー
タ２．３、Ｄ−ＦＦ４，５を用いている点は、第１図の
３分周回路と同様である。ただ、Ｄ−ＦＦ４のデータ端
子りに１６進カウンターの第３段目（２２段）の出力端
子Ｑ から出力される信号Ｈをインバータ２で反転して
与える。−方、Ｄ−ＦＦ５のクロック端子に１６進カウ
ンターの第２段目（２１段）の出力端子Ｑ８から出力さ
れる信号Ｋを与える。
ている。この実施例でも、１６進カウンター、インバー
タ２．３、Ｄ−ＦＦ４，５を用いている点は、第１図の
３分周回路と同様である。ただ、Ｄ−ＦＦ４のデータ端
子りに１６進カウンターの第３段目（２２段）の出力端
子Ｑ から出力される信号Ｈをインバータ２で反転して
与える。−方、Ｄ−ＦＦ５のクロック端子に１６進カウ
ンターの第２段目（２１段）の出力端子Ｑ８から出力さ
れる信号Ｋを与える。
このように構成された５分周回路では、第４図に示され
るように各部の出力信号が変化する。即ち、入力クロッ
クＡの５個のパルスが入力される毎にデユーティ−比が
８０％のパルスが現われるような５分周の結果の信号Ｊ
がＤ−ＦＦ４の出力端子Ｑから得られる。そして、Ｄ−
ＦＦ５では上記信号Ｊをクリアに用いているため、信号
Ｊの立下り時にはＤ−ＦＦ５の出力端子Ｑの出力が立上
がるようになり、５分周信号の１周期が規定される。
るように各部の出力信号が変化する。即ち、入力クロッ
クＡの５個のパルスが入力される毎にデユーティ−比が
８０％のパルスが現われるような５分周の結果の信号Ｊ
がＤ−ＦＦ４の出力端子Ｑから得られる。そして、Ｄ−
ＦＦ５では上記信号Ｊをクリアに用いているため、信号
Ｊの立下り時にはＤ−ＦＦ５の出力端子Ｑの出力が立上
がるようになり、５分周信号の１周期が規定される。
一方、１６進カウンタ１の第２段目の出力端子Ｑ１Ｂの
出力信号にの立上りでＤ−ＦＦ５はデータ端子りの入力
（ＶＣＣ）を取込み、出力端子Ｑの出力信号りが立上げ
られ、５分周の１７２周期が規定され、第４図に示すよ
うに当該Ｄ−ＦＦ５の出力信号りは入力クロックＡを５
分周した信号であって５０％のデユーティ−比を持つ信
号となる。
出力信号にの立上りでＤ−ＦＦ５はデータ端子りの入力
（ＶＣＣ）を取込み、出力端子Ｑの出力信号りが立上げ
られ、５分周の１７２周期が規定され、第４図に示すよ
うに当該Ｄ−ＦＦ５の出力信号りは入力クロックＡを５
分周した信号であって５０％のデユーティ−比を持つ信
号となる。
以上の実施例は、３分周、５分周を示したが、７分周以
上の奇数分周に適用し得る。
上の奇数分周に適用し得る。
［発明の効果コ
以上説明したように本発明によれば、デユーティ−比が
５０％から外れた部分を、Ｎ進カウンタの所定段目の出
力端子から出力される信号に基づき、立上げあるいは立
下げるなどの処理を行い得ることから、入力されたクロ
ックに同期しており、しかも、デユーティ−比が５０％
に補正された信号を簡単で安価な構成で得ることができ
る。
５０％から外れた部分を、Ｎ進カウンタの所定段目の出
力端子から出力される信号に基づき、立上げあるいは立
下げるなどの処理を行い得ることから、入力されたクロ
ックに同期しており、しかも、デユーティ−比が５０％
に補正された信号を簡単で安価な構成で得ることができ
る。
第１図、第３図は本発明の一実施例のブロック図、第２
図は第１図の回ｎにおける各部の信号波形を示すタイミ
ングチャート、第４図は第３図の回路における各部の信
号波形を示すタイミングチャート、第５図は従来の分周
回路のブロック図、第６図は第５図の回路における各部
の信号波形を示すタイミングチャートである。 １・・・１６進カウンタ ２．３・・・インバータ ４．５・・・Ｄ−ＦＦ
図は第１図の回ｎにおける各部の信号波形を示すタイミ
ングチャート、第４図は第３図の回路における各部の信
号波形を示すタイミングチャート、第５図は従来の分周
回路のブロック図、第６図は第５図の回路における各部
の信号波形を示すタイミングチャートである。 １・・・１６進カウンタ ２．３・・・インバータ ４．５・・・Ｄ−ＦＦ
Claims (1)
- 【特許請求の範囲】 クロックに基づき歩進されるＮ進カウンタと、このＮ進
カウンタの出力端子中の所望の分周数に対応した出力端
子からの出力に基づく信号を、前記クロックに同期して
取込むフリップフロップとを備え、このフリップフロッ
プの出力により前記Ｎ進カウンタをクリアするように構
成した分周回路であつて、 前記フリップフロップの出力においてデューティー比が
５０％から外れた部分を前記Ｎ進カウンタの所定段目の
出力端子から出力される信号に基づき補正して５０％の
デューティー比の分周信号とする補正回路を備えたこと
を特徴とする分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26914389A JPH03132213A (ja) | 1989-10-18 | 1989-10-18 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26914389A JPH03132213A (ja) | 1989-10-18 | 1989-10-18 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03132213A true JPH03132213A (ja) | 1991-06-05 |
Family
ID=17468285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26914389A Pending JPH03132213A (ja) | 1989-10-18 | 1989-10-18 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03132213A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107666302A (zh) * | 2016-07-27 | 2018-02-06 | 株式会社索思未来 | 分频修正电路、接收电路以及集成电路 |
-
1989
- 1989-10-18 JP JP26914389A patent/JPH03132213A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107666302A (zh) * | 2016-07-27 | 2018-02-06 | 株式会社索思未来 | 分频修正电路、接收电路以及集成电路 |
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