KR930004595Y1

KR930004595Y1 - 분주기의 클럭발생 시스템

Info

Publication number: KR930004595Y1
Application number: KR2019890019146U
Authority: KR
Inventors: 이주석
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1989-12-16
Filing date: 1989-12-16
Publication date: 1993-07-21
Also published as: KR910013289U

Abstract

내용 없음.

Description

분주기의 클럭발생 시스템

제1도는 종래 분주기의 구성도.

제2a도 내지 (e)도는 제1도 각부의 파형도.

제3도는 본 고안 분주기의 클럭발생 시스템에 대한 구성도.

제4a도 내지 (h)도는 제3도 각부의 파형도.

제5a도 내지 (h)도는 제3도 각부의 파형도

* 도면의 주요부분에 대한 부호의 설명

FF11-FF13 : 플립플롭 I1-I3 : 인버터

본 고안은 브이씨알의 컬러신호 처리부에 사용되는 분주기에 관한 것으로, 특히 클럭발생시스템을 이용하여 분주펄스의 오차를 입력되는 클럭펄스의 반주기범위내로 제한시킬 수 있도록 한 분주기의 클럭발생시스템에 관한 것이다.

제1도는 종래 분주기의 구성도로서 이에 도시한 바와 같이 플립플롭(FF1)의 출력단자()가 입력단자(D)에 접속되어 구성된 것으로 이와같이 구성된 종래의 분주기에 있어서, 플립플롭(FF1)의 리세트단자(R)에 입력되는 제2a도와 같은 리세트펄스의 하강에지에서 그 플립플롭(FF1)이 세트되는데, 이때 클럭단자()에 제2b도와 같이 클럭펄스가 입력되고 있으면 자신의 출력단자(Q)에 제2c도와 같이 1/2분주된 신호가 출력된다.

한편, 상기 리세트펄스의 하강에지에서 제2d도와 같은 타이밍으로 클럭펄스가 입력되고 있으면 그 플립플롭(FF1)의 출력단자(Q)에 제2e도와 같이 1/2분주된 펄스가 출력된다.

그런데, 상기 제2a도 내지 (e)도에서 보인 바와 같이 세트되는 수간 클럭펄스의 입력되는 타이밍에 따라 출력되는 분주펄스가 최대 1클럭의 주기에 해당되는 만큼 오차가 발생되는 것을 알수 있다.

이와같이 종래의 분주기에 있어서는 클럭펄스의 입력시점에 따라 클럭펄스의 출력타이밍 오차가 최대 클럭펄스의 1주기만큼 발생되어 브이씨알의 컬러신호처리에 적용될 경우 시청자에게 선명한 화상을 제공할 수 없게 되는 문제점이 있었다.

본 고안은 이와같은 종래의 문제점을 해혈하기 위하여 클럭펄스의 입력타이밍에 따른 분주펄스의 오차를 최대로 줄일 수 있는 시스템을 안출한 것으로 이를 첨부한 도면에 의하여 상세히 설명한다.

제3도는 본 고안 분주기의 클럭발생 시스템에 대한 구성도로서 아에 도시한 바와같이, 클럭펄스입력단자(CK)를 직접 플립플롭(FF11)의 클럭단자(テ1)에 접속함과 아울러 인버터(I1)를 통해서는 플립플롭(FF12)의 클럭단자(テ2)에 접속한 후, 상기 플립플롭(FF11)의 출력단자를 자신의 입력단자(D1)에 접속함과 아울러 상기 플립플롭(FF12)의 출력단자및 인버터(I3)의 입력단자에 공접하고, 상기 플립플롭(FF12)의 출력단자(Q2)를 자신의 입력단자(D2)에 접속함과 아울러 상기 플립플롭(FF11)의 출력단자(Q1) 및 인버터(I2)이 입력단자에 공접하며, 상기 인버터(I2), (I3)의 출력단자를 플립플롭(FF13)의 클럭단자(テ3)에 공통 접속한 다음 그 플립플롭(FF13)의 출력단자를 자신의 입력단자(D3)에 접속하고, 리세트입력단자(RE)를 상기 플립플롭(FF11-FF13)의 리세트단자(R1-R3)에 공접하여 구성한 것으로 이와같이 구성된 본 고안의 작용 및 효과를 상세히 설명하면 다음과 같다.

플립플롭(FF1-FF3)은 자신들의 리세트단자(R1-R3)에 인가되는 제4a도와 같은 리세트펄스의 하강에지부에서 각기 세트되고, 이때 상기 플립플롭(FF11)의 클럭단자(テ1)에 제4b도와 같은 타이밍의 클럭 펄스가 입력되면, 그의 출력단자(Q1)에 제4c도와 같은 펄스가 출력되고, 이와동시에 상기 제4b도와 같은 클럭펄스는 인버터(I1)를 통해 반전된 후, 플립플롭(FF2)의 클럭단자(テ2)에 인가되므로 그의 출력단자(Q2)에 제4d도와 같은 펄스가 출력된다.

그리고 상기 플립플롭(FF11)의 출력단자(Q1)에 출력되는 제4a도와 같은 펄스는 상기 플립플롭(FF12)의 출력단자에 출력되는 펄스와 가산되어 제4e도와 같은 펄스로 인버터(I2)의 입력단자에 인가되고, 이와같이 상기 플립플롭(FF12)의 출력단자(Q2)에 출력되는 제4d도와 같은 펄스는 상기 플립플롭(FF11)의 출력단자(Q1)에 출력되는 펄스와 가산되어 제4d도와 같은 펄스로 인버터(I3)의 입력단자에 인가된다.

이에따라 플립플롭(FF13)의 클럭단자(テ3)에는 상기 인버터(I2, I3)의 출력펄스가 가산된 제4g도와 같은 펄스가 입력되어 그의 출력단자(Q3)에 제4h도와 같이 1/2 분주된 펄스가 출력된다.

한편, 상기 플립플롭(FF11-FF13)이 자신들의 리세트 단자(R1-R3)에 인가되는 제5a도와 같은 리세트 펄스의 하강에지에서 각기 세트되고, 이때, 상기 플립플롭(FF11)의 클럭단자(テ1)에 상기 제4b도와 달리 제5b도와 같은 타이밍으로 입력되면, 그 플립플롭(FF11)의 출력단자(Q1)에 제5c도와 같은 펄스가 출력되며, 이와동시에 상기 플립플롭(FF11)의 클럭단자(テ1) 인가되는 클럭펄스가 인버터(I1)를 통해 반전된 펄스로 플립플롭(FF12)의 클럭단자(テ2)에 인가되므로 그의 출력단자(Q2)에 제5d도와 같은 펄스가 출력된다.

그리고, 인버터(I2)의 입력단자에는 상기 플립플롭(FF11)(FF12)의 출력단자(Q1),의 출력신호가 가산되어 제5e도와 같은 펄스로 입력되고, 이와같이 인버터(3)의 입력단자에도 상기 플립플롭(FF11)(FF12)의 출력단자,(Q2)의 출력신호가 가산되어 제5f도와 같은 펄스가 입력됨에 따라 상기 플립플롭(FF13)의 클럭단자(テ3)에 제5g도와 같은 클럭펄스가 입력되어 그의 출력단자(Q3)에 제5h도와 같이 1/2분주된 펄스가 출력된다.

그런데, 여기서 제5a도 및 (b)도에서와 같이 리세트펄스의 하강에지에서 클럭펄스의 저전위펄스가 입력되더라도 제5h도와 같이 분주펄스가 그 클럭펄스의 상승에지에서 부터 출력되어 분주펄스의 최대오차가 클럭펄스의 반주기내로 한정되게 됨을 알수 있다.

이상에서 상세히 설명한 바와같이 본 고안 분주기의 오차를 클럭펄스의 반주기내로 한정시킬 수가 있어 사용자에게 신뢰감을 줄 수 있는 이점이 있다.

Claims

리세트입력단자(RE)를 플립플롭(FF11-FF13)의 리세트단자(R1-R3)에 공접한 후, 클럭펄스입력단자(CK)를 상기 플립플롭(FF11)의 클럭단자(テ1)에 접속함과 아울러 인버터(I1)를 통해 상기 플립플롭(FF12)의 클럭단자(テ)에 접속하고, 상기 플립플롭(FF11)의 출력단자를 자신의 입력단자(D1) 및 상기 플립플롭(FF12)의 출력단자(Q2)에 공통 접속하여 이 접속점을 인버터(I3)를 통해 상기 플립플롭(FF13)의 클럭단자(テ3)에 접속하며, 상기 플립플롭(FF12)의 출력단자를 자신의 입력단자(D2) 및 상기 플립플롭(FF11)의 출력단자(Q)에 공접하여 이 접속점을 인버터(I2)를 통해 상기 플립플롭(FF13)의 클럭단자(テ3)에 접속하고, 그 플립플롭(FF13)의 출력단잠를 자신의 입력단자(D3)에 접속하여 구성된 것을 특징으로 하는 분주기의 클럭발생시스템.