SU1385291A1

SU1385291A1 - Синхронный делитель частоты

Info

Publication number: SU1385291A1
Application number: SU864134577A
Authority: SU
Inventors: Юрий Алексеевич Базалев; Владимир Иванович Мяснов
Original assignee: Предприятие П/Я А-1001
Priority date: 1986-10-15
Filing date: 1986-10-15
Publication date: 1988-03-30

Abstract

Изобретение относитс к импульсной технике и может быть использовано , например, при построении хро- низаторов, цифровых синтезаторов частоты , электромузыкальных инструментов и других приборов. Изобретение позвол ет повысить надежность устройства за счет его упрощени , чта достигаетс предложенной схемой его построени . На чертеже показаны JK-триг- геры 1-5, элементы И 6 и 7, входна шина 8, шина 9 сброса. Работа синхронного делител частоты определ етс логическими уравнени ми дл J- и К- входов всех JK-триггеров делител .частоты и по сн етс временными диаграммами , которые привод тс в описании изобретени . 2 ил.

Description

со

СХ) СП Э

Изобретение относитс к импульсной технике и может быть использовано, например, при построении хронизаторов цифровых синтезаторов частоты, электромузыкальных инструментов и других приборов.

Цель изобретени - повышение надежности за счет упрощени устройства.

На фиг. 1 приведена электрическа функциональна схема устройства; на фиг. 2 - временные диаграммы, по сн ющие работу устройства.

Синхронный делитель частоты содержит первый 1, второй 2, третий 3, чет вертый 4 и п тый 5 JK-триггеры, первы 6 и второй 7 элементы И, С- и R-входы JK-триггеров 1-5 соединены соответственно с входной шиной 8 и с шиной 9 сброса, J - вход первого JK-триггера 1 соединен с пр мым выходом второго JK-триггера 2 и с первым входом второго элемента И 7, второй вход которого соединен с пр мым выходом первого JK- триггера 1 и с первым входом первого элемента И 6, выход которого соединен с J- и К-входами п того JK-триггера 5, второй вход - с инверсным выходом третьего JK-триггера 3 и с К-входом второго JK-триггера 2, К - вход пер- вого JK-триггера 1 соединен с шиной логической единицы,инверсньш выход - с J-входами второго 2 и третьего 3 JK-триггеров, К-вход JK-триггера 3 соединен с пр мым выходом JK-тригге- pa 4, J-вход которого соединен с пр мым выходом JK-триггера 3, К - вход - с выходом второго элемента И 7.

При указанном соединении элементов устройства логические уравнени дл J- и К-входов всех JK-триггеров следующие: .

,i; J,Q,; J. ; K,,Q,; K,Q,; , ,

где обозначение 1 показывает, что данный вход соединен с шиной логической единицы и на нем всегда присутствует уровень напр жени 1.

Работа синхронного делител частоты определ етс логическими уравне- ни ми дл J- и К-входов всех его JK-триггеров.

По сигналу Сброс, поступающему в виде импульса по шине 9, все JK- триггеры устройства устанавливаютс в исходное нулевое состо ние, после чего состо ни выходов равны (фиг.2, при ).

Q,0; Q,0; Q Q,0.

Ha основании логических уравнени дл J- и К-входов JK-триггеров состо ни входов следующие: J, J,Q , 1; J, Q , 1; ,

K,1 1;. , 1; K,q,0; ,Q 0; .

Поскольку любой JK-триггер по последующему входному импульсу на шине 8 при измен ет своего состо ни , при и переключаетс в противоположное состо ние, при и переключаетс в состо ние 1, а при и - в состо ние О, то по первому входному импульсу на шине 8 JK-триггеры 2 и 3 переключаютс в состо ние 1, а остальные JK-триггеры 1, 4 и 5 не измен ют своего состо ни (фиг. 2, при ). При этом состо ни выходов ,следующие:

.

Измен етс и состо ние входов:

J, 1; К, 1; J« 1; К,0; J, 1; К ,0; .

В результате по следующему втором входному импульсу на шине 8 устройство переходит во второе состо ние (фиг. 2, при ), которое характеризуетс следукнцими значени ми выходов и входов:

Q, 1;

K, 1; K,0; .

В третьем такте (фиг. 2, при i 3) состо ни входов станов тс равны

Q,0; Q. .

Рассматрива далее работу предлагаемого синхронного делител частоты получаем все состо ни выходов и входов каждого JK-триггера 1-5 при всех i (фиг. 2).

По двадцать второму тактовому импульсу на шине 8 устройство возвращаетс в исходное состо ние:

Q,0; Q,0; Q,0; Q 0.

При непрерьшном поступлении входных импульсов по шине 8 после этого

начинает новый цикл рабо1Ъ1 устройства , который повтор етс через каждые 22 входных тактовых импульса.

Если на выходе данного синхронного делител частоты (на 22) включаетс другой делитель частоты или счетчик импульсов, триггеры которого переключаютс под действием отрицательного перепада сигнала на С-входе, то сигнал переноса с выхода данного устройства необходимо снимать с .пр мого выхода JK-триггера 5. Если триггеры последующего делител частоты или счетчика импульсов переключаютс по положительному перепаду, то сигнал переноса следует вз ть с инверсного выхода JK-триггера 5.

Claims

Формула изобретени

Синхронный делитель частоты, содержащий с первого по п тый JK-триг- геры. С- и R-вхЪды которых соедине- 25 ны соответственно с входной шиной и

g 5

0

5

с сброса, первый элемент И, выход которого соединен с J и К-входами п того JK-триггера, второй элемент И, выход которого соединен с К-входом четвертого JK-триггера, инверсньй выход первого JK-триггера соединен с J-входом второго JK-триггера, отличающийс тем, что, с целью повышени надежности, К-вход пер- . вого JK-триггера соединен с шиной логической едт1ицы, J-вход - с пр - ,мым выходом второго JK-триггера и с входом второго элемента И, второй вход которого соединен с пр мым выходом первого JK-триггера и с первым входом первого элемента И, второй вход которого соединен с инверсным выходом третьего JK-триггера и К-входом второго JK-триггера, J-вход которого соединен с J-входом третьего JK-триггера, К-вход которого соединен с пр мым выходом четвертого JK-триггера, J-вход которого соединен с пр мым выходом третьего JK-тpИI- гера.

I

т

Oi

2

j QU QS

о 2 3 5 6 7 д 3 Ю fn2J3 t tS 16 17 18 19 28 21

JlJin Л П Л ПЛЛЛ Л П П П ГУТПЛЛЛ ПЛ

п п п п п п п п

1 П I П П I I

1 п п ГП I-I ТТЛ

П-С

т n.j

т n.j