CN107666302B - 分频修正电路、接收电路以及集成电路 - Google Patents

分频修正电路、接收电路以及集成电路 Download PDF

Info

Publication number
CN107666302B
CN107666302B CN201710599805.6A CN201710599805A CN107666302B CN 107666302 B CN107666302 B CN 107666302B CN 201710599805 A CN201710599805 A CN 201710599805A CN 107666302 B CN107666302 B CN 107666302B
Authority
CN
China
Prior art keywords
frequency
signal
divided signal
node
field effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710599805.6A
Other languages
English (en)
Other versions
CN107666302A (zh
Inventor
松田笃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sothink Corp
Original Assignee
Sothink Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sothink Corp filed Critical Sothink Corp
Publication of CN107666302A publication Critical patent/CN107666302A/zh
Application granted granted Critical
Publication of CN107666302B publication Critical patent/CN107666302B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/48—Gating or clocking signals applied to all stages, i.e. synchronous counters with a base or radix other than a power of two
    • H03K23/486—Gating or clocking signals applied to all stages, i.e. synchronous counters with a base or radix other than a power of two with a base which is a non-integer
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Pulse Circuits (AREA)

Abstract

本发明的技术问题在于提供一种能够不使用四相时钟而生成占空比为50％的小数分频信号的分频修正电路、接收电路以及集成电路。分频修正电路具有：第一分频器(302)，进行输入信号的小数分频，输出占空比相互不同的第一分频信号和第二分频信号；和修正器(303)，基于上述第一分频信号以及上述第二分频信号，生成具有上述第一分频信号的占空比和上述第二分频信号的占空比的中间的占空比的第一输出信号。

Description

分频修正电路、接收电路以及集成电路
技术领域
本发明涉及分频修正电路、接收电路以及集成电路。
背景技术
已知有具备内置有VCO的PLL电路、多个分频电路以及选择电路的半导体装置(参照专利文献1)。多个分频电路以PLL电路的输出频率为基准输出多个1/N分频的时钟信号，至少一个能够进行小数点以下的分频输出。选择电路通过模式设定选择从多个分频电路输出的分频输出的任意一个，并输出该选择出的分频比的时钟信号。
另外，已知有基于分频比数据使输入时钟分频的时钟生成电路(参照专利文献2)。时钟生成电路具备识别分频比数据是偶数、奇数还是小数的分频比识别器，并且具备延迟器以及分频器。延迟器具备与M＝9×p+(p－1)对应的个数(M)的延迟插座，从而使延迟量以多阶段变化，另一方面，具备通过选择这多个延迟插座的至少一个来控制延迟量的插座选择部。其中，p是由小数构成的分频比数据中的小数点以下的位数。分频比识别器在将分频比数据识别为小数的情况下，通过延迟器使输入时钟延迟并生成延迟时钟，并且通过分频器使用延迟时钟的上升沿/下降沿、输入时钟的上升沿/下降沿，使输入时钟分频。
专利文献1：日本特开2004－056717号公报
专利文献2：日本特开2006－268617号公报
但是，专利文献1是基于四相时钟来生成1.5分频输出信号。
发明内容
在一个方面，本发明的目的在于提供一种能够不使用四相时钟来生成占空比为50％的小数分频信号的分频修正电路、接收电路以及集成电路。
分频修正电路具有：第一分频器，进行输入信号的小数分频，输出占空比相互不同的第一分频信号以及第二分频信号；和修正器，基于上述第一分频信号以及上述第二分频信号，生成具有上述第一分频信号的占空比以及上述第二分频信号的占空比的中间的占空比的第一输出信号。
在一个方面，能够不使用四相时钟，生成占空比为50％的小数分频信号。
附图说明
图1(A)以及图1(B)是表示时钟生成电路的结构例的图。
图2(A)是表示时钟生成电路的结构例的图，图2(B)是表示图2(A)的时钟生成电路的动作的时序图。
图3(A)是表示本实施方式的分频修正电路的结构例的图，图3(B)是表示图3(A)的分频修正电路的动作的时序图。
图4是表示1.5分频器的结构例的图。
图5是表示1.5分频器的动作的时序图。
图6(A)是表示作业周期(Duty cycle)修正器的第一结构例的图，图6(B)是表示图6(A)的作业周期修正器的动作的时序图。
图7(A)是表示作业周期修正器的第二结构例的图，图7(B)是表示图7(A)的作业周期修正器的动作的时序图。
图8(A)是表示本实施方式的作业周期修正器的部分结构例的图，图8(B)是表示图8(A)的作业周期修正器的动作的时序图。
图9(A)～图9(D)是表示本实施方式的作业周期修正器的结构例的图。
图10是表示本实施方式的集成电路的结构例的图。
附图标记说明：301…压控振荡器；302…1.5分频器；303…作业周期修正器；304…二分频器。
具体实施方式
图1(A)是表示使用了二分频器103的时钟生成电路的结构例的图。时钟生成电路具有压控振荡器(VCO)101以及二分频器103。通过电压控制压控振荡器101，生成例如28GHz的时钟信号。二分频器103例如对28GHz的时钟信号进行二分频，输出14GHz的时钟信号。
图1(B)是表示使用了1.5分频器102以及二分频器103的时钟生成电路的结构例的图。时钟生成电路具有压控振荡器101、1.5分频器102以及二分频器103。通过电压控制压控振荡器101生成例如28GHz的时钟信号。1.5分频器102例如对28GHz的时钟信号进行1.5分频，输出18.67GHz的时钟信号。二分频器103例如对18.67GHz的时钟信号进行二分频，输出9.33GHz的时钟信号。
为了覆盖作为例子举出的28GHz以下的全部的频率范围，图1(B)的压控振荡器101使用1.5分频器102，从而与图1(A)的压控振荡器101相比，能够缩小振荡频率范围，并能够减少成本。为了该优点，需要1.5分频器102。
图2(A)是表示时钟生成电路的结构例的图，图2(B)是表示图2(A)的时钟生成电路的动作的时序图。时钟生成电路具有压控振荡器101、1.5分频器102以及二分频器103。压控振荡器101生成相互相位反转的2相时钟信号(差分时钟信号)CK1以及CK2。1.5分频器102对时钟信号CK1以及CK2进行1.5分频，输出1.5分频的时钟信号CK3以及CK4。时钟信号CK3以及CK4是相互逻辑反转的信号。时钟信号CK3以及CK4的周期是时钟信号CK1以及CK2的周期的1.5倍。时钟信号CK3的占空比为33.33％。时钟信号CK4的占空比是66.67％。二分频器103对时钟信号CK3以及CK4进行二分频，生成四相时钟信号CK5～CK8。时钟信号CK5～CK8的周期是时钟信号CK3以及CK4的周期的2倍。
时钟信号CK5以及CK6的相位差为60°。时钟信号CK6以及CK7的相位差为120°。时钟信号CK7以及CK8的相位差为60°。时钟信号CK8以及CK5的相位差为120°。优选四相时钟信号CK5～CK8的各相位差全部相同，为90°。但是，四相时钟信号CK5～CK8的各相位差的偏离较大，且偏离中存在30°的误差。因此，以下，即使使用小数分频器，也对能够生成各相位差相同的四相时钟信号的分频修正电路进行说明。另外，在本说明书中，将以使用例如0.5、1.5等小数点以下的数字表示的数(非整数)为分频比的分频称为小数分频。
图3(A)是表示本实施方式的分频修正电路的结构例的图，图3(B)是表示图3(A)的分频修正电路的动作的时序图。分频修正电路例如是时钟生成电路，具有压控振荡器301、1.5分频器302、作业周期修正器(DCC)303以及二分频器304。压控振荡器301生成相互相位反转的2相时钟信号(差分时钟信号)CK1以及CK2。时钟信号CK1以及CK2的占空比为50％。
1.5分频器302是第一分频器，对时钟信号CK1以及CK2进行1.5分频(小数分频)，输出1.5分频的时钟信号CK11～CK14。时钟信号CK11是第一分频信号，时钟信号CK14是第二分频信号，时钟信号CK12是第三分频信号，时钟信号CK13是第四分频信号。时钟信号CK12是时钟信号CK11的逻辑反转信号。时钟信号CK13是时钟信号CK14的逻辑反转信号。时钟信号CK11～CK14的周期是时钟信号CK1以及CK2的周期的1.5倍。时钟信号CK11以及CK13的占空比为33.33％。时钟信号CK12以及CK14的占空比为66.67％。即，1.5分频器302进行时钟信号(输入信号)CK1以及CK2的1.5分频，输出占空比相互不同的时钟信号CK11以及CK14、以及它们的逻辑反转的时钟信号CK12以及CK13。对于1.5分频器302的详细内容，在后面参照图4以及图5进行说明。
作业周期修正器303对时钟信号CK11～CK14的占空比进行修正，生成占空比为50％的时钟信号CK21以及CK22。具体而言，作业周期修正器303基于时钟信号CK11以及CK14，生成具有时钟信号CK11的占空比(33.33％)以及时钟信号CK14的占空比(66.67％)的中间的占空比(50％)的时钟信号(第一输出信号)CK21。另外，作业周期修正器303基于时钟信号CK13以及CK12，生成具有时钟信号CK13的占空比(33.33％)以及时钟信号CK12的占空比(66.67％)的中间的占空比(50％)的时钟信号(第二输出信号)CK22。
时钟信号CK21从低电平(第一逻辑电平)向高电平(第二逻辑电平)的电平变化时间比时钟信号CK11以及CK14的电平变化时间长。作业周期修正器303按照电平以比时钟信号CK11以及CK14的电平变化时间长的电平变化时间从低电平向高电平变化的方式生成时钟信号CK21。
同样地，时钟信号CK22从高电平向低电平的电平变化时间比时钟信号CK13以及CK12的电平变化时间长。作业周期修正器303按照电平以比时钟信号CK13以及CK12的电平变化时间长的电平变化时间从高电平向低电平变化的方式生成时钟信号CK22。对于作业周期修正器303的详细内容，在后面进行说明。
二分频器304是第二分频器，对时钟信号CK21以及CK22进行二分频(整数分频)，生成四相时钟信号CK31～CK34。时钟信号CK31～CK34的周期是时钟信号CK21以及CK22的周期的2倍。时钟信号CK31～CK34的占空比为50％。时钟信号CK31以及CK32的相位差为90°。时钟信号CK32以及CK33的相位差也为90°。时钟信号CK33以及CK34的相位差也为90°。时钟信号CK34以及CK31的相位差也为90°。四相时钟信号CK31～CK34的各相位差全部相同，为90°。本实施方式的分频修正电路即使使用小数分频器302，也能够生成各相位差相同的四相时钟信号CK31～CK34。
图4是表示1.5分频器302的结构例的图，图5是表示1.5分频器302的动作的时序图。三分频器401输入时钟信号CK1，并输出三分频时钟信号CKa以及CKb。时钟信号CKa以及CKb的周期为时钟信号CK1的周期的3倍。时钟信号CKa以及CKb是相互逻辑反转的信号。时钟信号CKa的占空比为66.67％，时钟信号CKb的占空比为33.33％。
三分频器402输入时钟信号CK2，输出三分频时钟信号CKc以及CKd。时钟信号CKc以及CKd的周期为时钟信号CK2的周期的3倍。时钟信号CKc以及CKd是相互逻辑反转的信号。时钟信号CKc的占空比为66.67％，时钟信号CKd的占空比为33.33％。
触发器(flip-flop)407与时钟信号CK1同步，输出使时钟信号CKa延迟了1个时钟的量的时钟信号CKe。触发器408与时钟信号CK1同步，输出使时钟信号CKb延迟了1个时钟的量的时钟信号CKg。触发器409与时钟信号CK2同步，输出使时钟信号CKc延迟了1个时钟的量的时钟信号CKf。触发器410与时钟信号CK2同步，输出使时钟信号CKd延迟了1个时钟的量的时钟信号CKh。
与门(AND)电路403输出时钟信号CKa以及CKc的与门信号作为时钟信号CK11。或门(OR)电路405输出时钟信号CKb以及CKd的或门信号作为时钟信号CK12。与门电路404输出时钟信号CKe以及CKf的与门信号作为时钟信号CK13。或门电路406输出时钟信号CKg以及CKh的或门信号作为时钟信号CK14。
图6(A)是表示作业周期修正器303的第一结构例的图，图6(B)是表示图6(A)的作业周期修正器303的动作的时序图。对于p沟道场效应晶体管601而言，栅极与时钟信号CK11的节点连接，源极与电源电位(第二电位)Vdd的节点连接，漏极与时钟信号CK21的节点连接。对于n沟道场效应晶体管602而言，栅极与时钟信号CK14的节点连接，源极与接地电位(第一电位)的节点连接，漏极与时钟信号CK21的节点连接。在时钟信号CK11以及CK14是高电平的情况下，p沟道场效应晶体管601截止，n沟道场效应晶体管602导通，时钟信号CK21为接地电位(低电平)。另外，在时钟信号CK11以及CK14为低电平的情况下，p沟道场效应晶体管601导通，n沟道场效应晶体管602截止，时钟信号CK21为电源电位(高电平)Vdd。另外，在时钟信号CK11是低电平，时钟信号CK14是高电平的情况下，p沟道场效应晶体管601以及n沟道场效应晶体管602导通，时钟信号CK21为中间电位(中间电平)Vdd/2。图6(B)的时钟信号CK21与图3(B)的时钟信号CK21不同。图3(A)的二分频器304即使使用图6(B)的时钟信号CK21，也无法生成相位差各偏移了90°的四相时钟信号CK31～CK34。
图7(A)是表示作业周期修正器303的第二结构例的图，图7(B)是表示图7(A)的作业周期修正器303的动作的时序图。图7(A)的作业周期修正器303是对图6(A)的作业周期修正器303追加了p沟道场效应晶体管700～703而成的结构。延迟信号CK11a～CK11c是相对于时钟信号CK11延迟时间相互不同的的延迟信号。对于p沟道场效应晶体管700而言，栅极与接地电位的节点连接，源极与电源电位Vdd的节点连接，漏极与p沟道场效应晶体管601的源极连接。对于p沟道场效应晶体管701而言，栅极与延迟信号CK11a的节点连接，源极与电源电位Vdd的节点连接，漏极与p沟道场效应晶体管601的源极连接。对于p沟道场效应晶体管702而言，栅极与延迟信号CK11b的节点连接，源极与电源电位Vdd的节点连接，漏极与p沟道场效应晶体管601的源极连接。对于p沟道场效应晶体管703而言，栅极与延迟信号CK11c的节点连接，源极与电源电位Vdd的节点连接，漏极与p沟道场效应晶体管601的源极连接。
在时钟信号CK11以及CK14是高电平的情况下，p沟道场效应晶体管601截止，n沟道场效应晶体管602导通，时钟信号CK21为接地电位(低电平)。在时钟信号CK11下降之前，延迟信号CK11a～CK11c是高电平，p沟道场效应晶体管701～703截止。
接下来，若时钟信号CK11成为低电平，则p沟道场效应晶体管601以及700导通，时钟信号CK21的电位稍微上升。接下来，若延迟信号CK11a成为低电平，则p沟道场效应晶体管701导通，时钟信号CK21的电位进一步稍微上升。接下来，若延迟信号CK11b成为低电平，则p沟道场效应晶体管702导通，时钟信号CK21的电位进一步稍微上升。接下来，若延迟信号CK11c成为低电平，则p沟道场效应晶体管703导通，时钟信号CK21的电位进一步稍微上升，成为中间电位Vdd/2。之后，若时钟信号CK14成为低电平，则n沟道场效应晶体管602截止，时钟信号CK21成为电源电位(高电平)Vdd。
图7(B)的时钟信号CK21比图6(B)的时钟信号CK21更接近图3(B)的时钟信号CK21，但与图3(B)的时钟信号CK21不同。图3(A)的二分频器304即使使用图7(B)的时钟信号CK21，也不能生成相位差各偏离了90°的四相时钟信号CK31～CK34。
图8(A)是表示本实施方式的作业周期修正器303的部分结构例的图，图8(B)是表示图8(A)的作业周期修正器303的动作的时序图。图8(A)的作业周期修正器303是对图7(A)的作业周期修正器303追加了n沟道场效应晶体管710～713而成的结构。延迟信号CK11a～CK11c是相对于时钟信号CK11延迟时间相互不同的的延迟信号。
对于第一p沟道场效应晶体管601而言，栅极与时钟信号CK11的节点连接，漏极与时钟信号CK21的节点连接。对于第一n沟道场效应晶体管602而言，栅极与时钟信号CK14的节点连接，漏极与时钟信号CK21的节点连接。
对于第二p沟道场效应晶体管700而言，栅极与接地电位(第一电位)的节点连接，源极与电源电位(第二电位)Vdd的节点连接，漏极与第一p沟道场效应晶体管601的源极连接。对于第三p沟道场效应晶体管701而言，栅极与延迟信号CK11a的节点连接，源极与电源电位Vdd的节点连接，漏极与第一p沟道场效应晶体管601的源极连接。对于第四p沟道场效应晶体管702而言，栅极与延迟信号CK11b的节点连接，源极与电源电位Vdd的节点连接，漏极与第一p沟道场效应晶体管601的源极连接。对于第五p沟道场效应晶体管703而言，栅极与延迟信号CK11c的节点连接，源极与电源电位Vdd的节点连接，漏极与第一p沟道场效应晶体管601的源极连接。
对于第二n沟道场效应晶体管710而言，栅极与电源电位Vdd的节点连接，源极与接地电位的节点连接，漏极与第一n沟道场效应晶体管602的源极连接。对于第三n沟道场效应晶体管711而言，栅极与延迟信号CK11a的节点连接，源极与接地电位的节点连接，漏极与第一n沟道场效应晶体管602的源极连接。对于第四n沟道场效应晶体管712而言，栅极与延迟信号CK11b的节点连接，源极与接地电位的节点连接，漏极与第一n沟道场效应晶体管602的源极连接。对于第五n沟道场效应晶体管713而言，栅极与延迟信号CK11c的节点连接，源极与接地电位的节点连接，漏极与第一n沟道场效应晶体管602的源极连接。
在时钟信号CK11以及CK14为高电平的情况下，p沟道场效应晶体管601截止，n沟道场效应晶体管602以及710导通，时钟信号CK21成为接地电位(低电平)。在时钟信号CK11下降之前，延迟信号CK11a～CK11c为高电平，p沟道场效应晶体管701～703截止，n沟道场效应晶体管711～713导通。
接下来，若时钟信号CK11成为低电平，则p沟道场效应晶体管601以及700导通，时钟信号CK21的电位稍微上升。接下来，若延迟信号CK11a成为低电平，则p沟道场效应晶体管701导通，n沟道场效应晶体管711截止，时钟信号CK21的电位进一步稍微上升。接下来，若延迟信号CK11b成为低电平，则p沟道电场效果晶体管702导通，n沟道场效应晶体管712截止，时钟信号CK21的电位进一步稍微上升。接下来，若延迟信号CK11c成为低电平，则p沟道场效应晶体管703导通，n沟道场效应晶体管713截止，时钟信号CK21的电位进一步稍微上升，变得比中间电位Vdd/2高。之后，若时钟信号CK14成为低电平，则n沟道场效应晶体管602截止，时钟信号CK21成为电源电位(高电平)Vdd。
图8(B)的时钟信号CK21与图3(B)的时钟信号CK21几乎相同。图3(A)的二分频器304通过使用图8(B)的时钟信号CK21，能够生成相位差各偏离了90°的四相时钟信号CK31～CK34。
图9(A)～(D)是表示本实施方式的作业周期修正器303的结构例的图。作业周期修正器303具有图9(A)的第一输出电路、图9(B)的第二输出电路、图9(C)以及(D)的延迟电路。如图9(C)以及(D)所示，延迟电路具有倒相器931～933以及941～943。如图5所示，时钟信号CK11以及CK12是相互逻辑反转的信号。
第一倒相器931输入时钟信号CK11，并输出使时钟信号CK11逻辑反转后的延迟信号CK12a。延迟信号CK12a相当于使时钟信号CK12延迟后的信号。第二倒相器941输入时钟信号CK12，并输出使时钟信号CK12逻辑反转后的延迟信号CK11a。延迟信号CK11a相当于使时钟信号CK11延迟后的信号。
第三倒相器932输入第一倒相器931所输出的延迟信号CK12a，并输出使延迟信号CK12a逻辑反转后的延迟信号CK11b。延迟信号CK11b相当于使延迟信号CK11a延迟后的信号。第四倒相器942输入第二倒相器941所输出的延迟信号CK11a，并输出使延迟信号CK11a逻辑反转后的延迟信号CK12b。延迟信号CK12b相当于使延迟信号CK12a延迟后的信号。
第五倒相器933输入第三倒相器932所输出的延迟信号CK11b，并输出使延迟信号CK11b逻辑反转后的延迟信号CK12c。延迟信号CK12c相当于使延迟信号CK12b延迟后的信号。第六倒相器943输入第四倒相器942所输出的延迟信号CK12b，并输出使延迟信号CK12b逻辑反转后的延迟信号CK11c。延迟信号CK11c相当于使延迟信号CK11b延迟后的信号。
综上所述，图9(C)以及(D)的延迟电路生成相对于时钟信号CK11延迟时间相互不同的第一延迟信号CK11a、第二延迟信号CK11b以及第三延迟信号CK11c。另外，图9(C)以及(D)的延迟电路生成相对于时钟信号CK12延迟时间相互不同的第四延迟信号CK12a、第五延迟信号CK12b以及第六延迟信号CK12c。
图9(A)的第一输出电路具有与图8(A)相同的结构，基于时钟信号CK11、时钟信号CK14以及延迟信号CK11a、CK11b、CK11c，输出时钟信号CK21。
图9(B)的第二输出电路基于时钟信号CK13、时钟信号CK12以及延迟信号CK12a、CK12b、CK12c，输出时钟信号CK22。以下，对图9(B)的第二输出电路的结构进行说明。
对于第六p沟道场效应晶体管921而言，栅极与时钟信号CK13的节点连接，漏极与时钟信号CK22的节点连接。对于第六n沟道场效应晶体管922而言，栅极与时钟信号CK12的节点连接，漏极与时钟信号CK22的节点连接。
对于第七p沟道场效应晶体管900而言，栅极与接地电位的节点连接，源极与电源电位Vdd的节点连接，漏极与第六p沟道场效应晶体管921的源极连接。对于第八p沟道场效应晶体管901而言，栅极与延迟信号CK12a的节点连接，源极与电源电位Vdd的节点连接，漏极与第六p沟道场效应晶体管921的源极连接。对于第九p沟道场效应晶体管902而言，栅极与延迟信号CK12b的节点连接，源极与电源电位Vdd的节点连接，漏极与第六p沟道场效应晶体管921的源极连接。对于第十p沟道场效应晶体管903而言，栅极与延迟信号CK12c的节点连接，源极与电源电位Vdd的节点连接，漏极与第六p沟道场效应晶体管921的源极连接。
对于第七n沟道场效应晶体管910而言，栅极与电源电位Vdd的节点连接，源极与接地电位的节点连接，漏极与第六n沟道场效应晶体管922的源极连接。对于第八n沟道场效应晶体管911而言，栅极与延迟信号CK12a的节点连接，源极与接地电位的节点连接，漏极与第六n沟道场效应晶体管922的源极连接。对于第九n沟道场效应晶体管912而言，栅极与延迟信号CK12b的节点连接，源极与接地电位的节点连接，漏极与第六n沟道场效应晶体管922的源极连接。对于第十n沟道场效应晶体管913而言，栅极与延迟信号CK12c的节点连接，源极与接地电位的节点连接，漏极与第六n沟道场效应晶体管922的源极连接。
与图8(B)的时序图相同，如图3(B)所示，图9(B)的第二输出电路能够基于时钟信号CK13以及CK12，生成时钟信号CK22。时钟信号CK22是将时钟信号CK21反转后的信号。时钟信号CK21以及CK22的周期是时钟信号CK1以及CK2的周期的1.5倍。时钟信号CK21以及CK22的占空比为50％。图3(A)的二分频器304能够对图3(B)的时钟信号CK21以及CK22进行二分频，生成相位差各偏离了90°的四相时钟信号CK31～CK34。
图10是表示本实施方式的集成电路的结构例的图。集成电路具有锁相环(PLL)电路1001、发射器1002、接收器1003以及中央处理单元(CPU)1004。接收电路具有锁相环电路1001和接收器1003。锁相环电路1001具有包含图3(A)的压控振荡器301、1.5分频器302、作业周期修正器303以及二分频器304的分频修正电路。进一步，锁相环电路1001具有相位频率检测器(PFD)1011、电荷泵(CP：Charge Pump)1012、低通滤波器(LF)1013以及分频器1014。相位频率比较器1011对分频器1014所输出的时钟信号和基准时钟信号REF的相位进行比较，将上升信号或者下降信号输出至电荷泵1012。电荷泵1012通过上升信号使输出电压上升，通过下降信号使输出电压下降。低通滤波器1013对电荷泵1012的输出电压进行低通滤波，并将控制电压输出至压控振荡器301。压控振荡器301输出与控制电压相应的频率的时钟信号CK1以及CK2。分频器1014对时钟信号CK1进行分频并输出至相位频率检测器1011。压控振荡器301、1.5分频器302、作业周期修正器303以及二分频器304的说明与图3(A)相同。锁相环电路1001将与基准时钟信号REF同步的四相时钟信号CK31～CK34输出至发射器1002以及接收器1003。
接收器1003基于四相时钟信号CK31～CK34接收串行数据Di，并将并行数据Do以及时钟信号CKo输出至中央处理单元1004。以下，对接收器1003的动作进行说明。相位插值器(PI：phase interpolator)1028对四相时钟信号CK31～CK34进行加权，并将与时钟数据恢复(CDR)电路1029所输出的相位代码相应的相位的时钟信号输出至判定器1025以及多路分配器(demultiplexer)1027。串行数据Di经由电容1021，输入至连续时间线性均衡器(CTLE)1023。电阻1022被连接在连续时间线性均衡器1023的输入端子以及接地电位节点间。连续时间线性均衡器1023对串行数据Di进行等价处理，对由传输路径特性引起的信号失真进行补偿。减法器1024通过从连续时间线性均衡器1023的输出信号中减去电路1026所输出的码间干扰成分，来除去码间干扰成分。判定器1025与相位插值器1028所输出的时钟信号同步，对减法器1024的输出数据进行二值判定。电路1026基于判定器1025的判定结果，将下面的数据的码间干扰成分输出至减法器1024。多路分配器1027与相位插值器1028所输出的时钟信号同步，将判定器1025所输出的串行数据转换为16位并行数据Do。CDR电路1029基于16位并行数据Do，检测数据的迁移定时(边界定时)，并将与迁移定时相应的相位代码输出至相位插值器1028。接收器1003将并行数据Do以及时钟信号CKo输出至中央处理单元1004。时钟信号CKo是与并行数据Do对应的时钟信号。
中央处理单元1004是处理部，使用时钟信号CKo，对并行数据Do进行处理。另外，中央处理单元1004将发射数据输出至发射器1002。发射器1002输入锁相环电路1001所输出的四相时钟信号CK31～CK34，并将中央处理单元1004所输出的发射数据从并行转换为串行，并发射串行数据。
此外，上述实施方式均只是表示实施本发明时的具体化的例子，并不是通过这些内容对本发明的技术范围进行限定性解释。即，本发明能够不脱离其技术思想或者其主要的特征地以各种方式来实施。

Claims (20)

1.一种分频修正电路，其特征在于，具有：
第一分频器，进行输入信号的小数分频，输出占空比相互不同的第一分频信号和第二分频信号；和
修正器，基于上述第一分频信号以及上述第二分频信号，生成具有上述第一分频信号的占空比和上述第二分频信号的占空比的中间的占空比的第一输出信号，
上述第一分频器输出上述第一分频信号的逻辑反转信号亦即第三分频信号和上述第二分频信号的逻辑反转信号亦即第四分频信号，
上述修正器基于上述第三分频信号以及上述第四分频信号，生成具有上述第三分频信号的占空比和上述第四分频信号的占空比的中间的占空比的第二输出信号。
2.根据权利要求1所述的分频修正电路，其特征在于，
上述修正器按照电平以比上述第一分频信号以及上述第二分频信号的电平变化时间长的电平变化时间从第一逻辑电平向第二逻辑电平变化的方式生成上述第一输出信号。
3.根据权利要求1所述的分频修正电路，其特征在于，
上述第一分频信号以及上述第二分频信号的上升定时彼此相同，
上述第一输出信号的周期与上述第一分频信号以及上述第二分频信号的周期相同，
上述第三分频信号以及上述第四分频信号的下降定时彼此相同，
上述第二输出信号的周期与上述第三分频信号以及上述第四分频信号的周期相同。
4.根据权利要求1所述的分频修正电路，其特征在于，
上述修正器具有：
延迟电路，生成上述第一分频信号的延迟信号；和
输出电路，基于上述第一分频信号、上述第二分频信号以及上述第一分频信号的延迟信号，输出上述第一输出信号。
5.根据权利要求1所述的分频修正电路，其特征在于，
上述修正器具有：
延迟电路，生成上述第一分频信号的延迟信号以及上述第三分频信号的延迟信号；
第一输出电路，基于上述第一分频信号、上述第二分频信号以及上述第一分频信号的延迟信号，输出上述第一输出信号；以及
第二输出电路，基于上述第三分频信号、上述第四分频信号以及上述第三分频信号的延迟信号，输出上述第二输出信号。
6.根据权利要求4所述的分频修正电路，其特征在于，
上述输出电路具有：
第一p沟道场效应晶体管，栅极与上述第一分频信号的节点连接，漏极与上述第一输出信号的节点连接；
第一n沟道场效应晶体管，栅极与上述第二分频信号的节点连接，漏极与上述第一输出信号的节点连接；
第二p沟道场效应晶体管，栅极与第一电位的节点连接，源极与第二电位的节点连接，漏极与上述第一p沟道场效应晶体管的源极连接；
第三p沟道场效应晶体管，栅极与上述第一分频信号的延迟信号的节点连接，源极与上述第二电位的节点连接，漏极与上述第一p沟道场效应晶体管的源极连接；
第二n沟道场效应晶体管，栅极与上述第二电位的节点连接，源极与上述第一电位的节点连接，漏极与上述第一n沟道场效应晶体管的源极连接；以及
第三n沟道场效应晶体管，栅极与上述第一分频信号的延迟信号的节点连接，源极与上述第一电位的节点连接，漏极与上述第一n沟道场效应晶体管的源极连接。
7.根据权利要求6所述的分频修正电路，其特征在于，
上述延迟电路生成相对于上述第一分频信号延迟时间相互不同的第一延迟信号、第二延迟信号以及第三延迟信号，
上述第三p沟道场效应晶体管的栅极与上述第一延迟信号的节点连接，
上述第三n沟道场效应晶体管的栅极与上述第一延迟信号的节点连接，
上述输出电路具有：
第四p沟道场效应晶体管，栅极与上述第二延迟信号的节点连接，源极与上述第二电位的节点连接，漏极与上述第一p沟道场效应晶体管的源极连接；
第五p沟道场效应晶体管，栅极与上述第三延迟信号的节点连接，源极与上述第二电位的节点连接，漏极与上述第一p沟道场效应晶体管的源极连接；
第四n沟道场效应晶体管，栅极与上述第二延迟信号的节点连接，源极与上述第一电位的节点连接，漏极与上述第一n沟道场效应晶体管的源极连接；以及
第五n沟道场效应晶体管，栅极与上述第三延迟信号的节点连接，源极与上述第一电位的节点连接，漏极与上述第一n沟道场效应晶体管的源极连接。
8.根据权利要求5所述的分频修正电路，其特征在于，
上述第一输出电路具有：
第一p沟道场效应晶体管，栅极与上述第一分频信号的节点连接，漏极与上述第一输出信号的节点连接；
第一n沟道场效应晶体管，栅极与上述第二分频信号的节点连接，漏极与上述第一输出信号的节点连接；
第二p沟道场效应晶体管，栅极与第一电位的节点连接，源极与第二电位的节点连接，漏极与上述第一p沟道场效应晶体管的源极连接；
第三p沟道场效应晶体管，栅极与上述第一分频信号的延迟信号的节点连接，源极与上述第二电位的节点连接，漏极与上述第一p沟道场效应晶体管的源极连接；
第二n沟道场效应晶体管，栅极与上述第二电位的节点连接，源极与上述第一电位的节点连接，漏极与上述第一n沟道场效应晶体管的源极连接；以及
第三n沟道场效应晶体管，栅极与上述第一分频信号的延迟信号的节点连接，源极与上述第一电位的节点连接，漏极与上述第一n沟道场效应晶体管的源极连接，
上述第二输出电路具有：
第六p沟道场效应晶体管，栅极与上述第四分频信号的节点连接，漏极与上述第二输出信号的节点连接；
第六n沟道场效应晶体管，栅极与上述第三分频信号的节点连接，漏极与上述第二输出信号的节点连接；
第七p沟道场效应晶体管，栅极与上述第一电位的节点连接，源极与上述第二电位的节点连接，漏极与上述第六p沟道场效应晶体管的源极连接；
第八p沟道场效应晶体管，栅极与上述第三分频信号的延迟信号的节点连接，源极与上述第二电位的节点连接，漏极与上述第六p沟道场效应晶体管的源极连接；
第七n沟道场效应晶体管，栅极与上述第二电位的节点连接，源极与上述第一电位的节点连接，漏极与上述第六n沟道场效应晶体管的源极连接；以及
第八n沟道场效应晶体管，栅极与上述第三分频信号的延迟信号的节点连接，源极与上述第一电位的节点连接，漏极与上述第六n沟道场效应晶体管的源极连接。
9.根据权利要求8所述的分频修正电路，其特征在于，
上述延迟电路具有：
第一倒相器，对上述第一分频信号进行逻辑反转；和
第二倒相器，对上述第三分频信号进行逻辑反转，
上述第三p沟道场效应晶体管的栅极与上述第二倒相器的输出信号的节点连接，
上述第三n沟道场效应晶体管的栅极与上述第二倒相器的输出信号的节点连接，
上述第八p沟道场效应晶体管的栅极与上述第一倒相器的输出信号的节点连接，
上述第八n沟道场效应晶体管的栅极与上述第一倒相器的输出信号的节点连接。
10.根据权利要求1所述的分频修正电路，其特征在于，
还具有第二分频器，上述第二分频器对上述第一输出信号进行整数分频。
11.一种接收电路，其特征在于，具有：
分频修正电路，生成第一输出信号；和
接收器，基于上述第一输出信号，接收数据，
上述分频修正电路具有：
第一分频器，进行输入信号的小数分频，输出占空比相互不同的第一分频信号和第二分频信号；和
修正器，基于上述第一分频信号以及上述第二分频信号，生成具有上述第一分频信号的占空比和上述第二分频信号的占空比的中间的占空比的上述第一输出信号，
上述第一分频器输出上述第一分频信号的逻辑反转信号亦即第三分频信号和上述第二分频信号的逻辑反转信号亦即第四分频信号，
上述修正器基于上述第三分频信号以及上述第四分频信号，生成具有上述第三分频信号的占空比和上述第四分频信号的占空比的中间的占空比的第二输出信号。
12.根据权利要求11所述的接收电路，其特征在于，
上述修正器按照电平以比上述第一分频信号以及上述第二分频信号的电平变化时间长的电平变化时间从第一逻辑电平向第二逻辑电平变化的方式生成上述第一输出信号。
13.根据权利要求11所述的接收电路，其特征在于，
上述第一分频信号以及上述第二分频信号的上升定时彼此相同，
上述第一输出信号的周期与上述第一分频信号以及上述第二分频信号的周期相同，
上述第三分频信号以及上述第四分频信号的下降定时彼此相同，
上述第二输出信号的周期与上述第三分频信号以及上述第四分频信号的周期相同。
14.根据权利要求11所述的接收电路，其特征在于，
上述修正器具有：
延迟电路，生成上述第一分频信号的延迟信号；和
输出电路，基于上述第一分频信号、上述第二分频信号以及上述第一分频信号的延迟信号，输出上述第一输出信号。
15.根据权利要求11所述的接收电路，其特征在于，
上述修正器具有：
延迟电路，生成上述第一分频信号的延迟信号以及上述第三分频信号的延迟信号；
第一输出电路，基于上述第一分频信号、上述第二分频信号以及上述第一分频信号的延迟信号，输出上述第一输出信号；以及
第二输出电路，基于上述第三分频信号、上述第四分频信号以及上述第三分频信号的延迟信号，输出上述第二输出信号。
16.一种集成电路，其特征在于，具有：
分频修正电路，生成第一输出信号；
接收器，基于上述第一输出信号，接收数据；以及
处理部，对通过上述接收器接收到的数据进行处理，
上述分频修正电路具有：
第一分频器，进行输入信号的小数分频，输出占空比相互不同的第一分频信号和第二分频信号；和
修正器，基于上述第一分频信号以及上述第二分频信号，生成具有上述第一分频信号的占空比和上述第二分频信号的占空比的中间的占空比的上述第一输出信号，
上述第一分频器输出上述第一分频信号的逻辑反转信号亦即第三分频信号和上述第二分频信号的逻辑反转信号亦即第四分频信号，
上述修正器基于上述第三分频信号以及上述第四分频信号，生成具有上述第三分频信号的占空比和上述第四分频信号的占空比的中间的占空比的第二输出信号。
17.根据权利要求16所述的集成电路，其特征在于，
上述修正器按照电平以比上述第一分频信号以及上述第二分频信号的电平变化时间长的电平变化时间从第一逻辑电平向第二逻辑电平变化的方式生成上述第一输出信号。
18.根据权利要求16所述的集成电路，其特征在于，
上述第一分频信号以及上述第二分频信号的上升定时彼此相同，
上述第一输出信号的周期与上述第一分频信号以及上述第二分频信号的周期相同，
上述第三分频信号以及上述第四分频信号的下降定时彼此相同，
上述第二输出信号的周期与上述第三分频信号以及上述第四分频信号的周期相同。
19.根据权利要求16所述的集成电路，其特征在于，
上述修正器具有：
延迟电路，生成上述第一分频信号的延迟信号；和
输出电路，基于上述第一分频信号、上述第二分频信号以及上述第一分频信号的延迟信号，输出上述第一输出信号。
20.根据权利要求16所述的集成电路，其特征在于，
上述修正器具有：
延迟电路，生成上述第一分频信号的延迟信号以及上述第三分频信号的延迟信号；
第一输出电路，基于上述第一分频信号、上述第二分频信号以及上述第一分频信号的延迟信号，输出上述第一输出信号；以及
第二输出电路，基于上述第三分频信号、上述第四分频信号以及上述第三分频信号的延迟信号，输出上述第二输出信号。
CN201710599805.6A 2016-07-27 2017-07-21 分频修正电路、接收电路以及集成电路 Active CN107666302B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-147482 2016-07-27
JP2016147482A JP6985579B2 (ja) 2016-07-27 2016-07-27 分周補正回路、受信回路及び集積回路

Publications (2)

Publication Number Publication Date
CN107666302A CN107666302A (zh) 2018-02-06
CN107666302B true CN107666302B (zh) 2021-06-15

Family

ID=59387938

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710599805.6A Active CN107666302B (zh) 2016-07-27 2017-07-21 分频修正电路、接收电路以及集成电路

Country Status (4)

Country Link
US (1) US10348316B2 (zh)
EP (1) EP3276829A1 (zh)
JP (2) JP6985579B2 (zh)
CN (1) CN107666302B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3429082B1 (en) * 2016-03-11 2020-12-23 Socionext Inc. Frequency divider circuit, demultiplexer circuit, and semiconductor integrated circuit
US10516391B2 (en) * 2017-12-12 2019-12-24 Micron Technology, Inc. Apparatuses and methods for data transmission offset values in burst transmissions
US11437985B1 (en) * 2021-03-30 2022-09-06 Nxp Usa, Inc. Duty cycle correction circuit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11103476A (ja) * 1997-09-26 1999-04-13 Matsushita Electric Ind Co Ltd 走査方式判別装置
JP2011040934A (ja) * 2009-08-10 2011-02-24 Mitsubishi Electric Corp 分周回路
CN104539286A (zh) * 2014-12-10 2015-04-22 深圳市国微电子有限公司 基频时钟产生电路
CN105306052A (zh) * 2015-11-04 2016-02-03 上海交通大学 带数字校准的可变分频比的lo小数分频器及数字校准方法
CN105324938A (zh) * 2013-06-25 2016-02-10 高通股份有限公司 在反馈回路中具有占空比调整的分频器

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03132213A (ja) * 1989-10-18 1991-06-05 Toshiba Corp 分周回路
FI88837C (fi) * 1991-08-15 1993-07-12 Nokia Mobile Phones Ltd Frekvensdividering med udda tal och decimaltal
JP3888603B2 (ja) 2000-07-24 2007-03-07 株式会社ルネサステクノロジ クロック生成回路および制御方法並びに半導体記憶装置
US6611573B2 (en) * 2001-08-14 2003-08-26 Sun Microsystems, Inc. Non-integer division of frequency
JP4386725B2 (ja) * 2001-08-29 2009-12-16 エヌエックスピー ビー ヴィ 低減されたジッタを備える改良された分周器及びそれに基づく送信器
KR100401522B1 (ko) 2001-09-20 2003-10-17 주식회사 하이닉스반도체 듀티 보정 회로
JP2004056717A (ja) 2002-07-24 2004-02-19 Renesas Technology Corp 半導体装置、システムボードおよび多相クロック発生回路
JP2004289422A (ja) 2003-03-20 2004-10-14 Nippon Telegr & Teleph Corp <Ntt> 分周回路
JP4556730B2 (ja) 2005-03-25 2010-10-06 船井電機株式会社 クロック生成回路
US8314639B2 (en) * 2010-03-24 2012-11-20 Mediatek Inc. Frequency divider for generating output clock signal with duty cycle different from duty cycle of input clock signal
JP5516299B2 (ja) * 2010-10-01 2014-06-11 富士通セミコンダクター株式会社 分周器およびそれを有するミキサ回路
CN102055465A (zh) * 2010-12-09 2011-05-11 山东大学 一种可配置任意整数半整数分频器装置及方法
JP2012222793A (ja) * 2011-04-14 2012-11-12 Mitsubishi Electric Corp 可変分周装置
KR101795438B1 (ko) * 2011-06-29 2017-11-09 삼성전자주식회사 주파수 분주기 및 이를 포함하는 위상 고정 루프
US8406371B1 (en) * 2012-01-04 2013-03-26 Silicon Laboratories Inc. Programmable divider circuitry for improved duty cycle consistency and related systems and methods
US8981822B2 (en) 2012-09-14 2015-03-17 Intel Corporation High speed dual modulus divider
KR101982492B1 (ko) * 2013-01-25 2019-05-27 삼성전자 주식회사 듀티 코드를 주기 코드에 정규화하여 클락 신호 생성 방법과 장치들
US9455716B2 (en) 2014-05-28 2016-09-27 Qualcomm Incorporated Reconfigurable fractional divider
US9214943B1 (en) * 2014-10-16 2015-12-15 Freescale Semiconductor, Inc. Fractional frequency divider
US9531358B2 (en) * 2014-10-27 2016-12-27 Mediatek Inc. Signal generating system and signal generating method
US9543960B1 (en) * 2015-07-28 2017-01-10 Integrated Device Technology, Inc. Multi-stage frequency dividers having duty cycle correction circuits therein
KR102530564B1 (ko) * 2016-07-18 2023-05-11 에스케이하이닉스 주식회사 분주율 가변이 가능한 분주기

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11103476A (ja) * 1997-09-26 1999-04-13 Matsushita Electric Ind Co Ltd 走査方式判別装置
JP2011040934A (ja) * 2009-08-10 2011-02-24 Mitsubishi Electric Corp 分周回路
CN105324938A (zh) * 2013-06-25 2016-02-10 高通股份有限公司 在反馈回路中具有占空比调整的分频器
CN104539286A (zh) * 2014-12-10 2015-04-22 深圳市国微电子有限公司 基频时钟产生电路
CN105306052A (zh) * 2015-11-04 2016-02-03 上海交通大学 带数字校准的可变分频比的lo小数分频器及数字校准方法

Also Published As

Publication number Publication date
US20180034469A1 (en) 2018-02-01
CN107666302A (zh) 2018-02-06
EP3276829A1 (en) 2018-01-31
JP6985579B2 (ja) 2021-12-22
JP7108219B2 (ja) 2022-07-28
JP2018019221A (ja) 2018-02-01
JP2021119720A (ja) 2021-08-12
US10348316B2 (en) 2019-07-09

Similar Documents

Publication Publication Date Title
US9608801B2 (en) Programmable frequency divider providing a fifty-percent duty-cycle output over a range of divide factors
JP7108219B2 (ja) 分周補正回路、受信回路及び集積回路
US7522084B2 (en) Cycle time to digital converter
US7495488B2 (en) Phase-locked loop circuit, delay-locked loop circuit and method of tuning output frequencies of the same
JP5347534B2 (ja) 位相比較器、ｐｌｌ回路、及び位相比較器の制御方法
US8390347B1 (en) Single period phase to digital converter
US8248104B2 (en) Phase comparator and phase-locked loop
TWI638526B (zh) 頻率合成裝置及其方法
US8686768B2 (en) Phase locked loop
US9344269B2 (en) Receiving circuit
US20030179842A1 (en) Digital pattern sequence generator
CN108292923B (zh) 相位检测器、相位同步电路以及控制相位同步电路的方法
US10224936B1 (en) Self-calibrating frequency quadrupler circuit and method thereof
US8723566B1 (en) Correcting for offset-errors in a PLL/DLL
US10700669B2 (en) Avoiding very low duty cycles in a divided clock generated by a frequency divider
CN104601116A (zh) 基于延时锁相环结构的倍频器
Park et al. A 10 Gb/s hybrid PLL-based forwarded clock receiver in 65-nm CMOS
US20050116750A1 (en) Data recovery device using a sampling clock with a half frequency of data rate
US8829961B2 (en) Clock generator
CN113676177A (zh) 鉴频鉴相器、电荷泵和锁相环电路
EP3487073A1 (en) Variable delay circuit, pll frequency synthesizer, and electronic device
US9337818B1 (en) Buffer circuit for voltage controlled oscillator
US11469746B2 (en) Integrated device having phase interpolator and input controller thereof
CN212258936U (zh) 鉴频鉴相器、电荷泵和锁相环电路
CN112311390B (zh) 锁相回路电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant