CN113364457A - 一种四倍频电路 - Google Patents

Abstract

本申请公开了一种四倍频电路，包括如下部分。时钟源，用来提供第一时钟信号CK1。占空比校正模块，用来对第一时钟信号的占空比进行校正，输出具有精确的50%的占空比的第二时钟信号。两倍频器一，用来根据第二时钟信号生成两倍频中间信号；所述两倍频器一中包含锁相电路一，用来生成相对第二时钟信号相移90度的第四时钟信号以及相对第二时钟信号相移180度的第七时钟信号；第四时钟信号用来生成50%占空比的两倍频中间信号；第七时钟信号用来提供给占空比校正模块以校正第二时钟信号的占空比。两倍频器二，用来根据两倍频中间信号生成四倍频输出信号。本申请输出的四倍频信号具有第杂散、低噪声的特点。

Description

一种四倍频电路

技术领域

本申请涉及一种四倍频电路，即输出信号的频率是输入信号的频率的四倍。

背景技术

PLL（phase-locked-loop，锁相环）是各种数字电路和通信系统最常用的时钟信号源，它以低噪声晶体振荡器作为输入参考时钟，输出远高于晶体振荡频率的高频时钟。PLL最关键的技术指标之一是相位噪声（phase noise），它的好坏直接影响到数字电路的最高工作频率与通信系统的数据传输效率。随着通信系统的发展，数据速率不断提高，系统对相位噪声的要求也更加严苛。相位噪声主要来自于参考时钟的相位噪声、PFD（phasefrequency detector，鉴频鉴相器）和CP（charge pump，电荷泵）的噪声、分频器（divider）的噪声以及VCO（voltage-controlled oscillator，压控振荡器）的噪声。在众多优化PLL相位噪声的技术中，提高输入的参考时钟频率是一种很有效的办法。第一，固定VCO频率的情况下，提高参考时钟频率可以降低PFD和/或CP的噪声对PLL输出相位噪声的影响。第二，提高参考时钟频率可以有效改善分数分频PLL的输出量化噪声。第三，提高参考时钟频率可以将PLL带宽做得更高，进而抑制VCO的噪声对PLL输出相位噪声的影响。然而，高频晶体的加工成本昂贵，直接采用高频晶体振荡器作为PLL参考时钟的成本很高。

因此，如图1所示，以低频晶体振荡器作为原始输入时钟信号，利用倍频技术生成时钟作为PLL参考时钟信号的方案变得很有吸引力。图1中，xtal表示低频晶体振荡器（晶振），xN表示N倍频电路，N倍频电路的输出作为虚线方框内的PLL电路的参考时钟信号。LPF表示低通滤波器（low-pass filter），DSM表示积分-微分调制（delta-sigma modulation）模块，DN.a表示一个小数，整数部分为N，小数部分为a。这可以达到以低成本提升PLL噪声性能的目的。其中的N倍频电路考虑噪声性能和实现优势通常采用两倍频和四倍频方案。

典型的基于异或门的N倍频电路如图2至图5所示。图2是一种基于异或门的两倍频电路，主要由延迟模块和异或门组成，延迟模块中的延迟参数τ为T/4，T表示占空比为50%的输入信号A的时钟周期。图2所示电路中各点的工作波形如图3所示，可以发现输出信号C的频率是输入信号A的两倍。图4是一种基于异或门的四倍频电路，主要由两个图2所示的两倍频电路级联组成，第一个延迟模块中的延迟参数为T/4，第二个延迟模块中的延迟参数τ为T/8，T表示占空比为50%的输入信号A的时钟周期。图4所示电路中各点的工作波形如图5所示，可以发现输出信号E的频率是输入信号A的四倍。这种基于异或门的倍频电路结构简单，实现成本和功耗都比较低。

然而，基于异或门的倍频电路一个突出缺陷就是其输出信号质量对输入信号占空比偏移非常敏感。图6至图9中，纵坐标量纲是电压，单位是dBv；输入信号的占空比分别为50%、49%、51%、52%。可以发现，在输入信号为非50%占空比的情况下，两倍频电路的输出信号在一倍频以及三倍频的频率位置存在杂散分量，从而严重影响系统性能甚至违反无线频谱规范。因此，合成低杂散的两倍频时钟信号严格要求输入时钟信号具有50%的占空比。

此外，基于异或门的倍频电路中，输入时钟信号经过延迟模块会引入额外的噪声，从而导致输出时钟信号的相位噪声的恶化。如图3所示，在t1时刻，输出信号C的上升沿为输入信号A的上升沿经单级异或门后输出，它的相位噪声几乎不恶化。在t2时刻，输出信号C的下降沿为输入信号A的上升沿经延迟模块与异或门后输出，它的相位噪声会受延迟模块的影响。以上两个因素的影响在四倍频电路中更为明显，因此基于异或门的传统四倍频电路几乎无法用来生成高性能PLL的参考时钟信号。

发明内容

本申请所要解决的技术问题是提供一种四倍频电路，具有较低成本，并能作为参考时钟信号以实现高性能PLL。

为解决上述技术问题，本申请提出了一种四倍频电路，包括如下部分。时钟源，用来提供第一时钟信号CK1。占空比校正模块，用来对第一时钟信号的占空比进行校正，输出具有精确的50%的占空比的第二时钟信号。两倍频器一，用来根据第二时钟信号生成两倍频中间信号；所述两倍频器一中包含锁相电路一，用来生成相对第二时钟信号相移90度的第四时钟信号以及相对第二时钟信号相移180度的第七时钟信号；第四时钟信号用来生成50%占空比的两倍频中间信号；第七时钟信号用来提供给占空比校正模块以校正第二时钟信号的占空比。两倍频器二，用来根据两倍频中间信号生成四倍频输出信号。上述电路是本申请的实施例二。

进一步地，所述四倍频电路还包括两倍频器三和两倍频器四。所述两倍频器二改为根据两倍频中间信号生成四倍频的第九时钟信号。所述两倍频器三中包含锁相电路二，用来根据第九时钟信号生成相对第二时钟信号相移90度的第十时钟信号；所述两倍频器三根据第十时钟信号与第二时钟信号生成两倍频的第十一时钟信号。所述两倍频器四用来根据两倍频的第十一时钟信号生成四倍频输出信号。上述电路是本申请的实施例一。

进一步地，所述两倍频器一包括延迟模块一、延迟模块二和异或门一；在占空比校正模块启动后，第二时钟信号经过延迟模块二延迟四分之一周期，得到第三时钟信号；第三时钟信号和第四时钟信号接入二选一多路复用电路，得到第五时钟信号；第二时钟信号和第五时钟信号接入异或门一，得到两倍频中间信号；两倍频中间信号接入延迟模块一延时二分之一周期，延迟模块一同时作为锁相电路一锁定两倍频中间信号的相位之后，输出相位为90度、180度、270度和360度的四个时钟信号CK90a、CK180a、CK270a和CK360a；CK360a信号的频率除以2变为第七时钟信号；第七时钟信号反馈到占空比校正模块，用来校正第二时钟信号的占空比为精确的50%；CK180a信号的频率除以2得到占空比为50%且相对第二时钟信号相移90度的第四时钟信号。

进一步地，所述两倍频器二包括延迟模块四和异或门二；两倍频中间信号接入延迟模块四延迟八分之一周期，得到第八时钟信号；第二时钟信号和第八时钟信号接入异或门二，得到四倍频输出信号。这是对实施例二中的两倍频器二的示例性说明。

进一步地，所述两倍频器二包括延迟模块四和异或门二；两倍频中间信号接入延迟模块四延迟八分之一周期，得到第八时钟信号；第二时钟信号和第八时钟信号接入异或门二，得到第九时钟信号。这是对实施例一中的两倍频器二的示例性说明。

进一步地，所述两倍频器三包含两倍频器二，此外还包括延迟模块三、异或门一和异或门三；第九时钟信号接入延迟模块三延时四分之一周期，延迟模块三同时作为锁相电路二锁定第九时钟信号的相位之后，输出相位为90度、180度、270度和360度的四个时钟信号CK90b、CK180b、CK270b和CK360b；CK360b信号的频率除以4得到占空比为50%且相对第二时钟信号相移90度的第十时钟信号；第二时钟信号和第十时钟信号接入异或门三，得到两倍频的第十一时钟信号。

进一步地，所述两倍频器四包括延迟模块五和异或门四；两倍频的第十一时钟信号接入延迟模块五延迟八分之一周期，得到第十二时钟信号；第十一时钟信号和第十二时钟信号接入异或门四，得到四倍频输出信号。

进一步地，所述占空比校正模块包括电荷泵、鉴频鉴相器、电容二在电荷泵的输出端与地之间；鉴频鉴相器比较第七时钟信号的上升沿与第二时钟信号的下降沿的相位，如果第二时钟信号的下降沿相位超前于第七时钟信号的上升沿，说明第二时钟信号的占空比小于50%，鉴频鉴相器和电荷泵对电容二放电，增加第二时钟信号的占空比；反之，如果第二时钟信号的下降沿相位滞后于第七时钟信号的上升沿，则说明第二时钟信号的占空比大于50%，鉴频鉴相器和电荷泵对电容二充电，减小第二时钟信号的占空比。

进一步地，所述锁相电路一和/或锁相电路二采用延迟锁相环，包括依次相连的鉴频鉴相器、电荷泵和压控延时链，电容三在电荷泵的输出端与地之间；鉴频鉴相器检测输入时钟信号与压控延时链输出信号的相位差，根据相位差的超前与滞后关系，电荷泵分别送出电流信号对电容三充电或者放电，进而调整压控延时链的延时，最终实现压控延时链的输出信号相对输入时钟信号精确延时一个周期，压控延时链还有其它N-1路输出信号。

进一步地，所述锁相电路一和/或锁相电路二采用锁相环，包括依次相连的鉴频鉴相器、电荷泵、压控振荡器、分频器，电容五在电荷泵的输出端与地之间；鉴频鉴相器检测输入时钟信号与压控振荡器输出的信号的相位差，根据相位差的超前与滞后关系，电荷泵分别送出电流信号对电容五充电或者放电，进而调整压控振荡器的振荡频率，压控振荡器输出时钟信号经过分频器分频之后得到N-1路输出信号。

本申请取得的技术效果是：提供了一种高性能倍频时钟生成技术：利用锁相电路生成占空比为50%且两倍于输入频率的时钟信号，基于该两倍频信号利用锁相电路生成四倍于输入频率的时钟信号。本申请引入的低频相位噪声极低，在晶体振荡器作为输入时钟源时，输出的四倍频时钟具有与相同频率的晶体振荡器相当的低频相位噪声。并且，输出的四倍频时钟在一倍频与两倍频处的杂散能量很低。本申请适用于需要低噪声时钟的电路模块，比如用作PLL的参考时钟或者ADC（analog-to-digital converter,模数转换器）的采样时钟。

附图说明

图1是以倍频时钟作为PLL参考时钟源信号的小数分频PLL电路的结构示意图。

图2是基于异或门的两倍频电路的结构示意图。

图3是图2所示电路的工作波形示意图。

图4是基于异或门的四倍频电路的结构示意图。

图5是图4所示电路的工作波形示意图。

图6是图2所示电路采用100MHz、占空比为50%的输入信号时，输出信号的频谱示意图。

图7是图2所示电路采用100MHz、占空比为49%的输入信号时，输出信号的频谱示意图。

图8是图2所示电路采用100MHz、占空比为51%的输入信号时，输出信号的频谱示意图。

图9是图2所示电路采用100MHz、占空比为52%的输入信号时，输出信号的频谱示意图。

图10是本申请提出的低噪声低杂散四倍频电路的实施例一的结构示意图。

图11是本申请提出的低噪声低杂散四倍频电路的实施例二的结构示意图。

图12是图10所示电路的工作波形示意图。

图13是采用普通反相器链和延迟锁相环作延迟模块时两倍频器输出时钟的相位噪声曲线示意图。

图14是占空比校正的原理示意图一，此时占空比等于50%。

图15是占空比校正的原理示意图二，此时占空比小于50%。

图16是占空比校正的原理示意图三，此时占空比大于50%。

图17是占空比校正模块的一个实施例的电路示意图。

图18是锁相电路的实施例一的电路示意图。

图19是锁相电路的实施例二的电路示意图。

具体实施方式

请参阅图10，这是本申请提出的低噪声低杂散四倍频电路的实施例一，包括如下部分。

时钟源（XCLK），用来提供第一时钟信号CK1。第一时钟信号CK1例如是周期为T的方波信号，频率为1/T。

占空比校正模块（DCC），用来对第一时钟信号CK1的占空比进行校正，输出的第二时钟信号CK2具有精确的50%的占空比。第二时钟信号CK2也是周期为T的方波信号，频率为1/T。

两倍频器（DOUBLER）一，用来根据第二时钟信号CK2生成两倍频中间信号X2。两倍频中间信号X2的频率为2/T。

两倍频器二，用来根据两倍频中间信号X2生成四倍频的第九时钟信号CK9。四倍频的第九时钟信号CK9的频率为4/T。

两倍频器三，用来根据第九时钟信号CK9生成相对第二时钟信号CK2相移90度的第十时钟信号CK10，第十时钟信号CK10的频率是1/T；并根据第十时钟信号CK10与第二时钟信号CK2生成两倍频的第十一时钟信号CK11。两倍频的第十一时钟信号CK11的频率为2/T。

本申请中的两倍频器的基本构成都是一个时钟信号输入，一路不经过任何延时，另一路经过T/4延时，最后将这两路信号输入给异或门得到两倍频信号。两倍频器二是两倍频器三中的那一路延时电路的必要组成部分，因此两倍频器三完整地包含了两倍频器二。

两倍频器四，用来根据两倍频的第十一时钟信号CK11生成四倍频输出信号X4。四倍频输出信号X4的频率为4/T。

实施例一的主要创新在于：利用占空比校正模块有效降低输出信号的杂散频谱分量，同时通过锁相环路生成低噪声的时钟上升/下降沿用于倍频器的输入，从而有效改善输出信号的噪声性能和频谱纯净度。

作为示例，两倍频器一包括延迟模块一、延迟模块二和异或门一（XNOR1）。在占空比校正模块复位阶段，LOCK信号置为0，占空比校正模块置为旁路模式。LOCK信号由延迟模块一内部生成，LOCK信号用来控制“二选一多路复用电路”。旁路模式是指占空比校正模块对第一时钟信号CK1的占空比不做校正，输出的第二时钟信号CK2的占空比近似等于输入的第一时钟信号CK1的占空比。在占空比校正模块启动后，第二时钟信号CK2经过延迟模块二、异或门一生成两倍频中间信号X2。延迟模块二将第二时钟信号CK2延迟τ2时间，τ2＝T/4，得到第三时钟信号CK3。第三时钟信号CK3和第四时钟信号CK4接入“二选一多路复用电路”，得到第五时钟信号CK5。第二时钟信号CK2和第五时钟信号CK5接入异或门一，得到两倍频中间信号X2。两倍频中间信号X2接入延迟模块一延时T/2。延迟模块一同时作为锁相电路一，锁相电路一锁定两倍频中间信号X2的相位之后，输出相位为90度、180度、270度和360度的四个时钟信号CK90a、CK180a、CK270a和CK360a，频率均为2/T。与此同时，LOCK信号变为1，CK360a信号的频率除以2变为第七时钟信号CK7。第七时钟信号CK7反馈到占空比校正模块，用来校正第二时钟信号CK2的占空比为精确的50%。CK180a信号的频率除以2得到频率为1/T、占空比为50%且相对第二时钟信号CK2相移90度的第四时钟信号CK4。

作为示例，两倍频器二包括延迟模块四和异或门二（XNOR2）。两倍频中间信号X2接入延迟模块四，延迟模块四将两倍频中间信号X2延迟τ4时间，τ4＝T/8，得到第八时钟信号CK8。第二时钟信号CK2和第八时钟信号CK8接入异或门二，得到第九时钟信号CK9。

作为示例，两倍频器三完整地包含了两倍频器二，此外还包括延迟模块三、异或门一和异或门三（XNOR3）。第九时钟信号CK9接入延迟模块三延时T/4。延迟模块三同时作为锁相电路二，锁相电路二锁定第九时钟信号CK9的相位之后，输出相位为90度、180度、270度和360度的四个时钟信号CK90b、CK180b、CK270b和CK360b，频率均为4/T。CK360b信号的频率除以4得到频率为1/T、占空比为50%且相对第二时钟信号CK2相移90度的第十时钟信号CK10。第二时钟信号CK2和第十时钟信号CK10接入异或门三，得到两倍频的第十一时钟信号CK11。

异或门一同时在两倍频器一和两倍频器三中。第二时钟信号CK2经过两倍频器一、两倍频器二和延迟模块三得到四倍频信号CK360b，该信号经过除4之后得到一倍频的第十时钟信号CK10作为异或门三的输入之一。异或门三的另外一个输入同样为一倍频信号——第二时钟信号CK2。这样做的目的是产生相位噪声更低的T/4延时信号，最终提升四倍频输出信号的噪声性能。需要注意的是，第四时钟信号CK4其实也是一个具有精确T/4延时的信号，但是它的相位噪声比较差，会影响输出的四倍频信号X4的噪声性能。简而言之，两倍频器二和锁相电路二以及除四单元这三个模块共同实现的一个目标就是产生相位噪声比第四时钟信号CK4要好得多的T/4延时信号。

作为示例，两倍频器四包括延迟模块五和异或门四（XNOR4）。两倍频的第十一时钟信号CK11接入延迟模块五，延迟模块五将的第十一时钟信号CK11延迟τ5时间，τ5＝T/8，得到第十二时钟信号CK12。第十一时钟信号CK11和第十二时钟信号CK12接入异或门四，得到四倍频输出信号X4。

请参阅图11，这是本申请提出的低噪声低杂散四倍频电路的实施例二，包括如下部分。

时钟源（XCLK），用来提供第一时钟信号CK1。第一时钟信号CK1例如是周期为T的方波信号，频率为1/T。

占空比校正模块（DCC），用来对第一时钟信号CK1的占空比进行校正，输出的第二时钟信号CK2具有精确的50%的占空比。第二时钟信号CK2也是周期为T的方波信号，频率为1/T。

两倍频器一，用来根据第二时钟信号CK2生成两倍频中间信号X2。两倍频中间信号X2的频率为2/T。

两倍频器二，用来根据两倍频中间信号X2生成四倍频输出信号X4。四倍频输出信号X4的频率为4/T。

比较上述两个实施例可以发现，实施例二是实施例一的简化版，省略了实施例一中的两倍频器三和两倍频器四，能够进一步降低整体功耗和实现成本。在实施例二中，由于两倍频中间信号X2的下降沿噪声受延迟模块影响较大，从而导致四倍频输出信号X4（即实施例一中的第九时钟信号CK9）会有一半的上升沿相位噪声较差。

请参阅图12，这是图10所示四倍频电路的实施例一的工作波形。图12中的每一个箭头的起点信号沿决定箭头终点信号沿的相位噪声，即本图主要说明四倍频输出信号X4每一个沿的相位噪声都分别与哪几个信号沿相关，进而说明t1、t2、t3和t4时刻每个信号沿的相位噪声都不一样。本申请的实施例一可以极大降低t2和t4时刻四倍频输出信号X4的信号沿的相位噪声。

本申请的实施例一能够实现低杂散输出的原理如下：占空比校正模块输出的第二时钟信号CK2的占空比为50%。从前文可知，两倍频器一输出的两倍频中间信号X2在一倍频处的杂散能量极低。锁相电路二输出的CK360b信号经过除4单元生成的第十时钟信号CK10相对第二时钟信号CK2精确相移90度，且占空比为50%。所以，两倍频器三输出的第十一时钟信号CK11的占空比为50%且在一倍频处的杂散能量极低。以第十一时钟信号CK11作为输入的两倍频器四输出的四倍频输出信号X4在两倍频处的杂散能量也很低。

如前文所述，延迟模块的噪声大小决定了两倍频时钟的相位噪声性能。因此，实现低噪声四倍频电路的核心在于降低延迟模块的噪声水平。本申请采用锁相电路来实现部分的延迟模块（延迟模块一、延迟模块三）主要有两个原因：一是锁相电路可以实现精确延时，从而实现50%占空比时钟；二是锁相电路引入的低频噪声可以降到很低水平，从而输出低噪声倍频时钟。由于延迟模块二、延迟模块四、延迟模块五不需要精确延时，因此可以采用普通反相器链实现，当然也可以采用锁相电路实现。请参阅图13，这是采用普通反相器链和延迟锁相环（即锁相电路）作为延迟模块时，两倍频器输出时钟的相位噪声曲线。可以发现，基于延迟锁相环的两倍频器噪声性能明显优于基于普通反相器链的两倍频器。

需要特别指出的是：第一，通常，PLL或者ADC电路中只有时钟信号的上升沿或者下降沿的噪声会显著影响电路性能，因此，本申请只讨论四倍频时钟的上升沿噪声。如果锁相环更关注时钟信号的下降沿，可以经由一级反相器得到。第二，延迟锁相环在每个周期内将参考时钟上升沿与360度相移时钟上升沿作相位比较，输出它们的相位差作为反馈信号去调整360度相移时钟的相位，即360度相移时钟能很好地跟踪参考信号的相位变化。因此，360度相移时钟的低频相位噪声会受到环路的抑制，相比90度、180度和270度相移时钟，360度相移时钟具有更低的低频相位噪声。所以，基于延迟锁相环的两倍频器尽量采用360度相移时钟生成两倍频信号。

请参阅图12，本申请的实施例一能够实现低噪声的原理如下：在t1时刻，四倍频输出信号X4的上升沿由第二时钟信号CK2的上升沿经两个异或门（异或门三和异或门四）输出，它的相位噪声很低。在t2时刻，四倍频输出信号X4时钟的上升沿由第十一时钟信号CK11的下降沿经异或门四输出，第十一时钟信号CK11的下降沿由第十时钟信号CK10的上升沿经异或门三输出，第十时钟信号CK10的上升沿为锁相电路二输出的CK360b信号经过除4单元生成，由前文可知，CK360b信号具有很低的低频噪声，因此t2时刻四倍频输出信号X4的上升沿的低频相位噪声也很低。在t3时刻，四倍频输出信号X4的上升沿由第二时钟信号CK2的下降沿经两个异或门（异或门三和异或门四）输出，它的相位噪声很低。在t4时刻，四倍频输出信号X4的上升沿由第十一时钟信号CK11的下降沿经异或门四输出，第十一时钟信号CK11的下降沿由第十时钟信号CK10的下降沿经异或门三输出，第十时钟信号CK10的下降沿为锁相电路二输出的CK360b信号经过除4单元生成，由前文可知，CK360b信号具有很低的低频噪声，因此t4时刻四倍频输出信号X4的上升沿的低频相位噪声也很低。

请参阅图14至图16，占空比校正模块的工作原理如下。如图14所示，当第二时钟信号CK2的占空比为50%时，锁相电路一输出的CK360a信号的上升沿相对两倍频中间信号X2的上升沿精确延迟T/2，第二时钟信号CK2的下降沿与第七时钟信号CK7的上升沿对齐，占空比校正模块的反馈环路维持第二时钟信号CK2的占空比不变。如图15所示，当第二时钟信号CK2的占空比小于50%时，锁相电路一输出的CK360a信号的上升沿相对两倍频中间信号X2的上升沿大约延迟T/2，第二时钟信号CK2的下降沿相位超前第七时钟信号CK7的上升沿，占空比校正模块的反馈环路增大第二时钟信号CK2的占空比。如图16所示，当第二时钟信号CK2的占空比大于50%时，锁相电路一输出的CK360a信号的上升沿相对两倍频中间信号X2的上升沿大约延迟T/2，第二时钟信号CK2的下降沿相位滞后第七时钟信号CK7的上升沿，占空比校正模块的反馈环路减小第二时钟信号CK2的占空比。

请参阅图17，这是占空比校正模块的一种示例性的电路结构，包括电荷泵（CP）、鉴频鉴相器（PFD）、若干晶体管M1至M6、若干电容C1至C2、电阻一R1。第七时钟信号CK7的上升沿相对第二时钟信号CK2的上升沿具有精确的T/4相位延时，鉴频鉴相器比较第七时钟信号CK7的上升沿与第二时钟信号CK2的下降沿的相位，如果第二时钟信号CK2的下降沿相位超前，说明第二时钟信号CK2的占空比小于50%，鉴频鉴相器和电荷泵对电容二C2放电，使得电压值VB变小，进而增加第二时钟信号CK2的占空比；反之，如果第二时钟信号CK2的下降沿相位滞后于第七时钟信号CK7的上升沿，则说明第二时钟信号CK2的占空比大于50%，鉴频鉴相器和电荷泵对电容二C2充电，减小第二时钟信号CK2的占空比。占空比校正模块的更多工作原理可以参考授权公告号为CN110957998B、授权公告日为2020年8月11日的中国发明专利《一种精确校正时钟信号占空比的电路》。

请参阅图18，这是锁相电路的实施例一，采用DLL（延迟锁相环）。所述锁相电路包括鉴频鉴相器（PFD）、电荷泵（CP）、压控延时链（VCDL，voltage controlled delay line）和电容三C3。图18是一个典型的延时链锁相环，它可以产生精确的T/N延时，T为输入时钟信号CLKIN的周期，N为整数。其工作原理是：鉴频鉴相器检测输入时钟信号CLKIN与压控延时链输出信号CLKFB的相位差，根据相位差的超前与滞后关系，电荷泵分别送出电流信号对电容三C3充电或者放电，进而调整压控延时链的延时，最终实现压控延时链的输出信号CLKFB相对输入时钟信号CLKIN精确延时一个周期。压控延时链的其它N-1路输出信号CLKOUT[N-1:1]分别相对输入时钟信号CLKIN延时T/N、2T/N、3T/N、…、(N-1)T/N。

请参阅图19，这是锁相电路的实施例二，采用PLL（锁相环）。所述锁相电路包括鉴频鉴相器（PFD）、电荷泵（CP）、压控振荡器（VCO）、分频器（Divider）、若干电容C4至C5、电阻二R2。图19是一个典型的锁相环电路，它的作用是产生精确的T/N延时，T为输入时钟信号CLKIN的周期，N为整数。其工作原理是：鉴频鉴相器检测输入时钟信号CLKIN与压控振荡器输出的CLKFB1信号的相位差，根据相位差的超前与滞后关系，电荷泵分别送出电流信号对电容五C5充电或者放电，进而调整压控振荡器的振荡频率，压控振荡器输出时钟信号CLKFB1经过分频器分频之后得到N-1路输出信号CLKOUT[N-1:1]。最终锁定时，N-1路输出信号CLKOUT[N-1:1]相对输入时钟信号CLKIN分别延时T/N、2T/N、3T/N、…、(N-1)T/N。

以上仅为本申请的优选实施例，并不用于限定本申请。对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种四倍频电路，其特征是，包括如下部分；

时钟源，用来提供第一时钟信号CK1；

占空比校正模块，用来对第一时钟信号的占空比进行校正，输出具有精确的50%的占空比的第二时钟信号；

两倍频器一，用来根据第二时钟信号生成两倍频中间信号；所述两倍频器一中包含锁相电路一，用来生成相对第二时钟信号相移90度的第四时钟信号以及相对第二时钟信号相移180度的第七时钟信号；第四时钟信号用来生成50%占空比的两倍频中间信号；第七时钟信号用来提供给占空比校正模块以校正第二时钟信号的占空比；

两倍频器二，用来根据两倍频中间信号生成四倍频输出信号。

2.根据权利要求1所述的四倍频电路，其特征是，还包括两倍频器三和两倍频器四；

所述两倍频器二改为根据两倍频中间信号生成四倍频的第九时钟信号；

所述两倍频器三中包含锁相电路二，用来根据第九时钟信号生成相对第二时钟信号相移90度的第十时钟信号；所述两倍频器三根据第十时钟信号与第二时钟信号生成两倍频的第十一时钟信号；

所述两倍频器四用来根据两倍频的第十一时钟信号生成四倍频输出信号。

3.根据权利要求1或2所述的四倍频电路，其特征是，所述两倍频器一包括延迟模块一、延迟模块二和异或门一；在占空比校正模块启动后，第二时钟信号经过延迟模块二延迟四分之一周期，得到第三时钟信号；第三时钟信号和第四时钟信号接入二选一多路复用电路，得到第五时钟信号；第二时钟信号和第五时钟信号接入异或门一，得到两倍频中间信号；两倍频中间信号接入延迟模块一延时二分之一周期，延迟模块一同时作为锁相电路一锁定两倍频中间信号的相位之后，输出相位为90度、180度、270度和360度的四个时钟信号CK90a、CK180a、CK270a和CK360a；CK360a信号的频率除以2变为第七时钟信号；第七时钟信号反馈到占空比校正模块，用来校正第二时钟信号的占空比为精确的50%；CK180a信号的频率除以2得到占空比为50%且相对第二时钟信号相移90度的第四时钟信号。

4.根据权利要求1所述的四倍频电路，其特征是，所述两倍频器二包括延迟模块四和异或门二；两倍频中间信号接入延迟模块四延迟八分之一周期，得到第八时钟信号；第二时钟信号和第八时钟信号接入异或门二，得到四倍频输出信号。

5.根据权利要求2所述的四倍频电路，其特征是，所述两倍频器二包括延迟模块四和异或门二；两倍频中间信号接入延迟模块四延迟八分之一周期，得到第八时钟信号；第二时钟信号和第八时钟信号接入异或门二，得到第九时钟信号。

6.根据权利要求5所述的四倍频电路，其特征是，所述两倍频器三包含两倍频器二，此外还包括延迟模块三、异或门一和异或门三；第九时钟信号接入延迟模块三延时四分之一周期，延迟模块三同时作为锁相电路二锁定第九时钟信号的相位之后，输出相位为90度、180度、270度和360度的四个时钟信号CK90b、CK180b、CK270b和CK360b；CK360b信号的频率除以4得到占空比为50%且相对第二时钟信号相移90度的第十时钟信号；第二时钟信号和第十时钟信号接入异或门三，得到两倍频的第十一时钟信号。

7.根据权利要求2所述的四倍频电路，其特征是，所述两倍频器四包括延迟模块五和异或门四；两倍频的第十一时钟信号接入延迟模块五延迟八分之一周期，得到第十二时钟信号；第十一时钟信号和第十二时钟信号接入异或门四，得到四倍频输出信号。

8.根据权利要求1或2所述的四倍频电路，其特征是，所述占空比校正模块包括电荷泵、鉴频鉴相器、电容二在电荷泵的输出端与地之间；鉴频鉴相器比较第七时钟信号的上升沿与第二时钟信号的下降沿的相位，如果第二时钟信号的下降沿相位超前于第七时钟信号的上升沿，说明第二时钟信号的占空比小于50%，鉴频鉴相器和电荷泵对电容二放电，增加第二时钟信号的占空比；反之，如果第二时钟信号的下降沿相位滞后于第七时钟信号的上升沿，则说明第二时钟信号的占空比大于50%，鉴频鉴相器和电荷泵对电容二充电，减小第二时钟信号的占空比。

9.根据权利要求1或2所述的四倍频电路，其特征是，所述锁相电路一和/或锁相电路二采用延迟锁相环，包括依次相连的鉴频鉴相器、电荷泵和压控延时链，电容三在电荷泵的输出端与地之间；鉴频鉴相器检测输入时钟信号与压控延时链输出信号的相位差，根据相位差的超前与滞后关系，电荷泵分别送出电流信号对电容三充电或者放电，进而调整压控延时链的延时，最终实现压控延时链的输出信号相对输入时钟信号精确延时一个周期，压控延时链还有其它N-1路输出信号。

10.根据权利要求1或2所述的四倍频电路，其特征是，所述锁相电路一和/或锁相电路二采用锁相环，包括依次相连的鉴频鉴相器、电荷泵、压控振荡器、分频器，电容五在电荷泵的输出端与地之间；鉴频鉴相器检测输入时钟信号与压控振荡器输出的信号的相位差，根据相位差的超前与滞后关系，电荷泵分别送出电流信号对电容五充电或者放电，进而调整压控振荡器的振荡频率，压控振荡器输出时钟信号经过分频器分频之后得到N-1路输出信号。

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