CN113949263B - 电荷泵及其时钟产生电路、存储器 - Google Patents

Abstract

本申请公开了一种电荷泵及其时钟产生电路、存储器，时钟产生电路包括：环形振荡器，包括N级振荡单元，每一级振荡单元用于输出一个对应的时钟信号，且每一级振荡单元输出的时钟信号用于驱动下一级振荡单元振荡；错相组合电路，用于将每一级振荡单元输出的时钟信号两两组合以生成输出时钟信号；电流源产生电路，用于产生驱动环形振荡器的充放电电流，基于电源电压获得具有特定电压系数的电流源，电流源提供的参考电流用于消除电源电压对振荡单元的影响。上述方案，能够提升输出的时钟信号的频率，降低环形振荡器输出的时钟信号的电压系数；通过电流源补偿时钟信号的电压系数，以减小输出的时钟信号的频率受电源电压的影响。

Description

电荷泵及其时钟产生电路、存储器

技术领域

本申请涉及存储器技术领域，特别是涉及一种电荷泵及其时钟产生电路、存储器。

背景技术

存储器通常设置有电荷泵，电荷泵用于提供存储器在编程/擦除/读等操作阶段中所需的可变电压。其中，电荷泵通过时钟实现驱动，时钟的速度和精度影响电荷泵的面积和效率。

高频时钟通常采用环形振荡器结构，如图1所示，环形振荡器10设有N级振荡单元11，每级振荡单元11包括MOS管111、MOS管112和电容113，MOS管111的源极接收电源电压VDD，MOS管111的栅极和MOS管112的栅极连接上一级的振荡单元11，MOS管111的漏极、MOS管112的漏极和电容113的第一端连接下一级的振荡单元11，MOS管112的源极和电容113的第二端接地。环形振荡器10的振荡周期满足以下公式：

其中，C为电容113的容值，V_T、β_N和β_P为MOS器件(MOS管111、MOS管112)的参数。

由公式(1)可得，环形振荡器10的振荡周期与电源电压VDD和级数N相关，因此导致振荡周期随电源电压VDD变化且被级数N限制，其中N的最小值为3，环形振荡器10的最高输出频率被限制。

发明内容

本申请至少提供一种电荷泵及其时钟产生电路、存储器。

本申请第一方面提供了一种时钟产生电路，包括：

环形振荡器，包括N级振荡单元，其中，每一级所述振荡单元用于输出一个对应的时钟信号，且每一级所述振荡单元输出的所述时钟信号用于驱动下一级所述振荡单元振荡，N为奇数；

错相组合电路，用于将每一级所述振荡单元输出的所述时钟信号两两组合以生成输出时钟信号，其中，生成的所述输出时钟信号的频率为每一级所述振荡单元输出的时钟信号的频率的N倍；

电流源产生电路，用于产生驱动所述环形振荡器的充放电电流，基于所述电源电压获得具有特定电压系数的电流源；

其中，所述电流源提供的参考电流用于消除所述电源电压对所述振荡单元的影响，从而使得每一级所述振荡单元输出的所述时钟信号与所述电源电压无关。

本申请第二方面提供了一种电荷泵，包括上述的时钟产生电路，所述时钟产生电路产生输出时钟信号，所述输出时钟信号用于驱动所述电荷泵。

本申请第三方面提供了一种存储器，包括上述的电荷泵。

本申请的有益效果是：本申请的环形振荡器包括N级振荡单元，每一级振荡单元用于输出一个对应的时钟信号，且每一级振荡单元输出的时钟信号用于驱动下一级振荡单元振荡，错相组合电路用于将每一级振荡单元输出的时钟信号两两组合以生成输出时钟信号，生成的输出时钟信号的频率为每一级振荡单元输出的时钟信号的频率的N倍；电流源产生电路，用于产生驱动所述环形振荡器的充放电电流，基于所述电源电压获得具有特定电压系数的电流源；其中，所述电流源提供的参考电流用于消除所述电源电压对所述振荡单元的影响，从而使得每一级所述振荡单元输出的所述时钟信号与所述电源电压无关。本申请通过错相组合电路能够提升输出的时钟信号的频率，避免环形振荡器的输出的时钟信号的频率被限制，降低环形振荡器输出的时钟信号的电压系数；通过电流源产生电路消除电源电压对每一级振荡单元的影响，即电流源补偿输出的时钟信号的电压系数，以减小输出的时钟信号的频率受电源电压的影响。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本申请。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，这些附图示出了符合本申请的实施例，并与说明书一起用于说明本申请的技术方案。

图1是现有的环形振荡器的电路示意图；

图2是本申请时钟产生电路一实施例的结构示意图；

图3是本申请环形振荡器一实施例的电路示意图；

图4是本申请错相组合电路一实施例的电路示意图；

图5是本申请时钟产生电路的时序示意图；

图6是本申请电流源一实施例的电路示意图；

图7是本申请电流源另一实施例的电路示意图；

图8是图7中缓冲器的工作延时与电源电压的曲线示意图；

图9是本申请电流源又一实施例的电路示意图；

图10是本申请电流源再一实施例的电路示意图；

图11是本申请电荷泵一实施例的结构示意图；

图12是本申请存储器一实施例的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

请参阅图2，图2是本申请时钟产生电路一实施例的结构示意图。时钟产生电路20用于驱动电荷泵(图未示)，电荷泵可以应用于存储器(图未示)，用于提供存储器在编程/擦除/读等操作阶段中所需的可变电压，存储器可以包括Nand-flash芯片、EEPROM(Electrically Erasable Programmable read only memory，带电可擦可编程只读存储器)芯片、NOR Flash(非易失闪存技术)芯片或者其他需要高压的存储芯片。

其中，时钟产生电路20包括环形振荡器21、错相组合电路22以及电流源产生电路24。环形振荡器21包括N级振荡单元211，N为奇数；每一级振荡单元211用于输出一个对应的时钟信号，且每一级振荡单元211输出的时钟信号用于驱动下一级振荡单元211振荡。

错相组合电路22用于将每一级振荡单元211输出的时钟信号两两组合以生成输出时钟信号PCLK，即错相组合电路22可以与每一级振荡单元211的输出端连接，以接收每一级振荡单元211输出的时钟信号。例如，错相组合电路22接收到时钟信号CLK1、时钟信号CLK2和时钟信号CLK3，并将时钟信号CLK1和时钟信号CLK2、时钟信号CLK2和时钟信号CLK3以及时钟信号CLK1和时钟信号CLK3组合，以实现两两组合。其中，输出时钟信号PCLK的频率为每一级振荡单元211输出的时钟信号的N倍，因此通过错相组合电路22能够提升输出的时钟信号PCLK的频率，避免环形振荡器21的输出的时钟信号的频率被限制，降低环形振荡器21输出的时钟信号的电压系数。

电流源产生电路24用于产生驱动环形振荡器21的充放电电流，并基于电源电压获得具有特定电压系数的电流源23，特定电压系数可以预先设定的电压系数，例如特定的电压系数为K。其中，电流源23提供的参考电流用于消除电源电压对每一级振荡单元211的影响，从而使得每一级振荡单元211输出的时钟信号与电源电压无关，即电流源23补偿输出的时钟信号的电压系数，以减小输出的时钟信号的频率受电源电压的影响。

请参阅图3，图3是本申请环形振荡器一实施例的电路示意图。该环形振荡器21包括3级振荡单元211，N＝3。在其他实施例中，N可以为其他奇数，例如5、7、9。

每一级振荡单元211分别包括：存储电容C1、充放电电路212和缓冲器213。充放电电路212设置在电源电压VDD和地电压VGND之间，且连接存储电容C1，例如充放电电路212的输出端连接存储电容C1的一端，存储电容C1的另一端接地；其中，存储电容C1用于存储驱动电压，充放电电路212利用电源电压VDD对存储电容C1进行充电，以使驱动电压逐渐升高；充放电电路212利用地电压VGND对存储电容C1进行放电，以使驱动电压逐渐降低，实现充放电电路212对存储电容C1进行充放电。

缓冲器213连接存储电容C1，例如缓冲器213的输入端连接存储电容C1的一端，缓冲器213的输出端连接下一级振荡单元211。其中，缓冲器213工作在电源电压VDD和地电压VGND之间，缓冲器213从存储电容C1接收驱动电压，并根据驱动电压而产生由逻辑低电平和逻辑高电平组成的时钟信号。例如，缓冲器213的翻转电压为VDD/2，驱动电压在0-VDD/2范围内，缓冲器213产生逻辑低电平；驱动电压在VDD/2-VDD范围内，缓冲器213产生逻辑低高平。

其中，每一级振荡单元211中的充放电电路212还进一步接收上一级振荡单元211中缓冲器213输出的上一级时钟信号以藉由上一级时钟信号而驱动本级的充放电电路212对存储电容C1进行充电或者进行放电。例如，第二级振荡单元211中的充放电电路212接收第一级振荡单元211中缓冲器213输出的时钟信号CLK1，第二级振荡单元211藉由时钟信号CLK1而驱动第二级振荡单元211中的充放电电路212对存储电容C1进行充电或者进行放电。第一级振荡单元211中的充放电电路212接收的上一级时钟信号为第N级振荡单元211中的缓冲器213输出的对应的时钟信号，即第一级振荡单元211中的充放电电路212接收第三级振荡单元211中的缓冲器213输出的时钟信号CLK3，第一级振荡单元211藉由时钟信号CLK3而驱动第一级振荡单元211中的充放电电路212对存储电容C1进行充电或者进行放电。

可选地，电流源产生电路24基于电源电压VDD获得具有特定电压系数的电流源23，在充放电电路212在利用电源电压VDD或者地电压VGND对存储电容C1进行充放电时，电流源23对电流源23提供的参考电流进行镜像以产生相应的镜像充放电电流，从而对存储电容C1进行充放电。

具体地，充放电电路212包括第一类型第一开关元件M1、第一类型第二开关元件M2、第二类型第一开关元件M3和第二类型第二开关元件M4。第一类型第一开关元件M1的控制端连接电流源23，以接收第一类型镜像偏置电压PBIAS；第一类型第一开关元件M1的第一通路端连接至电源电压VDD。第一类型第二开关元件M2的第一通路端连接至第一类型第一开关元件M1的第二通路端，第二类型第一开关元件M3的控制端连接电流源23，以接收第二类型镜像偏置电压NBIAS；第二类型第一开关元件M3的第一通路端连接至地电压VGND；第二类型第二开关元件M4的第一通路端连接第一类型第二开关元件M2的第二通路端。

其中，第一类型第二开关元件M2的控制端和第二类型第二开关元件M4的控制端连接在一起，并接收上一级时钟信号，例如第一级振荡单元211中的第一类型第二开关元件M2的控制端和第二类型第二开关元件M4的控制端接收第三级振荡单元211输出的时钟信号CLK3。而第一类型第二开关元件M2的第二通路端和第二类型第二开关元件M4的第二通路端连接在一起并连接至存储电容C1，即第一类型第二开关元件M2的第二通路端和第二类型第二开关元件M4的第二通路端连接至存储电容C1的一端。

可选地，第一类型第一开关元件M1和第一类型第二开关元件M2为PMOS管，控制端为PMOS管的栅极，第一通路端为PMOS管的源极，第二通路端为PMOS管的漏极。第二类型第一开关元件M3和第二类型第二开关元件M4为NMOS管，控制端为NMOS管的栅极，第一通路端为NMOS管的源极，第二通路端为NMOS管的漏极。

以第一级振荡单元211为例。电流源23藉由第一类型镜像偏置电压PBIAS而控制第一类型第一开关元件M1，从而控制流经第一类型第一开关元件M1的电流，即充放电电路212中的充电电流，第三级振荡单元211的时钟信号CLK3控制第一类型第二开关元件M2导通，以使充放电电路212利用电源电压VDD对存储电容C1进行充电，存储电容C1的电压(即驱动电压)从0V充电至VDD/2，缓冲器213发生跳变，由逻辑低电平跳变为逻辑高电平，满足以下公式：

C1*U＝I*t (2)

其中，U等于VDD/2，I为充放电电路212的充放电电流，t为存储电容C1的充电时间。由公式(2)转换得到：

t＝C1*(VDD/2)*(1/I)＝C1*VDD/(2*I) (3)

缓冲器213可以包括两级反相器，用于对驱动电压整形输出，便于错相组合电路22进行组合输出。其中，缓冲器213具有工作延时td，工作延时td随着电源电压VDD的降低而升高，因此第一级振荡单元211的充电延迟时间为：

tclk＝C1*VDD/(2*I)+td (4)

同样地，电流源23藉由第二类型镜像偏置电压NBIAS而控制第二类型第一开关元件M3，从而控制流经第二类型第一开关元件M3的电流，即充放电电路212中的放电电流，第三级振荡单元211的时钟信号CLK3控制第二类型第二开关元件M4导通，以使充放电电路212利用地电压VGND对存储电容C1进行放电。存储电容C1的电压从VDD放电至VDD/2，缓冲器213发生跳变，由逻辑高电平跳变为逻辑低电平，第一级振荡单元211的放电延迟时间与第一级振荡单元211的充电延迟时间相同，满足公式(4)。

环形振荡器21包括3级振荡单元211，产生时钟信号CLK1、CLK2和CLK3，因此环形振荡器21的时钟周期T满足以下公式：

T＝6*[C1*VDD/(2*I)+td] (6)

其中，环形振荡器21的时钟周期T为每一级振荡单元211输出的时钟信号的时钟周期。每一级振荡单元211还包括用于设定初始电平的MOS管，例如第一级振荡单元211和第三级振荡单元211均包括NMOS管M5，NMOS管M5的源极连接地电压VGND，NMOS管M5的漏极连接存储电容C1的一端，NMOS管M5的栅极接收非使能信号ENB；第二级振荡单元211包括PMOS管M6，PMOS管M6的源极连接电源电压VDD，PMOS管M6的漏极连接存储电容C1的一端，PMOS管M6的栅极接收使能信号EN。

如图4所示，错相组合电路22包括第一与非门221、第二与非门222、第三与非门223以及第四与非门224，第一与非门221的输出端、第二与非门222的输出端和第三与非门223的输出端连接第四与非门224的输入端，第一与非门221的输入端接收时钟信号CLK1和时钟信号CLK2，第二与非门222的输入端接收时钟信号CLK2和时钟信号CLK3，第三与非门223的输入端接收时钟信号CLK3和时钟信号CLK1，第四与非门224的输出端生成输出时钟信号PCLK。

第一级振荡单元211的驱动电压从0V充电至VDD/2，缓冲器213发生跳变，时钟信号CLK1从逻辑低电平变为逻辑高电平，如图5所示的时间t1；第一级振荡单元211的驱动电压从VDD放电至VDD/2，缓冲器213发生跳变，时钟信号CLK1从逻辑高电平变为逻辑低电平，如图5所示的时间t3。其中，时钟信号CLK2相对于时钟信号CLK1延迟时间为tclk，时钟信号CLK3相对于时钟信号CLK2延迟时间为tclk，例如图5中时间t2与时间t1之间的时间差等于tclk。图5所示的输出时钟信号PCLK的频率为时钟信号CLK1的频率的3倍，即错相组合电路22的输出时钟信号的时钟周期为2*[C1*VDD/(2*I)+td]。因此，错相组合电路22产生的输出时钟信号PCLK的频率为每一级振荡单元211输出的时钟信号的N倍，因此通过错相组合电路22能够提升输出的时钟信号PCLK的频率，避免环形振荡器21的输出的时钟信号的频率被限制。

请参阅图6，图6是本申请电流源一实施例的电路示意图。其中，电流源23提供的参考电流Iref用于消除电源电压VDD对振荡单元211的影响，从而使得每一级振荡单元211输出的时钟信号与电源电压VDD无关，即电流源23补偿输出的时钟信号的电压系数，以减小输出的时钟信号的频率受电源电压VDD的影响。

电流源23包括运算放大器U1、第一类型第三开关元件231、参考电流镜像输出单元232以及镜像偏置电压产生单元233，运算放大器U1的反向输入端接收基于电源电压VDD的缩放电压；第一类型第三开关元件231的控制端连接运算放大器U1的输出端，第一类型第三开关元件231的第一通路端连接至电源电压VDD，第一类型第三开关元件231的第二通路端通过电阻R连接至地电压VGND，其中第一类型第三开关元件231的第二通路端与电阻R之间的节点连接至运算放大器U1的正向输入端。其中，第一类型第三开关元件231与第一类型第一开关元件M1相同，在此不再赘述。

参考电流镜像输出单元232连接运算放大器U1的输出端，以产生参考电流Iref，其中，参考电流Iref与流经电阻R的电流一致。镜像偏置电压产生单元233连接参考电流镜像输出单元232，以接收参考电流Iref，并产生相应的第一类型镜像偏置电压PBIAS和第二类型镜像偏置电压NBIAS，第一类型镜像偏置电压PBIAS用于驱动第一类型第一开关元件M1，第二类型镜像偏置电压NBIAS用于驱动第二类型第一开关元件M3。

可选地，参考电流镜像输出单元232包括PMOS管M8和NMOS管M9，PMOS管M8的源极连接电源电压VDD，PMOS管M8的栅极连接至运算放大器U1的输出端，PMOS管M8的漏极连接NMOS管M9的漏极和栅极，NMOS管M9的源极连接地电压VGND，流经PMOS管M8和NMOS管M9的参考电流Iref与流经电阻R的电流一致。

可选地，镜像偏置电压产生单元233包括PMOS管M10、PMOS管M11、NMOS管M12和NMOS管M13，NMOS管M12的栅极连接NMOS管M9的栅极。PMOS管M10的源极连接电源电压VDD，PMOS管M10的漏极连接PMOS管M10的栅极和NMOS管M12的漏极，NMOS管M12的源极连接地电压VGND，PMOS管M10的漏极和栅极输出第一类型镜像偏置电压PBIAS。PMOS管M11的栅极连接PMOS管M10的栅极，PMOS管M11的源极连接电源电压VDD，PMOS管M11的漏极连接NMOS管M13的栅极和漏极，NMOS管M13的源极连接地电压VGND，NMOS管M13的漏极和栅极输出第二类型镜像偏置电压NBIAS。

电源电压VDD的工作范围处于第一范围时，例如第一范围为2.7-3.6V，即电源电压VDD处于高电源电压段；运算放大器U1的反向输入端接收的缩放电压为K*VDD，流经R的电流Ir满足以下公式：

Ir＝K*VDD/R (7)

其中，K为电流源23的特定电压系数。参考电流Iref与流经电阻R的电流Ir一致，即Iref＝Ir。

Iref＝K*VDD/R (8)

因此，电流源23提供的参考电流Iref与电源电压VDD成正比关系。充放电电路212的充放电电流与参考电流Iref一致，将公式(8)代入公式(6)可得：

T＝6*[(R*C)/(2*K)+td] (9)

输出时钟信号PCLK的频率为时钟信号CLK1的频率的3倍，则输出时钟信号PCLK的时钟周期T1满足以下公式：

T1＝2*[(R*C)/(2*K)+td] (10)

由公式(9)可得，环形振荡器21的时钟周期T与电源电压VDD无关，而缓冲器213的工作延时td随着电源电压VDD的升高而降低，因此缓冲器213的工作延时td在时钟周期T的占比很小，即缓冲器213的工作延时td相对于每一级振荡单元211输出的时钟信号的时钟周期T处于可忽略状态，以消除电源电压VDD对振荡单元211的影响，从而使得每一级振荡单元211输出的时钟信号与电源电压VDD无关，即电流源23补偿输出的时钟信号的电压系数，以减小输出的时钟信号的频率受电源电压VDD的影响。

可选地，电阻R为阻值可调的电阻，通过调整电阻R的阻值，以调整环形振荡器21的时钟周期T。

本实施例的电源电压VDD的工作范围处于第一范围时，缓冲器213的工作延时td相对于每一级振荡单元211输出的时钟信号的时钟周期T处于可忽略状态，以消除电源电压VDD对振荡单元211的影响，从而使得每一级振荡单元211输出的时钟信号与电源电压VDD无关。

请参阅图7，图7是本申请电流源另一实施例的电路示意图。与图6所示的电流源23不同之处在于：本实施例的电源电压VDD的工作范围位于第二范围，例如第二范围为1.6-3.6V。其中，第二范围可以包括第一子范围和至少一个第二子范围，例如第二范围包括第一子范围和第二子范围，第一子范围为2.7-3.6V，第二子范围为1.6-2.7V。

可选地，电流源23还包括缩放电路234和选择电路235，缩放电路234用于产生基于电源电压VDD的缩放电压，缩放电路234至少包括PMOS管M7、第一电阻R1以及第二电阻R2；而选择电路235包括开关元件236-239。PMOS管M7的源极连接至电源电压VDD，PMOS管M7的栅极接收非使能信号ENB，PMOS管M7的漏极通过第一电阻R1和第二电阻R2连接至地电压VGND。开关元件236的控制端和开关元件238的控制端接收第一控制信号DET，开关元件237的控制端和开关元件239的控制端接收第二控制信号DETB，开关元件236的第一通路端和开关元件237的第一通路端连接至第一电阻R1和第二电阻R2之间的节点，第一电阻R1和第二电阻R2之间的节点的电压为K*VDD。开关元件238的第一通路端和开关元件239的第一通路端接收参考电压Vref，开关元件236的第二通路端、开关元件237的第二通路端、开关元件238的第二通路端和开关元件239的第二通路端连接至运算放大器U1的反向输入端，用于输出缩放电压。其中，开关元件236-239可以为MOS管。

其中，第一子范围与第一范围相同，因此当电源电压VDD工作在第一子范围时，缓冲器213的工作延时td相对于每一级振荡单元211输出的时钟信号的时钟周期T处于可忽略状态，电流源23提供的参考电流Iref与电源电压VDD成正比关系。运算放大器U1的反向输入端通过选择电路235而选择接收缩放电压，例如K*VDD。

电源电压VDD工作在第二子范围时，缓冲器213的工作延时td相对于每一级振荡单元211输出的时钟信号的时钟周期T处于不可忽略状态。时钟周期T中涉及参考电流Iref的第一分量具有关于电源电压VDD的正系数，以抵消时钟周期T中涉及缓冲器213的第二分量中具有的关于电源电压VDD的负系数，以消除电源电压VDD对振荡单元211的影响，从而使得每一级振荡单元211输出的时钟信号与电源电压VDD无关。

具体地，电源电压VDD的工作范围处于第二子范围时，运算放大器U1的反向输入端选通过选择电路235而择接收第二子范围所对应的参考电压Vref。流经R的电流Ir满足以下公式：

Ir＝Vref/R (11)

将公式(11)代入公式(6)可得，环形振荡器21的时钟周期T满足以下公式：

T＝6*[(R*C*VDD)/(2*Vref)+td] (12)

其中，时钟周期T中涉及参考电流Iref的第一分量为(R*C*VDD)/(2*Vref)，第一分量具有关于电源电压VDD的正系数；时钟周期T中涉及缓冲器213的第二分量为td，第二分量中具有的关于电源电压VDD的负系数。第一分量具有关于电源电压VDD的正系数与第二分量中具有的关于电源电压VDD的负系数进行抵消，以消除电源电压VDD对振荡单元211的影响。

第二分量中具有的关于电源电压VDD的负系数，即缓冲器213的工作延时td与电源电压VDD成曲线关系，如图8所示。在VDD＝VDD0对曲线取线性近似，得到：

td＝td0-K1*(VDD-VDD0) (13)

其中，td0为缓冲器213在VDD＝VDD0时的工作延时，K1为曲线在VDD＝VDD0时的斜率，将公式(13)代入公式(12)可得：

调整参考电压Vref，以使(R*C/2*Vref)-K1等于零，即第一分量具有关于电源电压VDD的正系数与第二分量中具有的关于电源电压VDD的负系数进行抵消，以消除电源电压VDD对振荡单元211的影响，即电流源23补偿输出的时钟信号的电压系数，以减小输出的时钟信号的频率受电源电压VDD的影响。在其他实施例中，也可以通过调整电阻R的电阻值，以使(R*C/2*Vref)-K1等于零，因此电阻R为阻值可调的电阻。

通过上述方式，环形振荡器21的时钟周期T与电源电压VDD无关，消除电源电压VDD对振荡单元211的影响，以使每一级振荡单元211输出的时钟信号与电源电压VDD无关。相对于图6中电源电压VDD的工作范围可以为2.7-3.6V，而本实施例的电源电压VDD的工作范围为1.6-3.6V，适用于宽电源电压。

请参阅图9，图9是本申请电流源又一实施例的电路示意图。与图7所示的电流源不同之处在于：第二范围可以包括第一子范围和多个第二子范围，例如第一子范围为2.7-3.6V，多个第二子范围分别为1.6-1.9V、1.9-2.2V、2.2-2.5V以及2.5-2.7V。

具体地，缩放电路934至少包括PMOS管M7、第一电阻R1以及第二电阻R2。选择电路935包括多个开关元件936，选择电路935用于选择缩放电压或者选择一个对应参考电压输出，以使运算放大器U1的反向输入端接收到缩放电压或者参考电压。多个开关元件936的总数量为第一子范围和多个第二子范围的总数量n的2倍。2n个开关元件936的第二通路端连接至运算放大器U1的反向输入端，相邻的两个开关元件936的第一通路端连接。例如，第一个开关元件的第一通路端和第二个开关元件的第一通路端连接，以接收第一参考电压Vref1；第一个开关元件的控制端接收控制信号DET1，第二个开关元件的控制端接收控制信号DETB1；第2n-1个开关元件的第一通路端和第2n个开关元件的第一通路端连接至第一电阻R1和第二电阻R2之间的节点，第2n-1个开关元件的控制端接收控制信号DETn，第2n个开关元件的控制端接收控制信号DETBn。

电流源的控制器根据电源电压VDD工作所处在的范围，选择导通对应的开关元件，以使运算放大器U1的反向输入端接收到对应的参考电压，易于调整参考电压。

请参阅图10，图10是本申请电流源再一实施例的电路示意图。电流源53包括：第一类型参考电流产生输出单元531、至少一个第二类型参考电流产生输出单元532和镜像偏置电压产生单元533。其中，第二范围可以包括第一子范围和多个第二子范围，例如第一子范围为2.7-3.6V，多个第二子范围分别为1.6-1.9V、1.9-2.2V、2.2-2.5V以及2.5-2.7V。

第一类型参考电流产生输出单元531用于产生第一类型参考电流Iref1，当电源电压VDD工作在第一子范围时，第一参考电流产生输出单元531工作以输出第一类型参考电流Iref1。

第二类型参考电流产生输出单元532用于产生第二类型参考电流Iref2，当电源电压VDD工作在任意一个第二子范围时，对应的一个第二类型参考电流产生输出单元532工作是输出一个相应的第二类型参考电流Iref2。例如，电源电压VDD工作在1.6-1.9V时，对应的第二类型参考电流产生输出单元532输出相应的第二类型参考电流Iref2。

镜像偏置电压产生单元533连接第一类型参考电流产生输出单元531和第二类型参考电流产生输出单元532，镜像偏置电压产生单元533接收第一类型参考电流Iref1或者一个相应的第二参考电流Iref2，并根据第一类型参考电流Iref1或者一个相应的第二参考电流Iref2而产生相应的第一类型镜像偏置电压PBIAS和第二类型镜像偏置电压NBIAS。

具体地，第一类型参考电流产生输出单元531包括：第一运算放大器U2、第一类型第三开关元件534和第一参考电流镜像输出单元535。第一运算放大器U2的反向输入端接收基于电源电压VDD的缩放电压，缩放电压可以为K*VDD。第一类型第三开关元件534的控制端连接第一运算放大器U2的输出端，第一类型第三开关元件534的第一通路端连接至电源电压VDD，而第一类型第三开关元件534第二通路端通过第一电阻R1连接至地电压VGND，其中第一类型第三开关元件534的第二通路端与第一电阻R1之间的节点连接至第一运算放大器U2的正向输入端。

第一参考电流镜像输出单元535连接第一运算放大器U2的输出端，以在电源电压VDD工作在第一子范围时输出第一参考电流Iref，其中，第一参考电流Iref与流经第一电阻R1的电流一致。镜像偏置电压产生单元533的工作原理与镜像偏置电压产生单元233的工作原理相同，在此不再赘述。

任意一个第二类型参考电流产生输出单元532包括：第二运算放大器U3、第一类型第四开关元件536和第二参考电流镜像输出单元537。第二运算放大器U3的反向输入端接收参考电压Vref；第一类型第四开关元件536的控制端连接第二运算放大器U3的输出端，第一类型第四开关元件536的第一通路端连接至电源电压VDD，第一类型第四开关元件536的第二通路端通过一个匹配的第二电阻R2连接至地电压VGND，其中，第一类型第四开关元件536的第二通路端与第二电阻R2之间的节点连接至第二运算放大器U3的正向输入端。

第二参考电流镜像输出单元537连接第二运算放大器U3的输出端，以在电源电压VDD工作在一个对应的第二子范围时输出一个相应的第二参考电流Iref2，其中，第二参考电流Iref2与流经第二电阻R2的电流一致。

本申请还提供一种电荷泵，请参阅图11，图11是本申请电荷泵一实施例的结构示意图。该电荷泵80包括时钟产生电路81，时钟产生电路81用于产生输出时钟信号PCLK，输出时钟信号PCLK用于驱动电荷泵80，该时钟产生电路81为上述实施例所揭示的时钟产生电路，在此不再赘述。

本申请还提供一种存储器，请参阅图12，图12是本申请存储器一实施例的结构示意图。该存储器90至少包括电荷泵91，电荷泵91用于提供存储器90在编程/擦除/读等操作阶段中所需的可变高压。该电荷泵91为上述实施例所揭示的电荷泵80，在此不再赘述。

以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (12)

1.一种时钟产生电路，其特征在于，包括：

环形振荡器，包括N级振荡单元，其中，每一级所述振荡单元用于输出一个对应的时钟信号，且每一级所述振荡单元输出的所述时钟信号用于驱动下一级所述振荡单元振荡，N为奇数；

错相组合电路，用于将每一级所述振荡单元输出的所述时钟信号两两组合以生成输出时钟信号，其中，生成的所述输出时钟信号的频率为每一级所述振荡单元输出的时钟信号的频率的N倍；

电流源产生电路，用于产生驱动所述环形振荡器的充放电电流，基于电源电压获得具有特定电压系数的电流源；

其中，所述电流源提供的参考电流用于消除所述电源电压对所述振荡单元的影响，从而使得每一级所述振荡单元输出的所述时钟信号与所述电源电压无关；

每一级所述振荡单元分别包括：

存储电容，用于存储驱动电压；

充放电电路，设置在电源电压和地电压之间，且连接所述存储电容以利用所述电源电压对所述存储电容进行充电以使所述驱动电压逐渐升高，并利用所述地电压对所述存储电容进行放电以使所述驱动电压逐渐降低；

缓冲器，工作在所述电源电压和所述地电压之间，并连接所述存储电容以接收所述驱动电压并根据所述驱动电压而产生由逻辑低电平和逻辑高电平组成的所述时钟信号；

其中，每一级所述振荡单元中的所述充放电电路还进一步接收上一级所述振荡单元中所述缓冲器输出的上一级时钟信号以藉由所述上一级时钟信号而驱动本级的所述充放电电路对所述存储电容进行充电或者进行放电。

2.根据权利要求1所述的时钟产生电路，其特征在于，

第一级所述振荡单元中的所述充放电电路接收的所述上一级时钟信号为第N级所述振荡单元中的所述缓冲器输出的对应的所述时钟信号。

3.根据权利要求2所述的时钟产生电路，其特征在于，所述充放电电路包括：

第一类型第一开关元件，其控制端连接所述电流源以接收第一类型镜像偏置电压，其第一通路端连接至所述电源电压；

第一类型第二开关元件，其第一通路端连接至所述第一类型第一开关元件的第二通路端；

第二类型第一开关元件，其控制端连接所述电流源以接收第二类型镜像偏置电压，其第一通路端连接至所述地电压；

第二类型第二开关元件，其第一通路端连接所述第一类型第二开关元件的第二通路端；

其中，所述第一类型第二开关元件的控制端和所述第二类型第二开关元件的控制端连接在一起并接收所述上一级时钟信号，而所述第一类型第二开关元件的第二通路端和所述第二类型第二开关元件的第二通路端连接在一起并连接至所述存储电容。

4.根据权利要求3所述的时钟产生电路，其特征在于，所述电源电压的工作范围处于第一范围时，所述缓冲器的工作延时相对于每一级所述振荡单元输出的所述时钟信号的时钟周期处于可忽略状态，所述电流源提供的所述参考电流与所述电源电压成正比关系，以消除所述电源电压对所述振荡单元的影响，从而使得每一级所述振荡单元输出的所述时钟信号与所述电源电压无关。

5.根据权利要求4所述的时钟产生电路，其特征在于，所述电流源包括：

运算放大器，其反向输入端接收基于所述电源电压的缩放电压；

第一类型第三开关元件，其控制端连接所述运算放大器的输出端，其第一通路端连接至所述电源电压，而其第二通路端通过电阻连接至所述地电压，其中，所述第一类型第三开关元件的第二通路端与所述电阻之间的节点连接至所述运算放大器的正向输入端；

参考电流镜像输出单元，连接所述运算放大器的输出端，以产生所述参考电流，其中，所述参考电流与流经所述电阻的电流一致；

镜像偏置电压产生单元，连接所述参考电流镜像输出单元，以接收所述参考电流并产生相应的所述第一类型镜像偏置电压和所述第二类型镜像偏置电压。

6.根据权利要求3所述的时钟产生电路，其特征在于，所述电源电压的工作范围处于第二范围时，所述第二范围包括第一子范围和至少一个第二子范围；

当所述电源电压工作在所述第一子范围时，所述缓冲器的工作延时相对于每一级所述振荡单元输出的所述时钟信号的时钟周期处于可忽略状态，所述电流源提供的所述参考电流与所述电源电压成正比关系；

而当所述电源电压工作在任意一个所述第二子范围时，所述缓冲器的工作延时相对于每一级所述振荡单元输出的所述时钟信号的时钟周期处于不可忽略状态，所述时钟周期中涉及所述参考电流的第一分量具有关于所述电源电压的正系数，以抵消所述时钟周期中涉及所述缓冲器的第二分量中具有的关于所述电源电压的负系数，以消除所述电源电压对所述振荡单元的影响，从而使得每一级所述振荡单元输出的所述时钟信号与所述电源电压无关。

7.根据权利要求6所述的时钟产生电路，其特征在于，所述电流源包括：

运算放大器，其反向输入端选择性地接收基于所述电源电压的缩放电压或者任意一个所述第二子范围所对应的一个参考电压；

第一类型第三开关元件，其控制端连接所述运算放大器的输出端，其第一通路端连接至所述电源电压，而其第二通路端通过电阻连接至所述地电压，其中，所述第一类型第三开关元件的第二通路端与所述电阻之间的节点连接至所述运算放大器的正向输入端；

参考电流镜像输出单元，连接所述运算放大器的输出端，以产生所述参考电流，其中，所述参考电流与流经所述电阻的电流一致；

镜像偏置电压产生单元，连接所述参考电流镜像输出单元，以接收所述参考电流并产生相应的所述第一类型镜像偏置电压和所述第二类型镜像偏置电压；

其中，当所述电源电压工作在所述第一子范围时，所述运算放大器的反向输入端选择接收所述缩放电压；而当所述电源电压工作在任意一个所述第二子范围时，所述运算放大器的反向输入端选择接收该所述第二子范围所对应的所述参考电压。

8.根据权利要求7所述的时钟产生电路，其特征在于，所述电阻为阻值可调电阻。

9.根据权利要求6所述的时钟产生电路，其特征在于，所述电流源包括：

第一类型参考电流产生输出单元，用于产生第一类型参考电流，当所述电源电压工作在所述第一子范围时，所述第一类型参考电流产生输出单元工作以输出所述第一类型参考电流；

至少一个第二类型参考电流产生输出单元，用于产生第二类型参考电流，当所述电源电压工作在任意一个所述第二子范围时，对应的一个所述第二类型参考电流产生输出单元工作是输出一个相应的所述第二类型参考电流；

镜像偏置电压产生单元，连接所述第一类型参考电流产生输出单元和所述第二类型参考电流产生输出单元以接收所述第一类型参考电流或者一个相应的所述第二类型参考电流，并根据所述第一类型参考电流或者一个相应的所述第二类型参考电流而产生相应的所述第一类型镜像偏置电压和所述第二类型镜像偏置电压。

10.根据权利要求9所述的时钟产生电路，其特征在于，

所述第一类型参考电流产生输出单元，包括：

第一运算放大器，其反向输入端接收基于所述电源电压的缩放电压；

第一类型第三开关元件，其控制端连接所述第一运算放大器的输出端，其第一通路端连接至所述电源电压，而其第二通路端通过第一电阻连接至所述地电压，其中，所述第一类型第三开关元件的第二通路端与所述第一电阻之间的节点连接至所述第一运算放大器的正向输入端；

第一参考电流镜像输出单元，连接所述第一运算放大器的输出端，以在所述电源电压工作在所述第一子范围时输出所述第一参考电流，其中，所述第一参考电流与流经所述第一电阻的电流一致；

而任意一个所述第二类型参考电流产生输出单元，包括：

第二运算放大器，其反向输入端接收参考电压；

第一类型第四开关元件，其控制端连接所述第二运算放大器的输出端，其第一通路端连接至所述电源电压，而其第二通路端通过一个匹配的第二电阻连接至所述地电压，其中，所述第一类型第四开关元件的第二通路端与所述第二电阻之间的节点连接至所述第二运算放大器的正向输入端；

第二参考电流镜像输出单元，连接所述第二运算放大器的输出端，以在所述电源电压工作在一个对应的所述第二子范围时输出一个相应的所述第二参考电流，其中，所述第二参考电流与流经所述第二电阻的电流一致。

11.一种电荷泵，其特征在于，所述电荷泵包括如权利要求1-10任一项所述的时钟产生电路，所述时钟产生电路产生输出时钟信号，所述输出时钟信号用于驱动所述电荷泵。

12.一种存储器，其特征在于，所述存储器包括如权利要求11所述的电荷泵。