KR20220039167A - 최소 지연을 갖는 신호 생성 회로, 이를 이용하는 반도체 장치 및 신호 생성 방법 - Google Patents

최소 지연을 갖는 신호 생성 회로, 이를 이용하는 반도체 장치 및 신호 생성 방법 Download PDF

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Abstract

신호 생성 회로는 제 1 지연 회로, 제 2 지연 회로 및 듀티 제어 회로를 포함할 수 있다. 상기 제 1 지연 회로는 제 1 입력 신호를 지연시켜 제 1 출력 신호를 생성할 수 있다. 상기 제 2 지연 회로는 제 2 입력 신호를 지연시켜 제 2 출력 신호를 생성할 수 있다. 상기 듀티 제어 회로는 상기 제 1 및 제 2 출력 신호의 위상을 비교하여 상기 제 2 입력 신호가 지연되는 시간을 변화시킨 후, 상기 제 1 및 제 2 입력 신호가 지연되는 시간을 동일한 시간만큼 감소시킬 수 있다.

Description

최소 지연을 갖는 신호 생성 회로, 이를 이용하는 반도체 장치 및 신호 생성 방법 {SIGNAL GENERATING CIRCUIT HAVING MINIMUM DELAY, A SEMICONDUCTOR APPRATUS USING THE SAME, AND A SIGNAL GENERATING METHOD}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 신호 생성 회로 및 이를 이용하는 반도체 장치에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭 신호와 데이터를 전송 및 수신하여 서로 통신할 수 있다. 상기 반도체 장치들은 시스템 클럭 신호를 버퍼링 또는 분주하여 다양한 위상을 갖는 내부 클럭 신호를 생성할 수 있다. 하지만, 회로 특성에 따라서 버퍼링된 클럭 신호들 또는 분주된 클럭 신호들 사이의 위상 스큐 및/또는 듀티 비 왜곡이 발생될 수 있다. 위와 같은 위상 스큐 및/또는 듀티 비 왜곡을 보상하기 위해, 반도체 장치들은 일반적으로 듀티 보정 회로를 구비할 수 있다. 일반적인 듀티 보정 회로는 복수의 클럭 신호 중 어느 하나를 기준 클럭 신호로 설정하고, 나머지 클럭 신호들과 상기 기준 클럭 신호 사이의 위상을 조절함으로써, 위상 스큐 및/또는 듀티 비 왜곡을 보상할 수 있다.
본 발명의 실시예는 입력 신호들로부터 출력 신호들을 생성하고, 출력 신호들에 대한 위상 조절이 완료된 후, 상기 입력 신호들을 지연시키는 지연 시간들을 동일한 시간만큼 감소시킬 수 있는 신호 생성 회로를 제공할 수 있다.
본 발명의 실시예는 듀티 보정 회로의 듀티 보정 동작이 완료된 후, 지연 고정 루프와 듀티 보정 회로에 포함되는 지연 회로들의 지연 시간들을 동일한 시간만큼 감소시킬 수 있는 반도체 장치를 제공할 수 있다.
본 발명의 실시예에 따른 신호 생성 회로는 제 1 지연 제어 신호에 기초하여 제 1 입력 신호를 지연시켜 제 1 출력 신호를 생성하는 제 1 지연 회로; 제 2 지연 제어 신호에 기초하여 제 2 입력 신호를 지연시켜 제 2 출력 신호를 생성하는 제 2 지연 회로; 상기 제 1 및 제 2 출력 신호의 위상을 비교하여 상기 제 2 지연 제어 신호의 값을 변화시킨 후, 상기 제 1 및 제 2 지연 제어 신호의 값을 동일한 값만큼 감소시키는 듀티 제어 회로를 포함할 수 있다.
본 발명의 실시예에 따른 신호 생성 방법은 제 1 입력 신호 및 제 2 입력 신호를 각각 제 1 시간만큼 지연시켜 제 1 출력 신호 및 제 2 출력 신호를 생성하는 단계; 상기 제 1 및 제 2 출력 신호의 위상을 비교하여 상기 제 2 입력 신호가 지연되는 시간을 제 2 시간으로 변화시키는 단계; 및 상기 제 1 및 제 2 시간을 동일한 시간만큼 감소시키는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 신호 생성 회로는 제 1 입력 신호를 지연시켜 제 1 출력 신호를 생성하는 제 1 지연 회로; 제 2 입력 신호를 지연시켜 제 2 출력 신호를 생성하는 제 2 지연 회로; 및 상기 제 1 및 제 2 출력 신호의 위상 차이가 타겟 값에 도달할 때까지 상기 제 2 지연 회로의 지연 시간을 변화시킨 후, 상기 제 1 및 제 2 지연 회로의 지연 시간을 동일한 시간만큼 감소시키는 듀티 제어 회로를 포함할 수 있다.
본 발명의 실시예에 따른 신호 생성 회로는 제 1 입력 클럭 신호를 기준 지연 시간만큼 지연시켜 제 1 위상 클럭 신호를 생성하는 제 1 지연 회로; 제 2 입력 클럭 신호를 제 1 가변 지연 시간만큼 지연시켜 제 2 위상 클럭 신호를 생성하는 제 2 지연 회로; 제 3 입력 클럭 신호를 제 2 가변 지연 시간만큼 지연시켜 제 3 위상 클럭 신호를 생성하는 제 3 지연 회로; 제 4 입력 클럭 신호를 제 3 가변 지연 시간만큼 지연시켜 제 4 위상 클럭 신호를 생성하는 제 4 지연 회로; 및 상기 제 1 내지 제 4 위상 클럭 신호의 위상 차이에 기초하여 상기 제 1 내지 제 3 가변 지연 시간을 각각 변화시킨 후, 상기 기준 지연 시간, 상기 제 1 내지 제 3 가변 지연 시간을 동일한 시간만큼 감소시키는 듀티 제어 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 입력 클럭 신호를 분주시켜 제 1 분주 클럭 신호 및 제 2 분주 클럭 신호를 생성하는 클럭 분주기; 상기 제 1 분주 클럭 신호 및 제 2 분주 클럭 신호를 지연시켜 제 1 기준 클럭 신호 및 제 2 기준 클럭 신호를 생성하고, 상기 제 1 및 제 2 기준 클럭 신호의 위상을 비교하여 상기 제 2 분주 클럭 신호가 지연되는 시간을 조절한 후, 상기 제 1 및 제 2 분주 클럭 신호가 지연되는 시간을 동일한 시간만큼 감소시키는 듀티 보정 회로; 및 상기 제 1 기준 클럭 신호 및 피드백 클럭 신호의 위상을 비교하여 상기 제 1 및 제 2 기준 클럭 신호를 지연시켜 적어도 하나의 출력 클럭 신호를 생성하고, 상기 적어도 하나의 출력 클럭 신호를 지연시켜 상기 피드백 클럭 신호를 생성하는 지연 고정 루프 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 제 1 출력 클럭 신호를 지연시켜 생성된 피드백 클럭 신호와 기준 클럭 신호의 위상을 비교하여 상기 기준 클럭 신호를 가변 지연시켜 지연 클럭 신호를 생성하는 지연 고정 루프 회로; 상기 지연 클럭 신호를 분주하여 적어도 제 1 분주 클럭 신호 및 제 2 분주 클럭 신호를 생성하는 클럭 분주기; 및 상기 제 1 분주 클럭 신호 및 제 2 분주 클럭 신호를 지연시켜 상기 제 1 출력 클럭 신호 및 제 2 출력 클럭 신호를 생성하고, 상기 제 1 및 제 2 출력 클럭 신호의 위상을 비교하여 상기 제 2 출력 클럭 신호가 지연되는 시간을 조절한 후 상기 제 1 및 제 2 출력 클럭 신호가 지연되는 시간을 동일한 시간만큼 감소시키는 듀티 보정 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 기준 클럭 신호를 지연시켜 지연 클럭 신호를 생성하고, 상기 지연 클럭 신호를 지연시켜 생성된 피드백 클럭 신호와 상기 기준 클럭 신호의 위상을 비교하여 상기 기준 클럭 신호가 지연되는 시간을 변화시키는 지연 고정 루프 회로; 상기 지연 클럭 신호의 위상을 분주하여 적어도 제 1 출력 클럭 신호 및 제 2 출력 클럭 신호를 생성하는 멀티 페이즈 클럭 생성 회로; 상기 제 1 및 제 2 출력 클럭 신호를 구동하여 제 1 분배 클럭 신호 및 제 2 분배 클럭 신호를 출력하는 클럭 분배 네트워크; 및 상기 제 1 및 제 2 분배 클럭 신호를 지연시켜 제 1 전송 클럭 신호 및 제 2 전송 클럭 신호를 생성하고, 상기 제 1 및 제 2 전송 클럭 신호의 위상을 비교하여 상기 제 2 분배 클럭 신호가 지연되는 시간을 조절한 후 상기 제 1 및 제 2 분배 클럭 신호가 지연되는 시간을 동일한 시간만큼 감소시키는 듀티 보정 회로를 포함할 수 있다.
본 발명의 실시예는 출력 신호를 생성하기 위한 지연 시간이 최소화시킬 수 있기 때문에, 반도체 장치의 동작 속도 및 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 신호 생성 회로의 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 제 1 지연 회로 및 제 2 지연 회로의 구성을 보여주는 도면이다.
도 3은 도 1에 도시된 지연 제어 회로의 구성을 보여주는 도면이다.
도 4는 본 발명의 실시예에 따른 신호 생성 회로의 동작을 보여주는 도면이다.
도 5는 본 발명의 실시예에 따른 신호 생성 회로의 구성을 보여주는 도면이다.
도 6은 도 5에 도시된 지연 제어 회로의 구성을 보여주는 도면이다.
도 7은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 8은 도 7에 도시된 지연 모델 회로의 구성을 보여주는 도면이다.
도 9는 본 발명의 실시예에 따른 반도체 장치의 동작을 보여주는 도면이다.
도 10은 본 발명의 실시예에 따른 반도체 장치의 동작을 보여주는 도면이다.
도 11은 본 발명의 실시예에 따른 반도체 장치의 동작을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 신호 생성 회로(100)의 구성을 보여주는 도면이다. 상기 신호 생성 회로(100)는 제 1 입력 신호(IN1) 및 제 2 입력 신호(IN2)를 수신하여 제 1 출력 신호(OUT1) 및 제 2 출력 신호(OUT2)를 생성할 수 있다. 상기 신호 생성 회로(100)는 상기 제 1 입력 신호(IN1)를 지연시켜 상기 제 1 출력 신호(OUT1)를 생성하고, 상기 제 2 입력 신호(IN2)를 지연시켜 상기 제 2 출력 신호(OUT2)를 생성할 수 있다. 상기 신호 생성 회로(100)는 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)에 대한 위상 및/또는 듀티 비 보정 동작을 수행할 수 있다. 상기 신호 생성 회로(100)는 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 위상에 기초하여 상기 제 2 입력 신호(IN2)가 지연되는 시간을 변화시킬 수 있다. 상기 신호 생성 회로(100)는 상기 제 2 입력 신호(IN2)가 지연되는 시간을 변화시킨 후 상기 제 1 및 제 2 입력 신호(IN1, IN2)가 지연되는 시간을 동일한 시간만큼 감소시킬 수 있다. 상기 신호 생성 회로(100)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)가 지연되는 시간 중 더 짧은 시간만큼 상기 제 1 및 제 2 입력 신호(IN1, IN2)가 지연되는 시간을 감소시킬 수 있다. 따라서, 상기 신호 생성 회로(100)가 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 지연시키는 지연 시간은 최소 값으로 설정될 수 있다.
상기 신호 생성 회로(100)는 제 1 지연 회로(110), 제 2 지연 회로(120) 및 듀티 제어 회로(130)를 포함할 수 있다. 상기 제 1 지연 회로(110)는 상기 제 1 입력 신호(IN1)를 수신하고, 상기 제 1 입력 신호(IN1)를 지연시켜 상기 제 1 출력 신호(OUT1)를 생성할 수 있다. 상기 제 2 지연 회로(120)는 상기 제 2 입력 신호(IN2)를 수신하고, 상기 제 2 입력 신호(IN2)를 지연시켜 상기 제 2 출력 신호(OUT2)를 생성할 수 있다. 상기 제 1 및 제 2 지연 회로(110, 120)는 가변 지연 회로일 수 있다. 상기 제 1 지연 회로(110)는 제 1 지연 제어 신호(D1<1:n>)를 수신하고, 상기 제 1 지연 제어 신호(D1<1:n>)에 따라 상기 제 1 지연 회로의 지연 시간이 변화될 수 있다. 여기서, n은 2이상의 정수일 수 있다. 상기 제 2 지연 회로(120)는 제 2 지연 제어 신호(D2<1:n>)를 수신하고, 상기 제 2 지연 제어 신호(D2<1:n>)에 따라 상기 제 2 지연 회로(120)의 지연 시간이 변화될 수 있다. 상기 제 1 및 제 2 지연 회로(110, 120)는 디지털 지연 회로일 수 있고, 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)는 복수 비트를 포함하는 디지털 신호일 수 있다. 일 실시예에서, 상기 제 1 및 제 2 지연 회로(110, 120)는 아날로그 지연 회로일 수 있고, 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)는 다양한 전압 레벨을 갖는 아날로그 신호일 수 있다. 이하에서는, 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)는 디지털 신호이고, 상기 제 1 및 제 2 지연 회로(110, 120)는 각각 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)에 기초하여 지연량이 조절되는 디지털 지연 라인인 것을 예시하기로 한다.
상기 듀티 제어 회로(130)는 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)를 수신할 수 있다. 상기 듀티 제어 회로(130)는 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 위상을 비교할 수 있다. 상기 듀티 제어 회로(130)는 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 위상을 비교하여 상기 제 1 및 제 2 지연 회로(110, 120)의 지연 시간을 변화시킬 수 있다. 상기 듀티 제어 회로(130)는 상기 제 1 및 제 2 지연 회로(110, 120)의 지연 시간을 변화시키기 위해, 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 위상을 비교하여 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)의 로직 값을 변화시킬 수 있다. 상기 듀티 제어 회로(130)는 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 위상 차이가 타겟 값에 도달할 때까지 상기 제 2 지연 제어 신호(D2<1:n>)의 값을 변화시킬 수 있다. 상기 타겟 값은 임의로 설정될 수 있다. 예를 들어, 상기 제 1 및 제 2 입력 신호(IN1, IN2)가 클럭 신호일 때, 상기 타겟 값은 제 1 또는 제 2 입력 신호(IN1, IN2)의 1/4주기에 대응할 수 있다. 상기 듀티 제어 회로(130)는 상기 제 2 지연 제어 신호(D2<1:n>)의 값이 변화된 후, 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)의 값을 동일한 값만큼 감소시킬 수 있다. 일 실시예에서, 상기 듀티 제어 회로(130)는 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>) 중 더 작은 로직 값을 갖는 지연 제어 신호의 로직 값만큼 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)의 로직 값을 감소시킬 수 있다. 상기 듀티 제어 회로(130)는 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>) 중 어느 하나의 로직 값이 최소가 될 때까지 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)의 로직 값을 순차적으로 감소시킬 수 있다.
초기 상태에서 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)는 디폴트 값을 가질 수 있고, 상기 제 1 및 제 2 지연 회로(110, 120)는 디폴트 값을 갖는 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)를 기준 지연 시간만큼 지연시킬 수 있다. 상기 듀티 제어 회로(130)는 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 위상 차이가 상기 타겟 값보다 크거나 작으면, 상기 제 2 지연 제어 신호(D2<1:n>)의 로직 값을 증가 또는 감소시킬 수 있다. 상기 제 2 지연 회로(120)는 증가 또는 감소되는 로직 값을 갖는 제 2 지연 제어 신호(D2<1:n>)에 기초하여 상기 제 2 입력 신호(IN2)가 지연되는 지연 시간을 변화시킬 수 있다. 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 위상 차이가 상기 타겟 값에 대응되면, 상기 듀티 제어 회로(130)는 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)의 로직 값을 동일한 값만큼 감소시킬 수 있다. 상기 제 1 및 제 2 지연 회로(110, 120)의 지연 시간은 동일한 시간만큼 감소될 수 있다. 상기 듀티 제어 회로(130)는 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)가 타겟 값에 대응되는 위상 차이를 갖도록 하여 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 듀티 비를 조절할 수 있다. 또한, 상기 듀티 비를 조절하기 위한 상기 제 1 및 제 2 지연 회로(110, 120)의 지연 시간을 최소로 설정할 수 있기 때문에, 상기 신호 생성 회로(100)의 동작 특성 및 속도를 개선할 수 있다.
상기 듀티 제어 회로(130)는 위상 감지기(131) 및 지연 제어 회로(132)를 포함할 수 있다. 상기 위상 감지기(131)는 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)를 수신하고, 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 위상을 비교하여 위상 감지 신호(PD)를 생성할 수 있다. 상기 위상 감지기(131)는 공지된 어떠한 위상 감지기 및/또는 듀티 감지기의 구성을 채용할 수 있다. 상기 위상 감지기(131)는 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 위상 차이가 타겟 값보다 큰지 또는 작은지 여부에 따라 서로 다른 로직 레벨을 갖는 상기 위상 감지 신호(PD)를 생성할 수 있다. 예를 들어, 제 1 로직 레벨을 갖는 위상 감지 신호(PD)는 상기 듀티 제어 회로(130)에서 생성되는 상기 제 2 지연 제어 신호(D2<1:n>)의 로직 값을 증가시켜 상기 제 2 지연 회로(120)의 지연 시간을 증가시킬 수 있다. 제 2 로직 레벨을 갖는 위상 감지 신호(PD)는 상기 듀티 제어 회로(130)에서 생성되는 제 2 지연 제어 신호(D2<1:n>)의 로직 값을 감소시켜 상기 제 2 지연 회로(120)의 지연 시간을 감소시킬 수 있다.
상기 지연 제어 회로(132)는 상기 위상 감지 신호(PD)에 기초하여 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)를 생성할 수 있다. 상기 지연 제어 회로(132)는 초기 상태에서 디폴트 값을 갖는 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)를 출력할 수 있다. 상기 제 1 및 제 2 지연 회로(110, 120)는 상기 디폴트 값을 갖는 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)에 기초하여 기준 지연 시간만큼 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 각각 지연시킬 수 있다. 상기 지연 제어 회로(132)는 상기 위상 감지 신호(PD)에 기초하여 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 위상 차이가 상기 타겟 값에 대응될 때까지 상기 제 2 지연 제어 신호(D2<1:n>)의 로직 값을 변화시킬 수 있다. 상기 지연 제어 회로(132)는 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 위상 차이가 상기 타겟 값에 대응된 후, 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)의 로직 값을 동일한 값만큼 감소시킬 수 있다.
도 2는 도 1에 도시된 제 1 지연 회로(110) 및 제 2 지연 회로(120)의 구성을 보여주는 도면이다. 도 2를 참조하면, 상기 제 1 지연 회로(110)는 제 1 지연기(211), 제 1 드라이버 그룹(221), 제 2 드라이버 그룹(222) 및 제 1 출력 인버터(231)를 포함할 수 있다. 상기 제 1 지연기(211)는 상기 제 1 지연 회로(110)가 가질 수 있는 최대 지연 시간에 대응하는 지연량을 가질 수 있다. 상기 제 1 지연 회로(110)는 상기 제 1 지연 제어 신호(D1<1:n>)에 기초하여 상기 제 1 및 제 2 드라이버 그룹(221, 222)의 가중치를 변화시켜 상기 제 1 입력 신호(IN1)가 지연되는 시간을 변화시킬 수 있다. 상기 제 1 및 제 2 드라이버 그룹(221, 222)은 상기 제 1 지연 제어 신호(D1<1:n>)를 각각 수신할 수 있다.
상기 제 1 드라이버 그룹(221)은 상기 제 1 입력 신호(IN1)를 수신할 수 있다. 상기 제 1 드라이버 그룹(221)은 상기 제 1 지연 제어 신호(D1<1:n>)에 기초하여 상기 제 1 입력 신호(IN1)를 가변 구동력으로 반전 구동할 수 있다. 상기 제 1 드라이버 그룹(221)의 구동력은 상기 제 1 지연 제어 신호의 반전 신호(D1B<1:n>)에 기초하여 변화될 수 있다. 상기 제 1 드라이버 그룹(221)은 상기 제 1 지연 제어 신호(D1<1:n>)의 비트에 대응되는 개수의 인버터를 포함할 수 있다. 즉, 상기 제 1 드라이버 그룹(221)은 n개의 인버터를 포함할 수 있다. 상기 인버터들은 상기 제 1 지연 제어 신호(D1<1:n>) 중 하나의 비트를 각각 수신할 수 있다. 예를 들어, 상기 제 1 지연 제어 신호(D1<1:n>)의 비트 중 로직 로우 레벨을 갖는 비트의 개수가 많을수록 상기 제 1 드라이버 그룹(221)의 구동력은 증가되고 상기 제 1 지연 회로(110)의 지연 시간이 짧아질 수 있다.
상기 제 2 드라이버 그룹(222)은 상기 제 1 지연기(211)의 출력을 수신할 수 있다. 상기 제 2 드라이버 그룹(222)은 상기 제 1 지연 제어 신호(D1<1:n>)에 기초하여 상기 제 1 지연기(211)의 출력을 가변 구동력으로 반전 구동할 수 있다. 상기 제 2 드라이버 그룹(222)의 구동력은 상기 제 1 지연 제어 신호(D1<1:n>)에 기초하여 변화될 수 있다. 상기 제 2 드라이버 그룹(222)은 상기 제 1 지연 제어 신호(D1<1:n>)의 비트에 대응되는 개수의 인버터를 포함할 수 있다. 상기 인버터들은 상기 제 1 지연 제어 신호(D1<1:n>) 중 하나의 비트를 각각 수신할 수 있다. 예를 들어, 상기 제 1 지연 제어 신호(D1<1:n>)의 비트 중 로직 하이 레벨을 갖는 비트의 개수가 많을수록 상기 제 2 드라이버 그룹(222)의 구동력은 증가되고 상기 제 1 지연 회로(110)의 지연 시간이 길어질 수 있다.
상기 제 1 출력 인버터(231)는 상기 제 1 및 제 2 드라이버 그룹(221, 222)과 공통 연결되고 상기 제 1 및 제 2 드라이버 그룹(221, 222)의 출력을 수신할 수 있다. 상기 제 1 출력 인버터(231)는 상기 제 1 및 제 2 드라이버 그룹(221, 222)의 출력을 반전 구동하여 상기 제 1 출력 신호(OUT1)를 생성할 수 있다. 상기 제 1 출력 인버터(231)는 상기 제 1 지연 제어 신호(D1<1:n>)에 기초하여 결정되는 가중치에 따라 생성된 상기 제 1 및 제 2 드라이버 그룹(221, 222)의 출력의 위상을 혼합하여 상기 제 1 출력 신호(OUT1)를 생성할 수 있다.
상기 제 2 지연 회로(120)는 제 2 지연기(212), 제 3 드라이버 그룹(223), 제 4 드라이버 그룹(224) 및 제 2 출력 인버터(232)를 포함할 수 있다. 상기 제 2 지연기(212)는 상기 제 2 지연 회로(120)가 가질 수 있는 최대 지연 시간에 대응하는 지연량을 가질 수 있다. 상기 제 2 지연기(212)의 지연량은 상기 제 1 지연기(211)의 지연량과 실질적으로 동일할 수 있다. 상기 제 2 지연 회로(120)는 상기 제 2 지연 제어 신호(D2<1:n>)에 기초하여 상기 제 3 및 제 4 드라이버 그룹(223, 224)의 가중치를 변화시켜 상기 제 2 입력 신호(IN2)가 지연되는 시간을 변화시킬 수 있다. 상기 제 3 및 제 4 드라이버 그룹(223, 224)은 상기 제 2 지연 제어 신호(D2<1:n>)를 각각 수신할 수 있다.
상기 제 3 드라이버 그룹(223)은 상기 제 2 입력 신호(IN2)를 수신할 수 있다. 상기 제 3 드라이버 그룹(223)은 상기 제 2 지연 제어 신호(D2<1:n>)에 기초하여 상기 제 2 입력 신호(IN2)를 가변 구동력으로 반전 구동할 수 있다. 상기 제 3 드라이버 그룹(223)의 구동력은 상기 제 2 지연 제어 신호의 반전 신호(D2B<1:n>)에 기초하여 변화될 수 있다. 상기 제 3 드라이버 그룹(223)은 상기 제 2 지연 제어 신호(D2<1:n>)의 비트에 대응되는 개수의 인버터를 포함할 수 있다. 상기 인버터들은 상기 제 2 지연 제어 신호(D2<1:n>) 중 하나의 비트를 각각 수신할 수 있다. 예를 들어, 상기 제 2 지연 제어 신호(D2<1:n>)의 비트 중 로직 로우 레벨을 갖는 비트의 개수가 많을수록 상기 제 3 드라이버 그룹(223)의 구동력은 증가되고 상기 제 2 지연 회로(120)의 지연 시간이 짧아질 수 있다.
상기 제 4 드라이버 그룹(224)은 상기 제 2 지연기(212)의 출력을 수신할 수 있다. 상기 제 4 드라이버 그룹(224)은 상기 제 2 지연 제어 신호(D2<1:n>)에 기초하여 상기 제 2 지연기(212)의 출력을 가변 구동력으로 반전 구동할 수 있다. 상기 제 4 드라이버 그룹(224)의 구동력은 상기 제 2 지연 제어 신호(D2<1:n>)에 기초하여 변화될 수 있다. 상기 제 4 드라이버 그룹(224)은 상기 제 2 지연 제어 신호(D2<1:n>)의 비트에 대응되는 개수의 인버터를 포함할 수 있다. 상기 인버터들은 상기 제 2 지연 제어 신호(D2<1:n>) 중 하나의 비트를 각각 수신할 수 있다. 예를 들어, 상기 제 2 지연 제어 신호(D2<1:n>)의 비트 중 로직 하이 레벨을 갖는 비트의 개수가 많을수록 상기 제 4 드라이버 그룹(224)의 구동력은 증가되고 상기 제 2 지연 회로(120)의 지연 시간이 길어질 수 있다.
상기 제 2 출력 인버터(232)는 상기 제 3 및 제 4 드라이버 그룹(223, 224)과 공통 연결되고 상기 제 3 및 제 4 드라이버 그룹(223, 224)의 출력을 수신할 수 있다. 상기 제 2 출력 인버터(232)는 상기 제 3 및 제 4 드라이버 그룹(223, 224)의 출력을 반전 구동하여 상기 제 2 출력 신호(OUT2)를 생성할 수 있다. 상기 제 2 출력 인버터(232)는 상기 제 2 지연 제어 신호(D2<1:n>)의 로직 값에 기초하여 결정되는 가중치에 따라 생성된 상기 제 3 및 제 4 드라이버 그룹(223, 224)의 출력의 위상을 혼합하여 상기 제 2 출력 신호(OUT2)를 생성할 수 있다.
도 3은 도 1에 도시된 지연 제어 회로(132)의 구성을 보여주는 도면이다. 도 3을 참조하면, 상기 지연 제어 회로(132)는 제 1 위상 락킹 감지기(310), 제 2 위상 락킹 감지기(320) 및 지연 제어 신호 생성 회로(330)를 포함할 수 있다. 상기 제 1 위상 락킹 감지기(310)는 상기 위상 감지 신호(PD)에 기초하여 제 1 위상 락킹 신호(PL1)를 생성할 수 있다. 상기 제 1 위상 락킹 감지기(310)는 상기 위상 감지 신호(PD)의 로직 레벨 변화를 감지하여 상기 제 1 위상 락킹 신호(PL1)를 인에이블시킬 수 있다. 상기 제 1 위상 락킹 감지기(310)는 이전에 수신된 위상 감지 신호(PD)가 제 1 로직 레벨이고 현재 수신된 위상 감지 신호(PD)가 제 2 로직 레벨일 때, 상기 제 1 위상 락킹 신호(PL1)를 인에이블시킬 수 있다. 예를 들어, 상기 제 1 로직 레벨을 갖는 상기 위상 감지 신호(PD)는 상기 제 2 지연 제어 신호(D2<1:n>)의 로직 값을 증가시키고 상기 제 2 지연 회로(120)의 지연 시간을 증가시킬 수 있다. 상기 제 2 로직 레벨을 갖는 상기 위상 감지 신호(PD)는 상기 제 2 지연 제어 신호(D2<1:n>)의 로직 값을 감소시키고 상기 제 2 지연 회로(120)의 지연 시간을 감소시킬 수 있다.
상기 제 1 위상 락킹 감지기(310)는 제 1 플립플롭(311) 및 제 2 플립플롭(312)을 포함할 수 있다. 상기 제 1 플립플롭(311)의 입력 단자(D)는 전원 전압(VDD)을 수신하고, 상기 제 1 플립플롭(311)의 클럭 단자는 상기 위상 감지 신호(PD)를 수신할 수 있다. 상기 전원 전압(VDD)은 로직 하이 레벨로 판단될 수 있는 전압 레벨을 가질 수 있다. 상기 제 2 플립플롭(312)의 입력 단자(D)는 상기 제 1 플립플롭(311)의 출력 단자(Q)와 연결되고, 상기 제 1 플립플롭(311)으로부터 출력되는 신호를 수신할 수 있다. 상기 제 2 플립플롭(312)의 클럭 단자는 상기 위상 감지 신호(PD)의 반전 신호를 수신하고, 상기 제 2 플립플롭(312)의 출력 단자(Q)로부터 상기 제 1 위상 락킹 신호(PL1)가 출력될 수 있다. 상기 제 1 및 제 2 플립플롭(311, 312)은 이전에 수신된 위상 감지 신호(PD)가 로직 하이 레벨을 갖고, 현재 수신된 위상 감지 신호(PD)가 로직 로우 레벨을 가질 때, 상기 전원 전압(VDD)을 상기 제 1 위상 락킹 신호(PL1)로 출력하여 상기 제 1 위상 락킹 신호(PL1)를 로직 하이 레벨로 인에이블시킬 수 있다.
상기 제 2 위상 락킹 감지기(320)는 상기 제 1 지연 제어 신호(D1<1:n>) 및 상기 제 2 지연 제어 신호(D2<1:n>)에 기초하여 제 2 위상 락킹 신호(PL2)를 생성할 수 있다. 상기 제 2 위상 락킹 감지기(320)는 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)의 적어도 일부 비트에 기초하여 상기 제 2 위상 락킹 신호(PL2)를 생성할 수 있다. 예를 들어, 상기 제 2 위상 락킹 감지기(320)는 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)의 최하위 비트를 수신하고 상기 최하위 비트의 로직 레벨을 감지하여 상기 제 2 위상 락킹 신호(PL2)를 인에이블시킬 수 있다. 상기 제 2 위상 락킹 감지기(320)는 상기 제 1 지연 제어 신호(D1<1:n>)의 최하위 비트 및 상기 제 2 지연 제어 신호(D2<1:n>)의 최하위 비트 중 어느 하나라도 로직 로우 레벨이 되었을 때, 상기 제 2 위상 락킹 신호(PL2)를 인에이블시킬 수 있다. 상기 제 1 지연 회로(110)는 상기 제 1 지연 제어 신호(D1<1:n>)의 비트 중 로직 로우 레벨을 갖는 비트의 개수가 증가할 수록 짧은 지연 시간을 가질 수 있으므로, 상기 제 1 지연 제어 신호(D1<1:n>)의 최하위 비트가 로직 로우 레벨을 가지면, 상기 제 1 지연 제어 신호(D1<1:n>)가 최소 값을 갖고 상기 제 2 위상 락킹 감지기(320)는 상기 제 1 지연 회로(110)의 지연 시간이 최소로 설정되었음을 감지할 수 있다. 마찬가지로, 상기 제 2 지연 회로(120)는 상기 제 2 지연 제어 신호(D2<1:n>)의 비트 중 로직 로우 레벨을 갖는 비트의 개수가 증가할 수록 짧은 지연 시간을 가질 수 있으므로, 상기 제 2 지연 제어 신호(D2<1:n>)의 최하위 비트가 로직 로우 레벨을 가지면, 상기 제 2 지연 제어 신호(D2<1:n>)가 최소 값을 갖고 상기 제 2 위상 락킹 감지기(PL2)는 상기 제 2 지연 회로(120)의 지연 시간이 최소로 설정되었음을 감지할 수 있다. 따라서, 상기 제 2 위상 락킹 감지기(320)는 상기 제 1 및 제 2 지연 회로(110, 120) 중 어느 하나라도 최소 지연 시간을 가질 때, 상기 제 2 위상 락킹 신호(PL2)를 인에이블시킬 수 있다.
상기 제 2 위상 락킹 감지기(320)는 낸드 게이트(321)를 포함할 수 있다. 상기 낸드 게이트(321)는 상기 제 1 지연 제어 신호(D1<1:n>)의 최하위 비트 및 상기 제 2 지연 제어 신호(D2<1:n>)의 최하위 비트를 수신하여 상기 제 2 위상 락킹 신호(PL2)를 출력할 수 있다. 상기 낸드 게이트(321)는 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)의 최하위 비트 중 어느 하나가 로직 로우 레벨로 천이하면 상기 제 2 위상 락킹 신호(PL2)를 로직 하이 레벨로 인에이블시킬 수 있다.
상기 지연 제어 신호 생성 회로(330)는 상기 위상 감지 신호(PD), 상기 제 1 위상 락킹 신호(PL1) 및 상기 제 2 위상 락킹 신호(PL2)를 수신하여 상기 제 1 지연 제어 신호(D1<1:n>) 및 상기 제 2 지연 제어 신호(D2<1:n>)를 생성할 수 있다. 상기 지연 제어 신호 생성 회로(330)는 초기 상태에서 디폴트 값을 갖는 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)를 출력할 수 있다. 상기 디폴트 값은 상기 지연 제어 신호 생성 회로(330)에 저장되어 있을 수 있다. 상기 지연 제어 신호 생성 회로(330)는 상기 제 1 위상 락킹 신호(PL1)가 인에이블될 때까지 상기 위상 감지 신호(PD)에 기초하여 상기 제 2 지연 제어 신호(D2<1:n>)의 로직 값을 변화시킬 수 있다. 예를 들어, 상기 지연 제어 신호 생성 회로(330)는 상기 위상 감지 신호(PD)가 로직 하이 레벨일 때 상기 제 2 지연 제어 신호(D2<1:n>)의 로직 값을 증가시킬 수 있다. 상기 지연 제어 신호 생성 회로(330)는 상기 위상 감지 신호가 로직 로우 레벨일 때 상기 제 2 지연 제어 신호(D2<1:n>)의 로직 값을 감소시킬 수 있다. 상기 제 1 위상 락킹 신호(PL1)가 인에이블되면, 상기 지연 제어 신호 생성 회로(330)는 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)의 로직 값을 변화시킬 수 있다. 예를 들어, 상기 지연 제어 신호 생성 회로(330)는 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)의 로직 값을 순차적으로 감소시킬 수 있다. 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)의 로직 값은 써모미터 코드(thermometer code)와 같이 증가되거나 감소될 수 있다. 예를 들어, 상기 지연 제어 신호 생성 회로(330)는 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>) 중 로직 하이 레벨을 갖는 상위 비트부터 로직 로우 레벨로 순차적으로 변화시킴으로써, 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)의 로직 값을 순차적으로 감소시킬 수 있다. 상기 지연 제어 신호 생성 회로(330)는 상기 제 2 위상 락킹 신호(PL2)가 인에이블될 때까지 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)의 로직 값을 감소시킬 수 있다. 상기 지연 제어 신호 생성 회로(330)는 상기 제 2 위상 락킹 신호(PL2)가 인에이블되면 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)의 로직 값을 유지시킬 수 있다. 예를 들어, 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)가 각각 4비트 신호이고, 상기 제 1 지연 제어 신호(D1<1:n>)가 0011의 로직 값을 갖고, 상기 제 2 지연 제어 신호(D2<1:n>)가 0111의 로직 값을 가진다고 가정하자. 상기 지연 제어 신호 생성 회로(330)는 먼저 상기 제 1 지연 제어 신호(D1<1:n>)의 제 3 비트와 상기 제 2 지연 제어 신호(D2<1:n>)의 제 2 비트를 로직 로우 레벨로 변화시킬 수 있다. 따라서, 상기 제 1 지연 제어 신호(D1<1:n>)는 0001의 로직 값을 갖고, 상기 제 2 지연 제어 신호(D2<1:n>)는 0011의 로직 값을 가질 수 있다. 다음으로, 상기 지연 제어 신호 생성 회로(330)는 상기 제 1 지연 제어 신호(D1<1:n>)의 최하위 비트와 상기 제 2 지연 제어 신호(D2<1:n>)의 제 3 비트를 로직 로우 레벨로 변화시킬 수 있다. 따라서, 상기 제 1 지연 제어 신호(D1<1:n>)는 0000의 로직 값을 갖고 상기 제 2 지연 제어 신호(D2<1:n>)는 0001의 로직 값을 가질 수 있다. 상기 제 1 지연 제어 신호(D1<1:n>)의 최하위 비트가 로직 로우 레벨로 천이하면 상기 제 2 위상 락킹 신호(PL2)가 인에이블될 수 있고, 상기 지연 제어 신호 생성 회로(330)는 더 이상 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)의 로직 값을 감소시키지 않을 수 있다. 따라서, 상기 제 1 지연 제어 신호(D1<1:n>)는 0000으로 설정되고, 상기 제 2 지연 제어 신호(D2<1:n>)는 0001로 설정될 수 있다. 상기 지연 제어 신호 생성 회로(330)는 위와 같은 동작을 수행할 수 있도록 구성된 어떠한 로직 회로라도 포함할 수 있다.
도 4는 본 발명의 실시예에 따른 신호 생성 회로의 동작을 보여주는 도면이다. 도 4의 막대 그래프는 상기 제 1 지연 제어 신호(D1<1:n>)에 기초하여 설정되는 상기 제 1 지연 회로(110)의 지연 시간과 상기 제 2 지연 제어 신호(D2<1:n>)에 기초하여 설정되는 제 2 지연 회로(120)의 지연 시간을 보여준다. 도 1 내지 도 4를 참조하여 본 발명의 실시예에 따른 신호 생성 회로(100)의 동작을 설명하면 다음과 같다. A와 같이, 초기 상태에서 상기 지연 제어 신호 생성 회로(330)는 디폴트 값을 갖는 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)를 출력하고, 상기 제 1 및 제 2 지연 회로(110, 120)의 지연 시간은 기준 지연 시간으로 설정될 수 있다. 상기 기준 지연 시간은 제 1 시간(T1)일 수 있다. 상기 위상 감지기(131)는 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 위상을 감지하여 상기 위상 감지 신호(PD)를 생성할 수 있다. 예를 들어, 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 위상 차이가 타겟 값보다 클 때, 상기 위상 감지기(131)는 로직 로우 레벨을 갖는 위상 감지 신호(PD)를 생성하고, 상기 지연 제어 신호 생성 회로(330)는 상기 위상 감지 신호(PD)에 기초하여 상기 제 2 지연 제어 신호(D2<1:n>)의 로직 값을 감소시킬 수 있다. 상기 제 2 지연 제어 신호(D2<1:n>)의 로직 값에 따라 상기 제 2 지연 회로(120)의 지연 시간이 계속 감소되면, 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 위상 차이는 타겟 값으로 근접할 수 있다. 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 위상 차이가 타겟 값 근처에서 상기 타겟 값보다 작아지면 상기 위상 감지기(131)는 로직 하이 레벨을 갖는 위상 감지 신호(PD)를 생성할 수 있다. 상기 지연 제어 신호 생성 회로(330)는 상기 제 2 지연 제어 신호(D2<1:n>)의 로직 값을 증가시킬 수 있고, 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 위상 차이는 타겟 값 근처에서 상기 타겟 값보다 커질 수 있다. 상기 위상 감지 신호(131)는 로직 로우 레벨을 갖는 위상 감지 신호(PD)를 생성하고, 상기 제 1 위상 락킹 감지기(310)는 상기 위상 감지 신호(PD)가 로직 하이 레벨에서 로직 로우 레벨로 천이하는 것을 감지하여 상기 제 1 위상 락킹 신호(PL1)를 인에이블시킬 수 있다. B와 같이, 상기 제 2 지연 회로(120)의 지연 시간은 상기 제 1 시간(T1)보다 짧은 가변 지연 시간으로 설정될 수 있다. 상기 가변 지연 시간은 제 2 시간(T2)일 수 있다. 따라서, 상기 제 1 지연 회로(110)의 지연 시간과 상기 제 2 지연 회로(120)의 지연 시간 사이의 차이는 상기 제 1 시간에서 상기 제 2 시간을 뺀 시간(T1-T2)에 대응할 수 있다. 상기 지연 제어 신호 생성 회로(330)는 상기 제 1 위상 락킹 신호(PL1)가 인에이블되면, 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)의 로직 값을 순차적으로 감소시킬 수 있다. 상기 제 1 및 제 2 시간(T1, T2) 중에서 상기 제 2 시간(T2)이 더 짧은 시간이므로, 상기 지연 제어 신호 생성 회로(330)는 상기 제 2 지연 제어 신호(D2<1:n>)에 대응하는 로직 값만큼 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>)의 로직 값을 감소시킬 수 있다. 즉, 상기 지연 제어 신호 생성 회로(330)는 제 2 지연 제어 신호(D2<1:n>) 중 로직 하이 레벨을 갖는 비트의 개수만큼 상기 제 1 및 제 2 지연 제어 신호(D1<1:n>, D2<1:n>) 중 로직 하이 레벨을 갖는 비트를 로직 로우 레벨로 변화시킬 수 있다. 상기 제 2 지연 제어 신호(D2<1:n>)의 로직 값이 최소화되면, 상기 제 2 위상 락킹 감지기(320)는 상기 제 2 위상 락킹 신호(PL2)를 인에이블시킬 수 있다. 상기 제 2 위상 락킹 신호(PL2)가 인에이블되면, C와 같이 상기 제 1 지연 회로(110)의 지연 시간은 제 1 시간에서 제 2 시간을 뺀 시간(T1-T2)으로 설정될 수 있고, 상기 제 2 지연 회로(120)의 지연 시간은 실질적으로 0으로 설정될 수 있다. 따라서, 상기 신호 생성 회로(100)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 최소한의 시간만큼 지연시켜 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)를 생성할 수 있다. 상기 신호 생성 회로(100)는 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 듀티 비를 조절하면서 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)가 생성되는데 필요한 지연 시간을 최소화시킬 수 있다.
도 5는 본 발명의 실시예에 따른 신호 생성 회로(500)의 구성을 보여주는 도면이다. 도 1에 도시된 신호 생성 회로(100)는 2개의 입력 신호에 기초하여 생성된 2개의 출력 신호의 듀티 비 및/또는 위상을 조절하는 구성을 도시하는데 비해, 도 5에 도시된 신호 생성 회로(500)는 4개의 입력 신호에 기초하여 생성된 4개의 출력 신호의 듀티 비 및/또는 위상을 조절하는 구성을 도시한다. 신호 생성 회로로 입력되거나 신호 생성 회로로부터 출력되는 신호의 개수는 2개 또는 4개로 한정되지 않으며, 입력 신호 및 출력 신호의 개수는 각각 3개 또는 5개 이상일 수 있다. 도 5를 참조하면, 상기 신호 생성 회로(500)는 제 1 지연 회로(510), 제 2 지연 회로(520), 제 3 지연 회로(530), 제 4 지연 회로(540) 및 듀티 제어 회로(550)를 포함할 수 있다. 상기 제 1 지연 회로(510)는 제 1 입력 클럭 신호(ICLK1)를 수신하고, 상기 제 1 입력 클럭 신호(ICLK1)를 가변 지연시켜 제 1 위상 클럭 신호(OCLK1)를 생성할 수 있다. 상기 제 1 지연 회로(510)는 제 1 지연 제어 신호(D1<1:n>)에 기초하여 상기 제 1 입력 클럭 신호(ICLK1)를 가변 지연시켜 상기 제 1 위상 클럭 신호(OCLK1)를 생성할 수 있다. 상기 제 1 지연 회로(510)는 상기 제 1 입력 클럭 신호(ICLK1)를 제 1 가변 지연 시간만큼 지연시켜 상기 제 1 위상 클럭 신호(OCLK1)를 생성할 수 있다. 초기 상태에서 상기 제 1 지연 제어 신호(D1<1:n>)는 디폴트 값을 가질 수 있고, 상기 디폴트 값을 갖는 상기 제 1 지연 제어 신호(D1<1:n>)에 기초하여 상기 제 1 가변 지연 시간은 기준 지연 시간으로 설정될 수 있다. 상기 제 2 지연 회로(520)는 제 2 입력 클럭 신호(ICLK2)를 수신하고, 상기 제 2 입력 클럭 신호(ICLK2)를 가변 지연시켜 제 2 위상 클럭 신호(OCLK2)를 생성할 수 있다. 상기 제 2 지연 회로(520)는 제 2 지연 제어 신호(D2<1:n>)에 기초하여 상기 제 2 입력 클럭 신호(ICLK2)를 가변 지연시켜 상기 제 2 위상 클럭 신호(OCLK2)를 생성할 수 있다. 상기 제 2 지연 회로(520)는 상기 제 2 입력 클럭 신호(ICLK2)를 제 2 가변 지연 시간만큼 지연시켜 상기 제 2 위상 클럭 신호(OCLK2)를 생성할 수 있다. 초기 상태에서 상기 제 2 지연 제어 신호(D2<1:n>)는 상기 디폴트 값을 가질 수 있고, 상기 디폴트 값을 갖는 상기 제 2 지연 제어 신호(D2<1:n>)에 기초하여 상기 제 2 가변 지연 시간은 상기 기준 지연 시간으로 설정될 수 있다. 상기 제 3 지연 회로(530)는 제 3 입력 클럭 신호(ICLK3)를 수신하고, 상기 제 3 입력 클럭 신호(ICLK3)를 가변 지연시켜 제 3 위상 클럭 신호(OCLK3)를 생성할 수 있다. 상기 제 3 지연 회로(530)는 제 3 지연 제어 신호(D3<1:n>)에 기초하여 상기 제 3 입력 클럭 신호(ICLK3)를 가변 지연시켜 상기 제 3 위상 클럭 신호(OCLK3)를 생성할 수 있다. 상기 제 3 지연 회로(530)는 상기 제 3 입력 클럭 신호(ICLK3)를 제 3 가변 지연 시간만큼 지연시켜 상기 제 3 위상 클럭 신호(OCLK3)를 생성할 수 있다. 초기 상태에서 상기 제 3 지연 제어 신호(D3<1:n>)는 상기 디폴트 값을 가질 수 있고, 상기 디폴트 값을 갖는 상기 제 3 지연 제어 신호(D3<1:n>)에 기초하여 상기 제 2 가변 지연 시간은 상기 기준 지연 시간으로 설정될 수 있다. 상기 제 4 지연 회로(540)는 제 4 입력 클럭 신호(ICLK4)를 수신하고, 상기 제 4 입력 클럭 신호(ICLK4)를 가변 지연시켜 제 4 위상 클럭 신호(OCLK4)를 생성할 수 있다. 상기 제 4 지연 회로(540)는 제 4 지연 제어 신호(D4<1:n>)에 기초하여 상기 제 4 입력 클럭 신호(ICLK4)를 가변 지연시켜 상기 제 4 위상 클럭 신호(OCLK4)를 생성할 수 있다. 상기 제 4 지연 회로(540)는 상기 제 4 입력 클럭 신호(ICLK4)를 제 4 가변 지연 시간만큼 지연시켜 상기 제 4 위상 클럭 신호(OCLK4)를 생성할 수 있다. 초기 상태에서 상기 제 4 지연 제어 신호(D4<1:n>)는 상기 디폴트 값을 가질 수 있고, 상기 디폴트 값을 갖는 상기 제 4 지연 제어 신호(D4<1:n>)에 기초하여 상기 제 4 가변 지연 시간은 상기 기준 지연 시간으로 설정될 수 있다.
상기 제 1 내지 제 4 입력 클럭 신호(ICLK1, ICLK2, ICLK3, ICLK4)는 순차적으로 90도의 위상 차이를 가질 수 있다. 상기 제 1 입력 클럭 신호(ICLK1)는 상기 제 2 입력 클럭 신호(ICLK2)보다 90도 앞선 위상을 가질 수 있고, 상기 제 2 입력 클럭 신호(ICLK2)는 상기 제 3 입력 클럭 신호(ICLK3)보다 90도 앞선 위상을 가질 수 있으며, 상기 제 3 입력 클럭 신호(ICLK3)는 상기 제 4 입력 클럭 신호(ICLK4)보다 90도 앞선 위상을 가질 수 있고, 상기 제 4 입력 클럭 신호(ICLK4)는 상기 제 1 입력 클럭 신호(ICLK1)보다 90도 앞선 위상을 가질 수 있다. 이상적으로, 상기 제 1 내지 제 4 지연 회로(510, 520, 530, 540)의 지연 시간이 상기 기준 지연 시간으로 동일할 때, 상기 제 1 내지 제 4 위상 클럭 신호(OCLK1, OCLK2, OCLK3, OCLK4)는 순차적으로 90도의 위상을 가질 수 있다. 하지만, 제 1 내지 제 4 지연 회로(510, 520, 530, 540)들의 특성 및 공정 변동 또는 상기 제 1 내지 제 4 입력 클럭 신호(ICLK1, ICLK2, ICLK3, ICLK4)를 생성 또는 전송하는 또 다른 회로의 특성 및 공정 변동에 의해, 상기 제 1 내지 제 4 지연 회로(510, 520, 530, 540)의 지연 시간이 달라질 수 있고, 상기 제 1 내지 제 4 지연 회로(510, 520, 530, 540)로부터 출력되는 상기 제 1 내지 제 4 위상 클럭 신호(OCLK1, OCLK2, OCLK3, OCLK4)의 위상 차이 및 듀티 비가 변화될 수 있다. 상기 듀티 제어 회로(550)는 상기 제 1 내지 제 4 위상 클럭 신호(OCLK1, OCLK2, OCLK3, OCLK4)의 위상을 감지하여 상기 제 1 내지 제 4 가변 지연 시간을 개별적으로 제어하여 위상 및/또는 듀티 변화를 보상할 수 있다. 상기 제 1 내지 제 4 지연 회로(510, 520, 530, 540)는 입력되는 신호와 출력되는 신호가 다른 것을 제외하고 각각 도 2에 도시된 제 1 및 제 2 지연 회로(110, 120) 중 하나와 동일한 구조를 가질 수 있다.
상기 듀티 제어 회로(550)는 상기 제 1 내지 제 4 위상 클럭 신호(OCLK1, OCLK2, OCLK3, OCLK4)의 위상을 감지하여 상기 제 1 내지 제 4 지연 제어 신호(D1<1:n>, D2<1:n>, D3<1:n>, D4<1:n>)를 각각 생성할 수 있다. 상기 듀티 제어 회로(550)는 상기 제 1 내지 제 4 위상 클럭 신호(OCLK1, OCLK2, OCLK3, OCLK4)의 위상을 감지한 결과에 따라 상기 제 2 내지 제 4 가변 지연 시간을 개별적으로 조절할 수 있다. 상기 제 1 가변 지연 시간은 상기 기준 지연 시간으로 유지될 수 있다. 상기 듀티 제어 회로(550)는 상기 제 2 내지 제 4 가변 지연 시간이 조절된 후, 상기 제 1 내지 제 4 가변 지연 시간을 동일한 시간만큼 감소시킬 수 있다. 예를 들어, 상기 듀티 제어 회로(550)는 상기 제 1 내지 제 4 가변 지연 시간 중 가장 짧은 시간만큼 상기 제 1 내지 제 4 가변 지연 시간을 감소시킬 수 있다. 상기 듀티 제어 회로(550)는 상기 제 1 내지 제 4 위상 클럭 신호(OCLK1, OCLK2, OCLK3, OCLK4)의 위상을 감지하여 상기 제 2 내지 제 4 지연 제어 신호(D2<1:n>, D3<1:n>, D4<1:n>)의 로직 값을 개별적으로 변화시킬 수 있다. 상기 제 1 지연 제어 신호(D1<1:n>)는 상기 디폴트 값을 유지할 수 있다. 상기 듀티 제어 회로(550)는 상기 제 2 내지 제 4 지연 제어 신호(D2<1:n>, D3<1:n>, D4<1:n>)의 로직 값을 변화시킨 후, 상기 제 1 내지 제 4 지연 제어 신호(D1<1:n>, D2<1:n>, D3<1:n>, D4<1:n>)의 로직 값을 동일한 값만큼 감소시킬 수 있다. 예를 들어, 상기 듀티 제어 회로(550)는 상기 제 1 내지 제 4 지연 제어 신호(D1<1:n>, D2<1:n>, D3<1:n>, D4<1:n>) 중 가장 작은 로직 값을 갖는 지연 제어 신호의 로직 값만큼 상기 제 1 내지 제 4 지연 제어 신호(D1<1:n>, D2<1:n>, D3<1:n>, D4<1:n>)의 로직 값을 감소시킬 수 있다.
상기 듀티 제어 회로(550)는 위상 감지기(551) 및 지연 제어 회로(552)를 포함할 수 있다. 상기 위상 감지기(551)는 제 1 내지 제 4 위상 클럭 신호(OCLK1, OCLK2, OCLK3, OCLK4)의 위상을 감지하여 제 1 위상 감지 신호(PD1), 제 2 위상 감지 신호(PD2) 및 제 3 위상 감지 신호(PD3)를 생성할 수 있다. 상기 위상 감지기(551)는 4개의 입력 신호의 위상 차이를 감지할 수 있는 어떠한 공지의 위상 감지기 또는 듀티 감지기를 포함할 수 있다. 예를 들어, 상기 위상 감지기(551)는 상기 제 1 및 제 2 위상 클럭 신호(OCLK1, OCLK2)의 위상 차이가 제 1 타겟 값에 대응되는지 여부를 감지하여 상기 제 1 위상 감지 신호(PD1)를 생성할 수 있다. 상기 제 1 타겟 값은 상기 제 1 입력 클럭 신호(ICLK1)의 1/4 주기에 대응할 수 있다. 상기 위상 감지기(551)는 상기 제 1 및 제 3 위상 클럭 신호(OCLK1, OCLK3)의 위상 차이가 제 2 타겟 값에 대응되는지 여부를 감지하여 상기 제 2 위상 감지 신호(PD2)를 생성할 수 있다. 상기 제 2 타겟 값은 상기 제 1 입력 클럭 신호(ICLK1)의 1/2 주기에 대응할 수 있다. 상기 위상 감지기(551)는 상기 제 1 및 제 4 위상 클럭 신호(OCLK1, OCLK4)의 위상 차이가 제 3 타겟 값에 대응되는지 여부를 감지하여 상기 제 3 위상 감지 신호(PD3)를 생성할 수 있다. 상기 제 3 타겟 값은 상기 제 1 입력 클럭 신호(ICLK1)의 3/4 주기에 대응할 수 있다. 상기 위상 감지기(551)의 기능 및 동작을 예시적으로 설명하였으나, 이에 한정하려는 의도는 아니며, 서로 다른 방식으로 기능 및 동작하는 다양한 위상 감지기가 상기 위상 감지기(551)로 적용될 수 있다.
상기 지연 제어 회로(552)는 초기 상태에서 디폴트 값을 갖는 상기 제 1 내지 제 4 지연 제어 신호(D1<1:n>, D2<1:n>, D3<1:n>, D4<1:n>)를 생성할 수 있다. 상기 지연 제어 회로(552)는 상기 제 1 위상 감지 신호(PD1)에 기초하여 상기 제 2 지연 제어 신호(D2<1:n>)의 로직 값을 변화시켜 상기 제 2 가변 지연 시간을 변화시킬 수 있다. 상기 지연 제어 회로(552)는 상기 제 2 위상 감지 신호(PD2)에 기초하여 상기 제 3 지연 제어 신호(D3<1:n>)의 로직 값을 변화시켜 상기 제 3 가변 지연 시간을 변화시킬 수 있다. 상기 지연 제어 회로(552)는 상기 제 3 위상 감지 신호(PD3)에 기초하여 상기 제 4 지연 제어 신호(D4<1:n>)의 로직 값을 변화시켜 상기 제 4 가변 지연 시간을 변화시킬 수 있다. 상기 제 2 내지 제 4 지연 제어 신호(D2<1:n>, D3<1:n>, D4<1:n>)의 로직 값이 변화되어 상기 제 2 내지 제 4 가변 지연 시간이 변화된 후, 상기 지연 제어 회로(552)는 상기 제 1 내지 제 4 지연 제어 신호(D1<1:n>, D2<1:n>, D3<1:n>, D4<1:n>)의 로직 값을 동일한 값만큼 감소시켜 상기 제 1 내지 제 4 가변 지연 시간을 동일한 시간만큼 감소시킬 수 있다.
도 6은 도 5에 도시된 지연 제어 회로(552)의 구성을 보여주는 도면이다. 도 6을 참조하면, 상기 지연 제어 회로(552)는 제 1 위상 락킹 감지기(610), 제 2 위상 락킹 감지기(620) 및 지연 제어 신호 생성 회로(630)를 포함할 수 있다. 상기 제 1 위상 락킹 감지기(610)는 상기 제 1 내지 제 3 위상 감지 신호(PD1, PD2, PD3)를 수신하고, 상기 제 1 내지 제 3 위상 감지 신호(PD1, PD2, PD3)에 기초하여 제 1 위상 락킹 신호(PL1)를 생성할 수 있다. 상기 제 1 위상 락킹 감지기(610)는 3개의 위상 감지 신호를 수신하도록 구성되기 때문에, 도 3에 도시된 제 1 위상 락킹 감지기(310)에 추가적인 구성을 더 구비할 수 있다. 상기 제 1 위상 락킹 감지기(610)는 제 1 플립플롭(611), 제 2 플립플롭(612), 제 3 플립플롭(613), 제 4 플립플롭(614), 제 5 플립플롭(615), 제 6 플립플롭(616) 및 제 1 게이팅 회로(617)를 포함할 수 있다. 상기 제 1 및 제 2 플립플롭(611, 612)은 상기 제 1 위상 감지 신호(PD1)에 기초하여 제 1 락킹 신호(LOCK1)를 생성하기 위한 제 1 락킹 감지기일 수 있다. 상기 제 1 플립플롭(611)의 입력 단자(D)는 전원 전압(VDD)을 수신하고, 상기 제 1 플립플롭(611)의 클럭 단자는 상기 제 1 위상 감지 신호(PD1)를 수신할 수 있다. 상기 제 2 플립플롭(612)의 입력 단자(D)는 상기 제 1 플립플롭(611)의 출력 단자(Q)와 연결되고, 상기 제 1 플립플롭(611)으로부터 출력되는 신호를 수신할 수 있다. 상기 제 2 플립플롭(612)의 클럭 단자는 상기 제 1 위상 감지 신호(PD1)의 반전 신호를 수신하고, 상기 제 2 플립플롭(612)의 출력 단자(Q)로부터 상기 제 1 락킹 신호(LOCK1)가 출력될 수 있다. 상기 제 1 및 제 2 플립플롭(611, 612)은 이전에 수신된 제 1 위상 감지 신호(PD1)가 로직 하이 레벨을 갖고, 현재 수신된 제 1 위상 감지 신호(PD2)가 로직 로우 레벨을 가질 때, 상기 전원 전압(VDD)을 상기 제 1 락킹 신호(LOCK1)로 출력하여 상기 제 1 락킹 신호(LOCK1)를 로직 하이 레벨로 인에이블시킬 수 있다.
상기 제 3 및 제 4 플립플롭(613, 614)은 상기 제 2 위상 감지 신호(PD2)에 기초하여 제 2 락킹 신호(LOCK2)를 생성하기 위한 제 2 락킹 감지기일 수 있다. 상기 제 3 플립플롭(613)의 입력 단자(D)는 상기 전원 전압(VDD)을 수신하고, 상기 제 3 플립플롭(613)의 클럭 단자는 상기 제 2 위상 감지 신호(PD2)를 수신할 수 있다. 상기 제 4 플립플롭(614)의 입력 단자(D)는 상기 제 3 플립플롭(613)의 출력 단자(Q)와 연결되고, 상기 제 3 플립플롭(613)으로부터 출력되는 신호를 수신할 수 있다. 상기 제 4 플립플롭(614)의 클럭 단자는 상기 제 2 위상 감지 신호(PD2)의 반전 신호를 수신하고, 상기 제 4 플립플롭(614)의 출력 단자(Q)로부터 상기 제 2 락킹 신호(LOCK2)가 출력될 수 있다. 상기 제 3 및 제 4 플립플롭(613, 614)은 이전에 수신된 제 2 위상 감지 신호(PD2)가 로직 하이 레벨을 갖고, 현재 수신된 제 2 위상 감지 신호(PD2)가 로직 로우 레벨을 가질 때, 상기 전원 전압(VDD)을 상기 제 2 락킹 신호(LOCK2)로 출력하여 상기 제 2 락킹 신호(LOCK2)를 로직 하이 레벨로 인에이블시킬 수 있다.
상기 제 5 및 제 6 플립플롭(615, 616)은 상기 제 3 위상 감지 신호(PD3)에 기초하여 제 3 락킹 신호(LOCK3)를 생성하기 위한 제 3 락킹 감지기일 수 있다. 상기 제 5 플립플롭(615)의 입력 단자(D)는 상기 전원 전압(VDD)을 수신하고, 상기 제 5 플립플롭(615)의 클럭 단자는 상기 제 3 위상 감지 신호(PD3)를 수신할 수 있다. 상기 제 6 플립플롭(616)의 입력 단자(D)는 상기 제 5 플립플롭(615)의 출력 단자와 연결되고, 상기 제 5 플립플롭(615)으로부터 출력되는 신호를 수신할 수 있다. 상기 제 6 플립플롭(616)의 클럭 단자는 상기 제 3 위상 감지 신호(PD3)의 반전 신호를 수신하고, 상기 제 6 플립플롭(616)의 출력 단자로부터 상기 제 3 락킹 신호(LOCK3)가 출력될 수 있다. 상기 제 5 및 제 6 플립플롭(615, 616)은 이전에 수신된 제 3 위상 감지 신호(PD3)가 로직 하이 레벨을 갖고, 현재 수신된 제 3 위상 감지 신호(PD3)가 로직 로우 레벨을 가질 때, 상기 전원 전압(VDD)을 상기 제 3 락킹 신호(LOCK3)로 출력하여 상기 제 3 락킹 신호(LOCK3)를 로직 하이 레벨로 인에이블시킬 수 있다.
상기 제 1 게이팅 회로(617)는 상기 제 1 내지 제 3 락킹 신호(LOCK1, LOCK2, LOCK3)를 수신하여 상기 제 1 위상 락킹 신호(PL1)를 출력할 수 있다. 상기 제 1 게이팅 회로(617)는 상기 제 1 내지 제 3 락킹 신호(LOCK1, LOCK2, LOCK3)가 모두 인에이블되었을 때 상기 제 1 위상 락킹 신호(PL1)를 인에이블시킬 수 있다. 상기 제 1 게이팅 회로(617)는 앤드 게이트를 포함할 수 있다. 상기 제 1 게이팅 회로(617)는 상기 제 1 내지 제 3 락킹 신호(LOCK1, LOCK2, LOCK3)가 모두 로직 하이 레벨로 인에이블되었을 때, 로직 하이 레벨로 인에이블되는 상기 제 1 위상 락킹 신호(PL1)를 출력할 수 있다.
상기 제 2 위상 락킹 감지기(620)는 상기 제 1 지연 제어 신호(D1<1:n>), 상기 제 2 지연 제어 신호(D2<1:n>), 상기 제 3 지연 제어 신호(D3<1:n>) 및 상기 제 4 지연 제어 신호(D4<1:n>)에 기초하여 제 2 위상 락킹 신호(PL2)를 생성할 수 있다. 상기 제 2 위상 락킹 감지기(620)는 상기 제 1 내지 제 4 지연 제어 신호(D1<1:n>, D2<1:n>, D3<1:n>, D4<1:n>)의 적어도 일부 비트에 기초하여 상기 제 2 위상 락킹 신호(PL2)를 생성할 수 있다. 예를 들어, 상기 제 2 위상 락킹 감지기(620)는 상기 제 1 내지 제 4 지연 제어 신호(D1<1:n>, D2<1:n>, D3<1:n>, D4<1:n>)의 최하위 비트를 수신하고 상기 최하위 비트의 로직 레벨을 감지하여 상기 제 2 위상 락킹 신호(PL2)를 인에이블시킬 수 있다. 상기 제 2 위상 락킹 감지기(620)는 상기 제 1 지연 제어 신호(D1<1:n>)의 최하위 비트, 상기 제 2 지연 제어 신호(D2<1:n>)의 최하위 비트, 상기 제 3 지연 제어 신호(D3<1:n>)의 최하위 비트 및 상기 제 4 지연 제어 신호(D4<1:n>)의 최하위 비트 중 어느 하나라도 로직 로우 레벨이 되었을 때, 상기 제 2 위상 락킹 신호(PL2)를 인에이블시킬 수 있다. 상기 제 2 위상 락킹 감지기(620)는 상기 제 1 내지 제 4 지연 회로(510, 520, 530, 540) 중 어느 하나라도 최소 지연 시간을 가질 때, 상기 제 2 위상 락킹 신호(PL2)를 인에이블시킬 수 있다. 상기 제 2 위상 락킹 감지기(620)는 낸드 게이트(631)를 포함할 수 있다. 상기 낸드 게이트(631)는 상기 제 1 지연 제어 신호(D1<1:n>)의 최하위 비트, 상기 제 2 지연 제어 신호(D2<1:n>)의 최하위 비트, 상기 제 3 지연 제어 신호(D3<1:n>)의 최하위 비트 및 상기 제 4 지연 제어 신호(D4<1:n>)의 최하위 비트를 수신하여 상기 제 2 위상 락킹 신호(PL2)를 출력할 수 있다. 상기 낸드 게이트(631)는 상기 제 1 내지 제 4 지연 제어 신호의 최하위 비트(D1<1:n>, D2<1:n>, D3<1:n>, D4<1:n>) 중 어느 하나라도 로직 로우 레벨로 천이하면 상기 제 2 위상 락킹 신호(PL2)를 로직 하이 레벨로 인에이블시킬 수 있다.
상기 지연 제어 신호 생성 회로(630)는 상기 제 1 위상 감지 신호(PD1), 상기 제 2 위상 감지 신호(PD2), 상기 제 3 위상 감지 신호(PD3), 상기 제 1 위상 락킹 신호(PL1) 및 상기 제 2 위상 락킹 신호(PL2)를 수신하여 상기 제 1 내지 상기 제 4 지연 제어 신호(D1<1:n>, D2<1:n>, D3<1:n>, D4<1:n>)를 생성할 수 있다. 상기 지연 제어 신호 생성 회로(630)는 초기 상태에서 디폴트 값을 갖는 상기 제 1 내지 제 4 지연 제어 신호(D1<1:n>, D2<1:n>, D3<1:n>, D4<1:n>)를 출력할 수 있다. 상기 지연 제어 신호 생성 회로(630)는 상기 제 1 위상 락킹 신호(PL1)가 인에이블될 때까지 상기 제 1 내지 제 3 위상 감지 신호(PD1, PD2, PD3)에 기초하여 상기 제 2 내지 제 4 지연 제어 신호(D2<1:n>, D3<1:n>, D4<1:n>)의 로직 값을 변화시킬 수 있다. 예를 들어, 상기 지연 제어 신호 생성 회로(630)는 상기 제 1 내지 제 3 위상 감지 신호(PD1, PD2, PD3)가 로직 하이 레벨일 때 상기 제 2 내지 제 4 지연 제어 신호(D2<1:n>, D3<1:n>, D4<1:n>)의 로직 값을 증가시킬 수 있다. 상기 지연 제어 신호 생성 회로(630)는 상기 제 1 내지 제 3 위상 감지 신호(PD1, PD2, PD3)가 로직 로우 레벨일 때 상기 제 2 내지 제 4 지연 제어 신호(D2<1:n>, D3<1:n>, D4<1:n>)의 로직 값을 감소시킬 수 있다. 상기 제 1 위상 락킹 신호(PL1)가 인에이블되면, 상기 지연 제어 신호 생성 회로(630)는 상기 제 1 내지 제 4 지연 제어 신호(D1<1:n>, D2<1:n>, D3<1:n>, D4<1:n>)의 로직 값을 변화시킬 수 있다. 예를 들어, 상기 지연 제어 신호 생성 회로(630)는 상기 제 1 내지 제 4 지연 제어 신호(D1<1:n>, D2<1:n>, D3<1:n>, D4<1:n>)의 로직 값을 순차적으로 감소시킬 수 있다. 상기 지연 제어 신호 생성 회로(630)는 상기 제 1 내지 제 4 지연 제어 신호(D1<1:n>, D2<1:n>, D3<1:n>, D4<1:n>) 중 로직 하이 레벨을 갖는 상위 비트부터 로직 로우 레벨로 순차적으로 변화시킬 수 있다. 상기 지연 제어 신호 생성 회로(630)는 상기 제 2 위상 락킹 신호(PL2)가 인에이블될 때까지 상기 제 1 내지 제 4 지연 제어 신호(D1<1:n>, D2<1:n>, D3<1:n>, D4<1:n>)의 로직 값을 감소시킬 수 있다. 상기 지연 제어 신호 생성 회로(630)는 상기 제 2 위상 락킹 신호(PL2)가 인에이블되면 상기 제 1 내지 제 4 지연 제어 신호(D1<1:n>, D2<1:n>, D3<1:n>, D4<1:n>)의 로직 값을 유지시킬 수 있다. 따라서, 상기 지연 제어 신호 생성 회로(630)는 상기 제 1 내지 제 4 지연 제어 신호(D1<1:n>, D2<1:n>, D3<1:n>, D4<1:n>) 중 가장 작은 로직 값만큼 상기 제 1 내지 제 4 지연 제어 신호(D1<1:n>, D2<1:n>, D3<1:n>, D4<1:n>)의 로직 값을 감소시켜, 상기 제 1 내지 제 4 가변 지연 시간을 최소 지연 시간으로 설정할 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 장치(700)의 구성을 보여주는 도면이다. 도 7을 참조하면, 상기 반도체 장치(700)는 클럭 수신기(710), 제 1 클럭 분주기(720), 제 1 듀티 보정 회로(730) 및 지연 고정 루프 회로(740)를 포함할 수 있다. 상기 클럭 수신기(710)는 상기 반도체 장치(700)의 외부로부터 전송된 시스템 클럭 신호(CLK)를 수신하여 입력 클럭 신호(INCLK)를 생성할 수 있다. 상기 시스템 클럭 신호(CLK)는 차동 신호로서 전송될 수도 있고, 싱글 엔디드 (single-ended) 신호로서 전송될 수도 있다. 상기 시스템 클럭 신호(CLK)가 차동 신호로서 전송될 때, 상기 클럭 수신기(710)는 상기 시스템 클럭 신호(CLK)와 상보 신호(CLKB)를 차동 증폭하여 상기 입력 클럭 신호(INCLK)를 생성할 수 있다. 상기 시스템 클럭 신호(CLK)가 싱글 엔디드 신호로서 전송될 때, 상기 클럭 수신기(710)는 상기 시스템 클럭 신호(CLK)와 기준 전압(VREF)을 차동 증폭하여 상기 입력 클럭 신호(INCLK)를 생성할 수 있다. 상기 기준 전압(VREF)은 상기 시스템 클럭 신호(CLK)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다.
상기 제 1 클럭 분주기(720)는 상기 입력 클럭 신호(INCLK)를 분주하여 제 1 분주 클럭 신호(CLK1) 및 제 2 분주 클럭 신호(CLK2)를 생성할 수 있다. 상기 제 1 클럭 분주기(720)는 상기 입력 클럭 신호(INCLK)의 주파수를 분주하여 상기 입력 클럭 신호(INCLK)보다 낮은 주파수를 갖는 상기 제 1 및 제 2 분주 클럭 신호(CLK1, CLK2)를 생성할 수 있다. 예를 들어, 상기 제 1 클럭 분주기(720)는 상기 입력 클럭 신호(INCLK)의 주파수를 1/2로 분주할 수 있고, 상기 제 1 및 제 2 분주 클럭 신호(CLK1, CLK2)의 주파수는 상기 입력 클럭 신호(INCLK)의 주파수의 1/2일 수 있다. 상기 제 1 분주 클럭 신호(CLK1)는 상기 제 2 분주 클럭 신호(CLK2)와 180도의 위상 차이를 가질 수 있다.
상기 제 1 듀티 보정 회로(730)는 상기 제 1 분주 클럭 신호(CLK1) 및 상기 제 2 분주 클럭 신호(CLK2)를 수신하고, 제 1 기준 클럭 신호(RCLK) 및 제 2 기준 클럭 신호(FCLK)를 생성할 수 있다. 상기 제 1 듀티 보정 회로(730)는 상기 제 1 분주 클럭 신호(CLK1) 및 제 2 분주 클럭 신호(CLK2)를 지연시켜 제 1 기준 클럭 신호(RCLK) 및 제 2 기준 클럭 신호(FCLK)를 생성할 수 있다. 상기 제 1 듀티 보정 회로(730)는 상기 제 1 및 제 2 기준 클럭 신호(RCLK, FCLK)의 위상을 비교하여 상기 제 2 분주 클럭 신호(CLK2)가 지연되는 시간을 조절할 수 있다. 상기 제 1 듀티 보정 회로(730)는 상기 제 2 분주 클럭 신호(CLK2)가 지연되는 시간을 조절한 후, 상기 제 1 및 제 2 분주 클럭 신호(CLK1, CLK2)가 지연되는 시간을 동일한 시간만큼 감소시킬 수 있다. 도 1에 도시된 신호 생성 회로(100)는 상기 제 1 듀티 보정 회로(730)로 적용될 수 있다. 상기 제 1 및 제 2 분주 클럭 신호(CLK1, CLK2)는 도 1의 제 1 및 제 2 입력 신호(IN1, IN2)에 대응될 수 있고, 상기 제 1 및 제 2 기준 클럭 신호(RCLK, FCLK)는 도 1의 제 1 및 제 2 출력 신호(OUT1, OUT2)에 대응될 수 있다. 상기 제 1 듀티 보정 회로(730)는 상기 상기 제 1 및 제 2 기준 클럭 신호(RCLK, FCLK)의 위상 및 듀티 비를 조절하는데 필요한 지연 시간을 최소화시킬 수 있다.
상기 지연 고정 루프 회로(740)는 상기 제 1 및 제 2 기준 클럭 신호(RCLK, FCLK)를 수신하고, 상기 제 1 및 제 2 기준 클럭 신호(RCLK, FCLK)에 대한 지연 고정 동작을 수행하여 적어도 하나의 출력 클럭 신호를 생성할 수 있다. 예를 들어, 상기 지연 고정 루프 회로(740)는 제 1 내지 제 4 출력 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)를 생성할 수 있다. 하지만, 상기 지연 고정 루프 회로(740)는 4개보다 적거나 많은 개수의 출력 클럭 신호를 생성하도록 수정될 수 있다. 상기 지연 고정 루프 회로(740)는 상기 제 1 기준 클럭 신호(RCLK) 및 피드백 클럭 신호(FBCLK)의 위상을 비교하여 상기 제 1 및 제 2 기준 클럭 신호(RCLK, FCLK)를 지연시켜 상기 적어도 하나의 출력 클럭 신호를 생성할 수 있다. 상기 지연 고정 루프(740)는 상기 적어도 하나의 출력 클럭 신호를 지연시켜 상기 피드백 클럭 신호(FBCLK)를 생성할 수 있다.
상기 지연 고정 루프 회로(740)는 제 1 지연 라인(741), 제 2 지연 라인(742), 제 2 클럭 분주기(743), 제 2 듀티 보정 회로(744), 지연 모델 회로(745) 및 지연 라인 제어 회로(746)를 포함할 수 있다. 상기 제 1 지연 라인(741)은 상기 제 1 기준 클럭 신호(RCLK)를 수신하고, 지연 라인 제어 신호(DLC)에 기초하여 상기 제 1 기준 클럭 신호(RCLK)를 지연시켜 제 1 지연 클럭 신호(CLKD1)를 생성할 수 있다. 상기 제 1 지연 라인(741)의 지연 시간은 상기 지연 라인 제어 신호(DLC)에 기초하여 결정될 수 있다. 상기 제 2 지연 라인(742)은 상기 제 2 기준 클럭 신호(FCLK)를 수신하고, 상기 지연 라인 제어 신호(DLC)에 기초하여 상기 제 2 기준 클럭 신호(FCLK)를 지연시켜 제 2 지연 클럭 신호(CLKD2)를 생성할 수 있다. 상기 제 2 지연 라인(742)의 지연 시간은 상기 지연 라인 제어 신호(DLC)에 기초하여 결정될 수 있다.
상기 제 2 클럭 분주기(743)는 상기 제 1 지연 클럭 신호(CLKD1) 및 상기 제 2 지연 클럭 신호(CLKD2)를 수신하고, 상기 제 1 및 제 2 지연 클럭 신호(CLKD1, CLKD2)을 분주할 수 있다. 상기 제 2 클럭 분주기(743)는 상기 제 1 및 제 2 지연 클럭 신호(CLKD1, CLKD2)의 주파수를 각각 분주하여 4개의 분주 클럭 신호를 출력할 수 있다. 예를 들어, 상기 제 2 클럭 분주기(743)는 상기 제 1 및 제 2 지연 클럭 신호(CLKD1, CLKD2)의 주파수를 1/2로 분주할 수 있고, 순차적으로 90도의 위상 차이를 갖는 상기 4개의 분주 클럭 신호를 생성할 수 있다.
상기 제 2 듀티 보정 회로(744)는 상기 제 2 클럭 분주기(743)로부터 출력된 4개의 분주 클럭 신호를 수신하고, 상기 적어도 하나의 출력 클럭 신호를 생성할 수 있다. 상기 제 2 듀티 보정 회로(744)는 제 1 출력 클럭 신호(ICLK), 제 2 출력 클럭 신호(QCLK), 제 3 출력 클럭 신호(IBCLK) 및 제 4 출력 클럭 신호(QBCLK)를 생성할 수 있고, 상기 적어도 하나의 출력 클럭 신호는 상기 제 1 출력 클럭 신호(ICLK)일 수 있다. 상기 제 2 듀티 보정 회로(744)는 상기 제 1 내지 제 4 출력 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)의 위상을 감지하여 상기 제 1 내지 제 4 출력 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)의 위상 및/또는 듀티비를 조절할 수 있다. 상기 제 2 듀티 보정 회로(744)는 공지된 어떠한 듀티 보정 회로로 구현될 수 있다. 일 실시예에서, 도 5에 도시된 신호 생성 회로(500)는 상기 제 2 듀티 보정 회로(744)로 적용될 수 있다. 상기 제 2 클럭 분주기(743)로부터 출력된 4개의 분주 클럭 신호는 도 5의 제 1 내지 제 4 입력 클럭 신호(ICLK1, ICLK2, ICLK3, ICLK4)에 대응할 수 있고, 상기 제 1 내지 제 4 출력 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)는 도 5의 제 1 내지 제 4 위상 클럭 신호(OCLK1, OCLK2, OCLK3, OCLK4)에 대응할 수 있다.
상기 지연 모델 회로(745)는 상기 적어도 하나의 출력 클럭 신호를 지연시켜 상기 피드백 클럭 신호(FBCLK)를 생성할 수 있다. 상기 지연 모델 회로(745)는 상기 제 1 출력 클럭 신호(ICLK)를 수신할 수 있고, 상기 제 1 출력 클럭 신호(ICLK)를 모델링된 지연 시간만큼 지연시켜 상기 피드백 클럭 신호(FBCLK)를 생성할 수 있다. 상기 모델링된 지연 시간은 상기 반도체 장치(700) 내부에서 클럭 신호가 진행하는 경로에서 발생되는 지연 시간에 대응할 수 있다. 상기 지연 모델 회로(745)는 고정 지연 시간과 가변 지연 시간을 가질 수 있다. 상기 고정 지연 시간은 변화되지 않는 일정한 지연 시간일 수 있고, 상기 가변 지연 시간은 다양하게 변화될 수 있는 지연 시간일 수 있다. 상기 고정 지연 시간은 상기 반도체 장치(700) 내부에서 클럭 신호가 진행하는 경로에서 발생되는 지연 시간 중 상기 제 1 듀티 보정 회로(730)를 제외한 나머지 회로들에 의해 발생되는 지연 시간을 모델링한 것일 수 있다. 상기 가변 지연 시간은 상기 제 1 듀티 보정 회로(730)의 지연 시간과 실질적으로 동일하게 변화될 수 있다. 예를 들어, 상기 지연 모델 회로(745)는 상기 제 1 듀티 보정 회로(730)에 구비되는 지연 회로와 유사한 구조를 갖는 지연 회로를 구비할 수 있고, 대신 상기 지연 모델 회로(745)는 상기 지연 회로의 지연 시간의 1/2에 대응하는 가변 지연 시간을 가질 수 있다. 즉, 상기 가변 지연 시간의 최대 값은 상기 지연 회로의 지연 시간의 1/2일 수 있고, 기준 지연 시간에 대응할 수 있다. 상기 지연 모델 회로(745)는 상기 제 1 듀티 보정 회로(744)에서 사용되는 지연 제어 신호에 기초하여 상기 가변 지연 시간을 변화시킬 수 있다. 예를 들어, 상기 지연 모델 회로(745)는 도 1에서 상기 제 1 지연 회로(110)의 지연 시간을 조절하는 제 1 지연 제어 신호(D1<1:n>)를 상기 제 1 듀티 보정 회로(730)로 수신할 수 있다. 상기 지연 모델 회로(745)의 가변 지연 시간은 상기 제 1 듀티 보정 회로(730)의 지연 회로에서 감소되는 지연 시간만큼 감소될 수 있다. 따라서, 상기 지연 고정 루프 회로(740)가 보다 정확한 지연 고정 동작을 수행할 수 있고, 클럭 신호가 진행된 경로의 전체 지연 시간을 감소시킬 수 있다.
상기 지연 라인 제어 회로(746)는 상기 제 1 기준 클럭 신호(RCLK) 및 상기 피드백 클럭 신호(FBCLK)를 수신하고, 상기 제 1 기준 클럭 신호(RCLK) 및 상기 피드백 클럭 신호(FBCLK)의 위상을 비교하여 상기 지연 라인 제어 신호(DLC)를 생성할 수 있다. 상기 지연 라인 제어 회로(746)는 상기 제 1 기준 클럭 신호(RCLK) 및 상기 피드백 클럭 신호(FBCLK)의 위상 차이에 따라 상기 지연 라인 제어 신호(DLC)의 로직 값을 변화시켜 상기 제 1 및 제 2 지연 라인(741, 742)의 지연 시간을 변화시킬 수 있다.
상기 반도체 장치(700)는 클럭 분배 네트워크(750) 및 클럭 전송기(760)를 더 포함할 수 있다. 상기 클럭 분배 네트워크(750)는 상기 지연 고정 루프 회로(740)로부터 생성된 상기 적어도 하나의 출력 클럭 신호를 수신하고, 상기 적어도 하나의 출력 클럭 신호를 전송할 수 있다. 상기 클럭 분배 네트워크(750)는 상기 제 1 내지 제 4 출력 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)를 수신하고, 상기 제 1 내지 제 4 출력 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)를 전송할 수 있다. 상기 클럭 분배 네트워크(750)는 복수의 데이터 입출력 회로(도시하지 않음.)와 연결될 수 있고, 복수의 데이터 입출력 회로로 상기 제 1 내지 제 4 출력 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)를 전송할 수 있다. 상기 클럭 분배 네트워크(750)는 상기 제 1 내지 제 4 출력 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)를 전송하는 전송 라인 및 리피터 등을 포함할 수 있다.
상기 클럭 전송기(760)는 상기 클럭 분배 네트워크(750)의 출력을 수신하고, 데이터 스트로브 신호(DQS)를 생성할 수 있다. 상기 클럭 전송기(760)는 상기 데이터 스트로브 신호(DQS)를 상기 반도체 장치(700)의 외부로 전송할 수 있다. 상기 데이터 스트로브 신호(DQS)는 복수의 데이터 입출력 회로로부터 출력되는 데이터와 동기되는 클럭 신호일 수 있다. 도 7에서, 하나의 클럭 전송기가 도시되었지만, 클럭 전송기는 상기 복수의 데이터 입출력 회로에 각각 구비될 수 있다.
도 8은 도 7에 도시된 지연 모델 회로(745)의 구성을 보여주는 도면이다. 도 8을 참조하면, 상기 지연 모델 회로(745)는 제 1 지연기(810), 제 2 지연기(820), 제 1 드라이버 그룹(831), 제 2 드라이버 그룹(832) 및 출력 인버터(840)를 포함할 수 있다. 상기 제 1 지연기(810)는 상기 제 1 출력 클럭 신호(ICLK)를 수신하고, 상기 제 1 출력 클럭 신호(ICLK)를 지연시킬 수 있다. 상기 제 1 지연기(810)는 상기 지연 모델 회로(745)의 고정 지연 시간에 대응하는 지연량을 가질 수 있다. 상기 제 2 지연기(820)는 상기 제 1 지연기(810)의 출력을 수신하고, 상기 제 1 지연기(810)의 출력을 지연시킬 수 있다. 상기 제 2 지연기(820)의 지연량은 상기 제 1 듀티 보정 회로(730)를 구성하는 지연 회로 (예를 들어, 도 1의 제 1 지연 회로(110))의 최대 지연 시간의 1/2에 대응하는 지연 시간을 최대 값으로 가질 수 있고, 상기 제 2 지연기(820)의 지연량은 상기 기준 지연 시간에 대응할 수 있다. 상기 지연 모델 회로(745)는 상기 제 1 듀티 보정 회로(730)를 구성하는 듀티 제어 회로로부터 제공되는 지연 제어 신호(D1<1:n>)에 기초하여 상기 제 1 및 제 2 드라이버 그룹(831, 832))의 가중치를 변화시켜 상기 제 1 출력 클럭 신호(ICLK)가 지연되는 시간을 변화시킬 수 있다. 상기 제 1 및 제 2 드라이버 그룹(831, 832)은 상기 지연 제어 신호(D1<1:n>)를 각각 수신할 수 있다.
상기 제 1 드라이버 그룹(831)은 상기 제 1 지연기(810)로부터 출력된 신호를 수신할 수 있다. 상기 제 1 드라이버 그룹(831)은 상기 지연 제어 신호(D1<1:n>)에 기초하여 상기 제 1 지연기(810)로부터 출력된 신호를 가변 구동력으로 반전 구동할 수 있다. 상기 제 1 드라이버 그룹(831)의 구동력은 상기 지연 제어 신호(D1<1:n>)의 반전 신호에 기초하여 변화될 수 있다. 상기 제 1 드라이버 그룹(831)은 상기 지연 제어 신호(D1<1:n>)의 비트에 대응되는 개수의 인버터를 포함할 수 있다. 상기 인버터들은 상기 지연 제어 신호(D1<1:n>) 중 하나의 비트를 각각 수신할 수 있다. 예를 들어, 상기 지연 제어 신호(D1<1:n>)의 비트 중 로직 로우 레벨을 갖는 비트의 개수가 많을수록 상기 제 1 드라이버 그룹(831)의 구동력은 증가되고 상기 지연 모델 회로(745)의 지연 시간이 짧아질 수 있다.
상기 제 2 드라이버 그룹(832)은 상기 제 2 지연기(820)로부터 출력된 신호를 수신할 수 있다. 상기 제 2 드라이버 그룹(832)은 상기 지연 제어 신호(D1<1:n>)에 기초하여 상기 제 2 지연기(820)로부터 출력된 신호를 가변 구동력으로 반전 구동할 수 있다. 상기 제 2 드라이버 그룹(832)의 구동력은 상기 지연 제어 신호(D1<1:n>)에 기초하여 변화될 수 있다. 상기 제 2 드라이버 그룹(832)은 상기 지연 제어 신호(D1<1:n>)의 비트에 대응되는 개수의 인버터를 포함할 수 있다. 상기 인버터들은 상기 지연 제어 신호(D1<1:n>) 중 하나의 비트를 각각 수신할 수 있다. 예를 들어, 상기 지연 제어 신호(D1<1:n>)의 비트 중 로직 하이 레벨을 갖는 비트의 개수가 많을수록 상기 제 2 드라이버 그룹(832)의 구동력은 증가되고 상기 지연 모델 회로(745)의 지연 시간이 길어질 수 있다.
상기 출력 인버터(840)는 상기 제 1 및 제 2 드라이버 그룹(831, 832)과 공통 연결되고 상기 제 1 및 제 2 드라이버 그룹(831, 832)의 출력을 수신할 수 있다. 상기 출력 인버터(840)는 상기 제 1 및 제 2 드라이버 그룹(831, 832)의 출력을 반전 구동하여 상기 피드백 클럭 신호(FBCLK)를 생성할 수 있다. 상기 출력 인버터(840)는 상기 지연 제어 신호(D1<1:n>)에 기초하여 결정되는 가중치에 따라 생성된 상기 제 1 및 제 2 드라이버 그룹(831, 832)의 출력의 위상을 혼합하여 상기 피드백 클럭 신호(FBCLK)를 생성할 수 있다.
상기 지연 모델 회로(745)는 제 1 지연기(810)의 지연량에 대응하는 지연 시간을 최소 지연 시간으로 가질 수 있고, 상기 제 1 및 제 2 지연기(810, 820)의 지연량의 합에 대응하는 지연 시간을 최대 지연 시간으로 가질 수 있다. 상기 지연 모델 회로(745)의 지연 시간은 상기 제 1 듀티 보정 회로(730)에서 변화되는 지연 시간만큼 변화될 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 장치(700)의 동작을 보여주는 도면이다. 도 9의 막대 그래프들은 상기 제 1 분주 클럭 신호(CLK1)를 지연시키는 상기 제 1 듀티 보정 회로(730)의 지연 회로(910)의 지연 시간, 상기 제 2 분주 클럭 신호(CLK2)를 지연시키는 상기 제 1 듀티 보정 회로(730)의 지연 회로(920)의 지연 시간 및 상기 제 1 출력 클럭 신호(ICLK)를 지연시키는 지연 모델 회로(745)의 지연 시간을 보여준다. 도 7 내지 도 9를 참조하여 본 발명의 실시예에 따른 반도체 장치(700)의 동작을 설명하면 다음과 같다. 상기 클럭 수신기(710)가 상기 시스템 클럭 신호(CLK)를 수신하여 입력 클럭 신호(INCLK)를 생성하면, 상기 제 1 클럭 분주기(720)는 상기 입력 클럭 신호(INCLK)를 분주시켜 제 1 및 제 2 분주 클럭 신호(CLK1, CLK2)를 생성할 수 있다. 초기 상태에서, A와 같이 상기 제 1 분주 클럭 신호(CLK1)를 지연시키는 지연 회로(910)의 지연 시간은 제 1 시간(T1)일 수 있고, 상기 제 2 분주 클럭 신호(CLK2)를 지연시키는 지연 회로(920)의 지연 시간도 제 1 시간(T1)일 수 있다. 상기 지연 모델 회로(745)의 지연 시간은 고정 지연 시간(Tf)과 상기 제 1 시간(T1)의 합일 수 있다. 이상적으로 상기 제 1 및 제 2 분주 클럭 신호(CLK1, CLK2)는 서로 180도의 위상 차이를 갖고 각각 50:50의 듀티 비를 가져야 하지만, 상기 클럭 수신기(710)와 상기 제 1 클럭 분주기(720)의 특성에 따라 상기 제 1 및 제 2 분주 클럭 신호(CLK1, CLK2)는 180도의 위상 차이를 갖지 못하고, 50:50의 듀티비를 갖지 못할 수 있다. 따라서, 상기 제 1 듀티 보정 회로(730)는 상기 제 1 및 제 2 분주 클럭 신호(CLK1, CLK2)를 가변 지연시켜 상기 제 1 및 제 2 기준 클럭 신호(RCLK, FCLK)를 생성함으로써 상기 제 1 및 제 2 기준 클럭 신호(RCLK, FCLK)의 위상 차이를 180도로 조절하고, 상기 제 1 및 제 2 기준 클럭 신호(RCLK, FCLK)의 듀티 비를 50:50으로 조절할 수 있다. 예를 들어, 상기 제 2 기준 클럭 신호(FCLK)의 위상 및/또는 듀티 비를 조절하기 위해 상기 제 2 기준 클럭 신호(FCLK)를 지연시키는 지연 회로(920)의 지연 시간이 감소되는 상황을 가정하자. B와 같이, 상기 제 1 기준 클럭 신호(RCLK)를 지연시키는 지연 회로(910)의 지연 시간은 상기 제 1 시간(T1)을 유지하고, 상기 제 2 기준 클럭 신호(FCLK)를 지연시키는 지연 회로(920)의 지연 시간은 제 2 시간(T2)이 될 수 있다. 즉, 상기 지연 회로(920)의 지연 시간은 상기 제 1 시간과 제 2 시간의 차이(T1-T2)만큼 감소될 수 있다. 상기 지연 모델 회로(745)의 지연 시간은 아직 고정 지연 시간(Tf)과 상기 제 1 시간(T1)의 합으로 유지될 수 있다.
이후, 상기 제 1 듀티 보정 회로(730)는 상기 지연 회로들(910, 920)의 지연 시간과 상기 지연 모델 회로(745)의 지연 시간을 함께 감소시킬 수 있다. 상기 제 1 및 제 2 기준 클럭 신호(RCLK, FCLK)를 지연시키는 지연 회로들(910, 920)의 지연 시간 중 최소 지연 시간은 상기 제 2 시간(T2)일 수 있다. 상기 지연 회로들(910, 920) 및 상기 지연 모델 회로(745)의 지연 시간은 모두 상기 제 2 시간(T2)만큼 감소될 수 있다. C와 같이, 상기 제 1 기준 클럭 신호(RCLK)를 지연시키는 지연 회로(910)의 지연 시간은 상기 제 1 시간에서 상기 제 2 시간을 뺀 시간(T1-T2)으로 설정될 수 있고, 상기 제 2 기준 클럭 신호(FCLK)를 지연시키는 지연 회로의 지연 시간은 실질적으로 0일 수 있다. 상기 지연 모델 회로(745)의 지연 시간은 상기 고정 지연 시간(Tf)과 상기 제 1 시간에서 상기 제 2 시간을 뺀 시간(T1-T2)의 합으로 설정될 수 있다. 따라서, 상기 지연 회로들(910, 920) 및 상기 지연 모델 회로(745)의 지연 시간은 최소 시간으로 설정될 수 있다.
도 10은 본 발명의 실시예에 따른 반도체 장치(1000)의 구성을 보여주는 도면이다. 도 10을 참조하면, 상기 반도체 장치(1000)는 클럭 수신기(1010), 지연 고정 루프 회로(1020), 클럭 분주기(1030), 듀티 보정 회로(1040), 클럭 분배 네트워크(1050) 및 클럭 전송기(1060)를 포함할 수 있다. 도 7에서, 상기 제 1 듀티 보정 회로(730)는 상기 클럭 수신기(710)의 출력을 수신하는 상기 클럭 분주기(720)와 상기 지연 고정 루프 사이(740)에 배치되는데 비해, 도 10에서, 상기 듀티 보정 회로(1040)는 상기 지연 고정 루프 회로(1020)의 출력을 수신하는 클럭 분주기(1030)와 클럭 분배 네크워크(1050) 사이에 배치될 수 있다. 상기 반도체 장치(1000)는 도 7에 도시된 반도체 장치(700)의 구성요소들과 유사한 구성요소들을 포함할 수 있고, 동일 또는 유사한 구성요소들의 동일한 기능 및 동작에 대한 중복되는 설명은 하지 않기로 한다. 상기 클럭 수신기(1010)는 상기 시스템 클럭 신호(CLK)를 수신하여 기준 클럭 신호(RCLK)를 생성할 수 있다.
상기 지연 고정 루프 회로(1020)는 상기 기준 클럭 신호(RCLK)에 대한 지연 고정 동작을 수행하여 지연 클럭 신호(CLKD)를 생성할 수 있다. 상기 지연 고정 루프 회로(1020)는 제 1 출력 클럭 신호(ICLK)를 지연시켜 생성된 피드백 클럭 신호(FBCLK)와 상기 기준 클럭 신호(RCLK)의 위상을 비교하여 상기 기준 클럭 신호(RCLK)를 가변 지연시킬 수 있다. 상기 지연 고정 루프 회로(1020)는 상기 기준 클럭 신호(RCLK)를 가변 지연시켜 상기 지연 클럭 신호(CLKD)를 생성할 수 있다. 상기 지연 고정 루프 회로(1020)는 지연 라인(1021), 지연 모델 회로(1022) 및 지연 라인 제어 회로(1023)를 포함할 수 있다. 상기 지연 라인(1021)은 지연 라인 제어 신호(DLC)에 기초하여 상기 기준 클럭 신호(RCLK)를 가변 지연시켜 상기 지연 클럭 신호(CLKD)를 생성할 수 있다. 상기 지연 모델 회로(1022)는 상기 멀티 듀티 보정 회로(1040)로부터 생성된 제 1 출력 클럭 신호(ICLK)를 수신하고, 상기 제 1 출력 클럭 신호(ICLK)를 지연시켜 상기 피드백 클럭 신호(FBCLK)를 생성할 수 있다. 상기 지연 모델 회로(1022)는 후술되는 상기 듀티 보정 회로(1040)에서 사용되는 지연 제어 신호(D1<1:n>)를 수신할 수 있고, 상기 지연 제어 신호(D1<1:n>)에 기초하여 상기 지연 모델 회로(1022)의 지연 시간이 변화될 수 있다. 상기 지연 라인 제어 회로(1023)는 상기 기준 클럭 신호(RCLK)와 상기 피드백 클럭 신호(FBCLK)의 위상을 비교하여 상기 지연 라인 제어 신호(DLC)를 생성할 수 있다.
상기 클럭 분주기(1030)는 상기 지연 고정 루프 회로(1020)로부터 상기 지연 클럭 신호(CLKD)를 수신할 수 있다. 상기 클럭 분주기(1030)는 상기 지연 클럭 신호(CLKD)를 분주하여 적어도 제 1 및 제 2 분주 클럭 신호(CLK1, CLK2)를 생성할 수 있다. 상기 클럭 분주기(1030)는 상기 지연 클럭 신호(CLKD)의 주파수를 1/2로 분주하여 90도의 위상 차이를 갖는 상기 제 1 및 제 2 분주 클럭 신호(CLK1, CLK2)를 생성할 수 있다. 상기 클럭 분주기(1030)는 상기 제 1 및 제 2 분주 클럭 신호(CLK1, CLK2)를 반전 구동하여 4개의 분주 클럭 신호를 생성할 수 있다. 상기 클럭 분주기(1030)는 상기 제 1 분주 클럭 신호(CLK1)와 180도의 위상 차이를 갖는 제 3 분주 클럭 신호(CLK3) 및 상기 제 2 분주 클럭 신호(CLK2)와 180도의 위상 차이를 갖는 제 4 분주 클럭 신호(CLK4)를 생성할 수 있다. 이상적으로, 상기 제 1 내지 제 4 분주 클럭 신호(CLK1, CLK2, CLK3, CLK4)는 순차적으로 90도의 위상 차이를 갖고, 50:50의 듀티 비를 가져야 하지만, 상기 클럭 분주기(1030)의 특성 및 공정 변동에 따라 상기 제 1 내지 제 4 분주 클럭 신호(CLK1, CLK2, CLK3, CLK4)의 위상 차이 및 듀티 비가 변화될 수 있다. 상기 듀티 보정 회로(1040)는 상기 클럭 분주기(1030)에 의한 상기 위상 및 듀티 비의 변화를 보상하기 위해 구비될 수 있다.
상기 듀티 보정 회로(1040)는 적어도 상기 제 1 분주 클럭 신호(CLK1) 및 제 2 분주 클럭 신호(CLK2)를 수신하여 상기 제 1 출력 클럭 신호(ICLK) 및 제 2 출력 클럭 신호(QCLK)를 생성할 수 있다. 상기 듀티 보정 회로(1040)는 상기 제 1 및 제 2 분주 클럭 신호(CLK1, CLK2)를 지연시켜 상기 제 1 출력 클럭 신호(ICLK) 및 제 2 출력 클럭 신호(QCLK)를 생성하고, 상기 제 1 및 제 2 출력 클럭 신호(ICLK, QCLK)의 위상을 비교하여 상기 제 2 출력 클럭 신호(QCLK)가 지연되는 시간을 조절할 수 있다. 상기 듀티 보정 회로(1040)는 상기 제 2 출력 클럭 신호(QCLK)가 지연되는 시간을 조절한 후, 상기 제 1 및 제 2 출력 클럭 신호(ICLK, QCLK)가 지연되는 시간을 동일한 시간만큼 감소시킬 수 있다. 이 때, 상기 제 1 출력 클럭 신호(ICLK)가 지연되는 시간을 설정하는 상기 지연 제어 신호(D1<1:n>)에 기초하여 상기 제 1 출력 클럭 신호(ICLK)의 지연 시간이 감소되는 만큼 상기 지연 모델 회로(1022)의 지연 시간이 감소될 수 있다. 도 1에 도시된 신호 생성 회로(100)는 상기 듀티 보정 회로(1040)로 적용될 수 있다. 상기 제 1 및 제 2 분주 클럭 신호(CLK1, CLK2)는 도 1의 제 1 및 제 2 입력 신호(IN1, IN2)에 대응될 수 있고, 상기 제 1 및 제 2 출력 클럭 신호(ICLK, QCLK)는 도 1의 제 1 및 제 2 출력 신호(OUT1, OUT2)에 대응될 수 있다. 상기 듀티 보정 회로(1040)는 상기 제 1 및 제 2 분주 클럭 신호(CLK1, CLK2)에 추가적으로 상기 제 3 및 제 4 분주 클럭 신호(CLK3, CLK4)를 수신할 수 있다. 상기 듀티 보정 회로(1040)가 상기 제 1 내지 제 4 분주 클럭 신호(CLK1, CLK2, CLK3, CLK4)를 함께 수신할 때, 도 5에 도시된 신호 생성 회로(500)는 상기 듀티 보정 회로(1040)로 적용될 수 있다. 상기 제 1 내지 제 4 분주 클럭 신호(CLK1, CLK2, CLK3, CLK4)는 도 5의 제 1 내지 제 4 입력 클럭 신호(ICLK1, ICLK2, ICLK3, ICLK4)에 대응될 수 있고, 상기 제 1 내지 제 4 출력 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)는 도 5의 제 1 내지 제 4 위상 클럭 신호(OCLK1, OCLK2, OCLK3, OCLK4)에 대응될 수 있다. 상기 클럭 분배 네트워크(1050)는 상기 듀티 보정 회로(1040)로부터 출력된 제 1 내지 제 4 출력 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)를 전송할 수 있고, 상기 클럭 전송기(1060)는 상기 클럭 분배 네트워크(1050)의 출력에 기초하여 데이터 스트로브 신호(DQS)를 생성할 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 장치(1100)의 구성을 보여주는 도면이다. 도 11을 참조하면, 상기 반도체 장치(1100)는 클럭 수신기(1110), 지연 고정 루프 회로(1120), 멀티 페이즈 클럭 생성 회로(1130), 클럭 분배 네트워크(1140), 듀티 보정 회로(1150) 및 클럭 전송기(1160)를 포함할 수 있다. 도 7에서, 듀티 보정 회로(730)는 상기 클럭 수신기(710)의 출력을 수신하는 상기 클럭 분주기(720)와 지연 고정 루프 회로(740) 사이에 배치되고, 도 10에서, 상기 듀티 보정 회로(1040)가 지연 고정 루프 회로(1020)의 출력을 수신하는 상기 클럭 분주기(1030)와 상기 클럭 분배 네트워크(1050) 사이에 배치되는 것에 비해, 도 11에서, 상기 듀티 보정 회로(1150)는 상기 클럭 분배 네크워크(1140)와 클럭 전송기(1160) 사이에 배치될 수 있다. 상기 반도체 장치(1100)는 도 7 또는 도 10에 도시된 반도체 장치(700, 1000)의 구성요소들과 유사한 구성요소들을 포함할 수 있고, 동일 또는 유사한 구성요소들의 동일한 기능 및 동작에 대한 중복되는 설명은 하지 않기로 한다. 상기 클럭 수신기(1110)는 상기 시스템 클럭 신호(CLK)를 수신하여 기준 클럭 신호(RCLK)를 생성할 수 있다.
상기 지연 고정 루프 회로(1120)는 상기 기준 클럭 신호(RCLK)에 대한 지연 고정 동작을 수행하여 지연 클럭 신호(CLKD)를 생성할 수 있다. 상기 지연 고정 루프 회로(1120)는 상기 지연 클럭 신호(CLKD)를 지연시켜 생성된 피드백 클럭 신호(FBCLK)와 상기 기준 클럭 신호(RCLK)의 위상을 비교하여 상기 기준 클럭 신호(RCLK)가 지연되는 시간을 변화시킬 수 있다. 상기 지연 고정 루프 회로(1120)는 지연 라인(1121), 지연 모델 회로(1122) 및 지연 라인 제어 회로(1123)를 포함할 수 있다. 상기 지연 라인(1121)은 지연 라인 제어 신호(DLC)에 기초하여 상기 기준 클럭 신호(RCLK)를 지연시켜 상기 지연 클럭 신호(CLKD)를 출력할 수 있다. 상기 지연 모델 회로(1122)는 상기 지연 클럭 신호(CLKD)를 지연시켜 상기 피드백 클럭 신호(FBCLK)를 생성할 수 있다. 상기 지연 모델 회로(1122)는 후술되는 듀티 보정 회로(1150)에서 사용되는 지연 제어 신호(D1<1:n>)를 수신할 수 있고, 상기 지연 제어 신호(D1<1:n>)에 기초하여 상기 지연 모델 회로(1122)의 지연 시간이 변화될 수 있다. 상기 지연 라인 제어 회로(1123)는 상기 기준 클럭 신호(RCLK)와 상기 피드백 클럭 신호(FBCLK)의 위상을 비교하여 상기 지연 라인 제어 신호(DLC)를 생성할 수 있다.
상기 멀티 페이즈 클럭 생성 회로(1130)는 상기 지연 고정 루프 회로(1120)로부터 출력된 상기 지연 클럭 신호(CLKD)를 수신할 수 있다. 상기 멀티 페이즈 클럭 생성 회로(1130)는 상기 지연 클럭 신호(CLKD)에 기초하여 적어도 상기 제 1 출력 클럭 신호(ICLK) 및 제 2 출력 클럭 신호(QCLK)를 생성할 수 있다. 상기 멀티 페이즈 클럭 생성 회로(1030)는 클럭 분주기(도시하지 않음.)를 구비할 수 있고, 상기 클럭 분주기를 통해 상기 지연 클럭 신호(CLKD)의 주파수를 분주하여 90도의 위상 차이를 갖는 상기 제 1 및 제 2 출력 클럭 신호(ICLK, QCLK)를 생성할 수 있다. 상기 멀티 페이즈 클럭 생성 회로(1130)는 제 3 및 제 4 출력 클럭 신호(IBCLK, QBCLK)를 더 생성할 수 있다. 상기 제 3 출력 클럭 신호(IBCLK)는 상기 제 1 출력 클럭 신호(ICLK)와 180도의 위상 차이를 가질 수 있고, 상기 제 4 출력 클럭 신호(QBCLK)는 상기 제 2 출력 클럭 신호(QCLK)와 180도의 위상 차이를 가질 수 있다.
상기 클럭 분배 네트워크(1140)는 적어도 상기 제 1 및 제 2 출력 클럭 신호(ICLK, QCLK)를 수신하고, 제 1 분배 클럭 신호(DCLK1) 및 제 2 분배 클럭 신호(DCLK2)를 출력할 수 있다. 상기 클럭 분배 네트워크는 상기 제 1 및 제 2 출력 클럭 신호(ICLK, QCLK)를 구동하여 상기 제 1 및 제 2 분배 클럭 신호(DLCK1, DCLK2)를 출력할 수 있다. 상기 제 1 분배 클럭 신호(DCLK1)는 상기 제 1 출력 클럭 신호(ICLK)에 대응하는 위상을 가질 수 있고, 상기 제 2 분배 클럭 신호(DCLK2)는 상기 제 2 출력 클럭 신호(QCLK)에 대응하는 위상을 가질 수 있다. 상기 클럭 분배 네트워크(1140)는 상기 제 3 출력 클럭 신호(IBCLK) 및 상기 제 4 출력 클럭 신호(QBCLK)를 더 수신할 수 있고, 제 3 분배 클럭 신호(DCLK3) 및 제 4 분배 클럭 신호(DCLK4)를 더 출력할 수 있다. 상기 제 3 분배 클럭 신호(DCLK3)는 상기 제 3 출력 클럭 신호(IBCLK)에 대응하는 위상을 가질 수 있고, 상기 제 4 분배 클럭 신호(DCLK4)는 상기 제 4 출력 클럭 신호(QBCLK)에 대응하는 위상을 가질 수 있다. 이상적으로, 상기 제 1 내지 제 4 분배 클럭 신호(DCLK1, DCLK2, DCLK3, DCLK4)는 순차적으로 90도의 위상 차이를 갖고 50:50 의 듀티 비를 가져야 하지만, 상기 클럭 분배 네트워크(1040)의 특성 및 공정 변동에 따라 상기 제 1 내지 제 4 분배 클럭 신호(DCLK1, DCLK2, DCLK3, DCLK4)의 위상 차이 및 듀티 비가 변화될 수 있다. 또한, 상기 클럭 분배 네트워크(1140)는 클럭 신호가 전송되는 긴 길이의 클럭 전송 라인을 구비하므로, 상기 제 1 내지 제 4 출력 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)의 위상 차이 및 듀티 비가 유지되기 어렵다. 상기 듀티 보정 회로(1050)는 상기 클럭 분배 네트워크(1140)에 의한 위상 및 듀티 비 변화를 보상하기 위해 구비될 수 있다.
상기 듀티 보정 회로(1150)는 적어도 상기 제 1 및 제 2 분배 클럭 신호(DCLK1, DCLK2)를 수신하여 제 1 전송 클럭 신호(TCLK1) 및 제 2 전송 클럭 신호(TCLK2)를 생성할 수 있다. 상기 듀티 보정 회로(1150)는 상기 제 1 및 제 2 분배 클럭 신호(DCLK1, DCLK2)를 지연시켜 제 1 전송 클럭 신호(TCLK1) 및 제 2 전송 클럭 신호(TCLK2)를 생성하고, 상기 제 1 및 제 2 전송 클럭 신호(TCLK1, TCLK2)의 위상을 비교하여 상기 제 2 분배 클럭 신호(DCLK2)가 지연되는 시간을 조절할 수 있다. 상기 듀티 보정 회로(1150)는 상기 제 2 분배 클럭 신호(DCLK2)가 지연되는 시간을 조절한 후, 상기 제 1 및 제 2 분배 클럭 신호(DCLK1, DCLK2)가 지연되는 시간을 동일한 시간만큼 감소시킬 수 있다. 이 때, 상기 제 1 분배 클럭 신호(DCLK1)가 지연되는 시간을 설정하는 상기 지연 제어 신호(D1<1:n>)에 기초하여 상기 제 1 분배 클럭 신호(DCLK1)의 지연 시간이 감소되는 만큼 상기 지연 모델 회로(1122)의 지연 시간이 감소될 수 있다. 도 1에 도시된 신호 생성 회로(100)는 상기 듀티 보정 회로(1150)로 적용될 수 있다. 상기 제 1 및 제 2 분배 클럭 신호(DCLK1, DCLK2)는 도 1의 제 1 및 제 2 입력 신호(IN1, IN2)에 대응될 수 있고, 상기 제 1 및 제 2 전송 클럭 신호(TCLK1, TCLK2)는 도 1의 제 1 및 제 2 출력 신호(OUT1, OUT2)에 대응될 수 있다. 상기 듀티 보정 회로(1150)는 상기 제 3 및 제 4 분배 클럭 신호(DCLK3, DCLK4)를 더 수신하고, 제 3 전송 클럭 신호(TCLK3)와 제 4 전송 클럭 신호(TCLK4)를 더 생성할 수 있다. 상기 듀티 보정 회로(1150)는 상기 제 1 내지 제 4 분배 클럭 신호(DCLK1, DCLK2, DCLK3, DCLK4)를 지연시켜 상기 제 1 내지 제 4 전송 클럭 신호(TCLK1, TCLK2, TCLK3, TCLK4)를 생성하고, 상기 제 1 내지 제 4 분배 클럭 신호(DCLK1, DCLK2, DCLK3, DCLK4)의 위상을 비교하여 상기 제 2 내지 제 4 분배 클럭 신호(DCLK2, DCLK3, DCLK4)가 지연되는 시간을 조절할 수 있다. 상기 듀티 보정 회로(1150)는 상기 제 2 내지 제 4 분배 클럭 신호(DCLK2, DCLK3, DCLK4)가 지연되는 시간을 조절한 후, 상기 제 1 내지 제 4 분배 클럭 신호(DCLK1, DCLK2, DCLK3, DCLK4)가 지연되는 시간을 동일한 시간만큼 감소시킬 수 있다. 이 때, 상기 제 1 분배 클럭 신호(DCLK1)가 지연되는 시간을 설정하는 상기 지연 제어 신호(D1<1:n>)에 기초하여 상기 제 1 분배 클럭 신호(DCLK1)의 지연 시간이 감소되는 만큼 상기 지연 모델 회로(1122)의 지연 시간이 감소될 수 있다. 도 5에 도시된 신호 생성 회로(500)는 상기 듀티 보정 회로(1150)로 적용될 수 있다. 상기 제 1 내지 제 4 분배 클럭 신호(DCLK1, DCLK2, DCLK3, DCLK4)는 도 5의 제 1 내지 제 4 입력 클럭 신호(ICLK1, ICLK2, ICLK3, ICLK4)에 대응될 수 있고, 상기 제 1 내지 제 4 전송 클럭 신호(TCLK1, TCLK2, TCLK3, TCLK4)는 도 5의 제 1 내지 제 4 위상 클럭 신호(OCLK1, OCLK2, OCLK3, OCLK4)에 대응될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (53)

  1. 제 1 지연 제어 신호에 기초하여 제 1 입력 신호를 지연시켜 제 1 출력 신호를 생성하는 제 1 지연 회로;
    제 2 지연 제어 신호에 기초하여 제 2 입력 신호를 지연시켜 제 2 출력 신호를 생성하는 제 2 지연 회로;
    상기 제 1 및 제 2 출력 신호의 위상을 비교하여 상기 제 2 지연 제어 신호의 값을 변화시킨 후, 상기 제 1 및 제 2 지연 제어 신호의 값을 동일한 값만큼 감소시키는 듀티 제어 회로를 포함하는 신호 생성 회로.
  2. 제 1 항에 있어서,
    상기 듀티 제어 회로는 상기 제 1 및 제 2 지연 제어 신호 중 어느 하나가 최소 값을 가질 때까지 상기 제 1 및 제 2 지연 제어 신호의 로직 값을 감소시키는 신호 생성 회로.
  3. 제 1 항에 있어서,
    상기 듀티 제어 회로는, 상기 제 1 및 제 2 출력 신호의 위상을 비교하여 위상 감지 신호를 생성하는 위상 감지기; 및
    상기 위상 감지 신호에 기초하여 상기 제 2 지연 제어 신호의 값을 변화시킨 후, 상기 제 1 및 제 2 지연 제어 신호의 값을 동일한 값만큼 감소시키는 지연 제어 회로를 포함하는 신호 생성 회로.
  4. 제 3 항에 있어서,
    상기 지연 제어 회로는, 상기 위상 감지 신호에 기초하여 제 1 위상 락킹 신호를 생성하는 제 1 락킹 감지기;
    상기 제 1 및 제 2 지연 제어 신호 중 어느 하나가 최소 값을 가질 때 상기 제 2 위상 락킹 신호를 생성하는 제 2 락킹 감지기; 및
    상기 위상 감지 신호, 상기 제 1 위상 락킹 신호 및 제 2 위상 락킹 신호에 기초하여 상기 제 1 및 제 2 지연 제어 신호의 로직 값을 변화시키는 지연 제어 신호 생성 회로를 포함하는 신호 생성 회로.
  5. 제 4 항에 있어서,
    상기 제 1 락킹 감지기는 이전에 수신된 위상 감지 신호가 제 1 로직 레벨을 갖고, 현재 수신된 위상 감지 신호가 제 2 로직 레벨을 가질 때, 상기 제 1 락킹 신호를 인에이블시키는 신호 생성 회로.
  6. 제 4 항에 있어서,
    상기 제 2 락킹 감지기는 상기 제 1 및 제 2 지연 제어 신호의 최하위 비트의 로직 레벨에 기초하여 상기 제 2 락킹 신호를 인에이블시키는 신호 생성 회로.
  7. 제 4 항에 있어서,
    상기 지연 제어 신호 생성 회로는, 상기 제 1 락킹 신호가 인에이블될 때까지 상기 위상 감지 신호에 기초하여 상기 제 2 지연 제어 신호의 로직 값을 변화시키고,
    상기 제 1 락킹 신호가 인에이블되면, 상기 제 2 락킹 신호가 인에이블될 때까지 상기 제 1 및 제 2 지연 제어 신호의 로직 값을 순차적으로 감소시키는 신호 생성 회로.
  8. 제 1 입력 신호 및 제 2 입력 신호를 각각 제 1 시간만큼 지연시켜 제 1 출력 신호 및 제 2 출력 신호를 생성하는 단계;
    상기 제 1 및 제 2 출력 신호의 위상을 비교하여 상기 제 2 입력 신호가 지연되는 시간을 제 2 시간으로 변화시키는 단계; 및
    상기 제 1 및 제 2 시간을 동일한 시간만큼 감소시키는 단계를 포함하는 신호 생성 방법.
  9. 제 8 항에 있어서,
    상기 동일한 시간은, 상기 제 1 및 제 2 시간 중 짧은 시간에 대응하는 신호 생성 방법.
  10. 제 1 입력 신호를 지연시켜 제 1 출력 신호를 생성하는 제 1 지연 회로;
    제 2 입력 신호를 지연시켜 제 2 출력 신호를 생성하는 제 2 지연 회로; 및
    상기 제 1 및 제 2 출력 신호의 위상 차이가 타겟 값에 도달할 때까지 상기 제 2 지연 회로의 지연 시간을 변화시킨 후, 상기 제 1 및 제 2 지연 회로의 지연 시간을 동일한 시간만큼 감소시키는 듀티 제어 회로를 포함하는 신호 생성 회로.
  11. 제 10 항에 있어서,
    상기 듀티 제어 회로는 상기 제 1 및 제 2 지연 회로의 지연 시간 중 더 짧은 지연 시간만큼 상기 제 1 및 제 2 지연 회로의 지연 시간을 감소시키는 신호 생성 회로.
  12. 제 10 항에 있어서,
    상기 제 1 지연 회로는 제 1 지연 제어 신호에 기초하여 상기 제 1 입력 신호를 지연시키고,
    상기 제 2 지연 회로는 제 2 지연 제어 신호에 기초하여 상기 제 2 입력 신호를 지연시키는 신호 생성 회로.
  13. 제 12 항에 있어서,
    상기 듀티 제어 회로는 상기 제 1 및 제 2 출력 신호의 위상을 비교하여 상기 제 2 지연 제어 신호의 값을 변화시킨 후, 상기 제 1 및 제 2 지연 제어 신호의 값을 동일한 값만큼 감소시키는 신호 생성 회로.
  14. 제 12 항에 있어서,
    상기 듀티 제어 회로는, 상기 제 1 및 제 2 출력 신호의 위상을 비교하여 위상 감지 신호를 생성하는 위상 감지기; 및
    상기 위상 감지 신호에 기초하여 상기 제 2 지연 제어 신호의 로직 값을 변화시킨 후, 상기 제 1 및 제 2 지연 제어 신호의 로직 값을 동일한 값만큼 감소시키는 지연 제어 회로를 포함하는 신호 생성 회로.
  15. 제 14 항에 있어서,
    상기 지연 제어 회로는, 상기 위상 감지 신호에 기초하여 제 1 위상 락킹 신호를 생성하는 제 1 락킹 감지기;
    상기 제 1 및 제 2 지연 제어 신호 중 어느 하나가 최소 값을 가질 때 상기 제 2 위상 락킹 신호를 생성하는 제 2 락킹 감지기; 및
    상기 위상 감지 신호, 상기 제 1 위상 락킹 신호 및 제 2 위상 락킹 신호에 기초하여 상기 제 1 및 제 2 지연 제어 신호의 로직 값을 변화시키는 지연 제어 신호 생성 회로를 포함하는 신호 생성 회로.
  16. 제 15 항에 있어서,
    상기 제 1 락킹 감지기는 이전에 수신된 위상 감지 신호가 제 1 로직 레벨을 갖고, 현재 수신된 위상 감지 신호가 제 2 로직 레벨을 가질 때, 상기 제 1 락킹 신호를 인에이블시키는 신호 생성 회로.
  17. 제 15 항에 있어서,
    상기 제 2 락킹 감지기는 상기 제 1 및 제 2 지연 제어 신호의 최하위 비트의 로직 레벨에 기초하여 상기 제 2 락킹 신호를 인에이블시키는 신호 생성 회로.
  18. 제 15 항에 있어서,
    상기 지연 제어 신호 생성 회로는, 상기 제 1 락킹 신호가 인에이블될 때까지 상기 듀티 감지 신호에 기초하여 상기 제 2 지연 제어 신호의 로직 값을 변화시키고,
    상기 제 1 락킹 신호가 인에이블되면, 상기 제 2 락킹 신호가 인에이블될 때까지 상기 제 1 및 제 2 지연 제어 신호의 로직 값을 순차적으로 감소시키는 신호 생성 회로.
  19. 제 1 입력 클럭 신호를 기준 지연 시간만큼 지연시켜 제 1 위상 클럭 신호를 생성하는 제 1 지연 회로;
    제 2 입력 클럭 신호를 제 1 가변 지연 시간만큼 지연시켜 제 2 위상 클럭 신호를 생성하는 제 2 지연 회로;
    제 3 입력 클럭 신호를 제 2 가변 지연 시간만큼 지연시켜 제 3 위상 클럭 신호를 생성하는 제 3 지연 회로;
    제 4 입력 클럭 신호를 제 3 가변 지연 시간만큼 지연시켜 제 4 위상 클럭 신호를 생성하는 제 4 지연 회로; 및
    상기 제 1 내지 제 4 위상 클럭 신호의 위상 차이에 기초하여 상기 제 1 내지 제 3 가변 지연 시간을 각각 변화시킨 후, 상기 기준 지연 시간, 상기 제 1 내지 제 3 가변 지연 시간을 동일한 시간만큼 감소시키는 듀티 제어 회로를 포함하는 신호 생성 회로.
  20. 제 19 항에 있어서,
    상기 듀티 제어 회로는 상기 기준 지연 시간, 상기 제 1 내지 제 3 가변 지연 시간 중 가장 짧은 시간만큼 상기 기준 지연 시간, 상기 제 1 내지 제 3 가변 지연 시간을 감소시키는 신호 생성 회로.
  21. 제 19 항에 있어서,
    상기 제 1 지연 회로는 제 1 지연 제어 신호에 기초하여 상기 제 1 입력 신호를 지연시키고,
    제 2 지연 회로는 제 2 지연 제어 신호에 기초하여 상기 제 2 입력 신호를 지연시키며,
    제 3 지연 회로는 제 3 지연 제어 신호에 기초하여 상기 제 3 입력 신호를 지연시키고,
    제 4 지연 회로는 제 4 지연 제어 신호에 기초하여 상기 제 4 입력 신호를 지연시키는 신호 생성 회로.
  22. 제 21 항에 있어서,
    상기 듀티 제어 회로는 상기 제 1 내지 제 4 위상 클럭 신호의 위상을 비교하여 상기 제 2 내지 제 4 지연 제어 신호의 값을 변화시킨 후, 상기 제 1 내지 제 4 지연 제어 신호의 값을 동일한 값만큼 감소시키는 신호 생성 회로.
  23. 제 22 항에 있어서,
    상기 듀티 제어 회로는 상기 제 1 내지 제 4 지연 제어 신호 중 가장 작은 값을 갖는 지연 제어 신호의 값만큼 상기 제 1 내지 제 4 지연 제어 신호의 값을 감소시키는 신호 생성 회로.
  24. 제 21 항에 있어서,
    상기 듀티 제어 회로는, 상기 제 1 내지 제 4 위상 클럭 신호의 위상 차이를 감지하여 제 1 위상 감지 신호, 제 2 위상 감지 신호 및 제 3 위상 감지 신호를 생성하는 위상 감지기; 및
    상기 제 1 내지 제 3 위상 감지 신호에 기초하여 상기 제 2 내지 제 4 지연 제어 신호의 로직 값을 각각 변화시키고, 상기 제 1 내지 제 4 지연 제어 신호의 로직 값을 동일한 값만큼 변화시키는 지연 제어 회로를 포함하는 신호 생성 회로.
  25. 제 24 항에 있어서,
    상기 지연 제어 회로는, 상기 1 내지 제 3 듀티 감지 신호에 기초하여 제 1 위상 락킹 신호를 생성하는 제 1 위상 락킹 감지기;
    상기 제 1 내지 제 4 지연 제어 신호의 로직 값 중 어느 하나가 최소 값을 가질 때 상기 제 2 위상 락킹 신호를 생성하는 제 2 위상 락킹 감지기; 및
    상기 제 1 듀티 감지 신호, 상기 제 2 듀티 감지 신호, 상기 제 3 듀티 감지 신호, 상기 제 1 위상 락킹 신호 및 상기 제 2 위상 락킹 신호에 기초하여 상기 제 1 내지 제 4 지연 제어 신호의 로직 값을 변화시키는 지연 제어 신호 생성 회로를 포함하는 신호 생성 회로.
  26. 제 25 항에 있어서,
    상기 제 1 락킹 감지기는, 상기 제 1 듀티 감지 신호의 로직 레벨에 기초하여 제 1 락킹 신호를 생성하는 제 1 락킹 감지기;
    상기 제 2 듀티 감지 신호의 로직 레벨에 기초하여 제 2 락킹 신호를 생성하는 제 2 락킹 감지기;
    상기 제 3 듀티 감지 신호의 로직 레벨에 기초하여 제 3 락킹 신호를 생성하는 제 3 락킹 감지기; 및
    상기 제 1 내지 제 3 락킹 신호가 모두 인에이블되었을 때 상기 제 1 위상 락킹 신호를 인에이블시키는 게이팅 회로를 포함하는 신호 생성 회로.
  27. 제 25 항에 있어서,
    상기 제 2 위상 락킹 감지기는 상기 제 1 내지 제 4 지연 제어 신호의 최하위 비트의 로직 레벨에 기초하여 상기 제 2 위상 락킹 신호를 인에이블시키는 신호 생성 회로.
  28. 제 25 항에 있어서,
    상기 지연 제어 신호 생성 회로는 상기 제 1 위상 락킹 신호가 인에이블될 때까지 상기 제 1 내지 제 3 듀티 감지 신호에 기초하여 상기 제 2 내지 제 4 지연 제어 신호의 로직 값을 변화시키고,
    상기 제 2 위상 락킹 신호가 인에이블되면 상기 제 1 내지 제 4 지연 제어 신호의 로직 값을 순차적으로 감소시키는 신호 생성 회로.
  29. 입력 클럭 신호를 분주시켜 제 1 분주 클럭 신호 및 제 2 분주 클럭 신호를 생성하는 클럭 분주기;
    상기 제 1 분주 클럭 신호 및 제 2 분주 클럭 신호를 지연시켜 제 1 기준 클럭 신호 및 제 2 기준 클럭 신호를 생성하고, 상기 제 1 및 제 2 기준 클럭 신호의 위상을 비교하여 상기 제 2 분주 클럭 신호가 지연되는 시간을 조절한 후, 상기 제 1 및 제 2 분주 클럭 신호가 지연되는 시간을 동일한 시간만큼 감소시키는 듀티 보정 회로; 및
    상기 제 1 기준 클럭 신호 및 피드백 클럭 신호의 위상을 비교하여 상기 제 1 및 제 2 기준 클럭 신호를 지연시켜 적어도 하나의 출력 클럭 신호를 생성하고, 상기 적어도 하나의 출력 클럭 신호를 지연시켜 상기 피드백 클럭 신호를 생성하는 지연 고정 루프 회로를 포함하는 반도체 장치.
  30. 제 29 항에 있어서,
    상기 지연 고정 루프 회로는 상기 적어도 하나의 출력 클럭 신호가 지연되는 시간을 상기 동일한 시간만큼 감소시키는 반도체 장치.
  31. 제 29 항에 있어서,
    상기 듀티 보정 회로는, 제 1 지연 제어 신호에 기초하여 상기 제 1 분주 클럭 신호를 지연시켜 상기 제 1 기준 클럭 신호를 생성하는 제 1 지연 회로;
    제 2 지연 제어 신호에 기초하여 상기 제 2 분주 클럭 신호를 지연시켜 상기 제 2 기준 클럭 신호를 생성하는 제 2 지연 회로; 및
    상기 제 1 및 제 2 기준 클럭 신호의 위상을 비교하여 상기 제 2 지연 제어 신호의 값을 변화시킨 후, 상기 제 1 및 제 2 지연 제어 신호의 값을 동일한 값만큼 변화시키는 듀티 제어 회로를 포함하는 반도체 장치.
  32. 제 31 항에 있어서,
    상기 듀티 제어 회로는 상기 제 1 및 제 2 지연 제어 신호 중 더 작은 값을 갖는 지연 제어 신호의 값만큼 상기 제 1 및 제 2 지연 제어 신호의 값을 감소시키는 반도체 장치.
  33. 제 31 항에 있어서,
    상기 듀티 제어 회로는, 상기 제 1 및 제 2 기준 클럭 신호의 위상을 비교하여 듀티 감지 신호를 생성하는 위상 감지기; 및
    상기 듀티 감지 신호에 기초하여 상기 제 2 지연 제어 신호의 로직 값을 변화시키고, 상기 제 1 및 제 2 지연 제어 신호의 로직 값을 동일한 값만큼 변화시키는 지연 제어 회로를 포함하는 반도체 장치.
  34. 제 31 항에 있어서,
    상기 지연 고정 루프는, 지연 라인 제어 신호에 기초하여 상기 제 1 기준 클럭 신호를 지연시켜 제 1 지연 클럭 신호를 생성하고, 상기 적어도 하나의 출력 클럭 신호는 상기 제 1 지연 클럭 신호에 대응하는 위상을 갖는 제 1 지연 라인;
    상기 지연 라인 제어 신호에 기초하여 상기 제 2 기준 클럭 신호를 지연시켜 제 2 지연 클럭 신호를 생성하는 제 2 지연 라인;
    상기 적어도 하나의 출력 클럭 신호를 지연시켜 상기 피드백 클럭 신호를 생성하는 지연 모델 회로;
    상기 제 1 기준 클럭 신호 및 상기 피드백 클럭 신호의 위상을 감지하여 상기 지연 라인 제어 신호를 생성하는 지연 라인 제어 회로를 포함하는 반도체 장치.
  35. 제 34 항에 있어서,
    상기 지연 모델 회로는 상기 제 1 지연 제어 신호에 기초하여 변화되는 가변 지연 시간을 갖는 반도체 장치.
  36. 제 34 항에 있어서,
    상기 제 1 및 제 2 지연 클럭 신호를 분주하여 제 1 분주 클럭 신호, 제 2 분주 클럭 신호, 제 3 분주 클럭 신호 및 제 4 지연 분주 클럭 신호를 생성하는 클럭 분주기; 및
    상기 제 1 및 제 4 분주 클럭 신호의 위상을 조절하여 상기 적어도 하나의 출력 클럭 신호를 생성하는 제 2 듀티 보정 회로를 더 포함하는 반도체 장치.
  37. 제 36 항에 있어서,
    상기 적어도 하나의 출력 클럭 신호를 전송하는 클럭 분배 네트워크; 및
    상기 클럭 분배 네트워크의 출력에 기초하여 데이터 스트로브 신호를 출력하는 클럭 전송 회로를 더 포함하는 반도체 장치.
  38. 제 1 출력 클럭 신호를 지연시켜 생성된 피드백 클럭 신호와 기준 클럭 신호의 위상을 비교하여 상기 기준 클럭 신호를 가변 지연시켜 지연 클럭 신호를 생성하는 지연 고정 루프 회로;
    상기 지연 클럭 신호를 분주하여 적어도 제 1 분주 클럭 신호 및 제 2 분주 클럭 신호를 생성하는 클럭 분주기; 및
    상기 제 1 분주 클럭 신호 및 제 2 분주 클럭 신호를 지연시켜 상기 제 1 출력 클럭 신호 및 제 2 출력 클럭 신호를 생성하고, 상기 제 1 및 제 2 출력 클럭 신호의 위상을 비교하여 상기 제 2 출력 클럭 신호가 지연되는 시간을 조절한 후 상기 제 1 및 제 2 출력 클럭 신호가 지연되는 시간을 동일한 시간만큼 감소시키는 듀티 보정 회로를 포함하는 반도체 장치.
  39. 제 38 항에 있어서,
    상기 지연 고정 루프 회로는 상기 피드백 클럭 신호를 생성하기 위해 상기 제 1 출력 클럭 신호를 지연시키는 시간을 상기 동일한 시간만큼 감소시키는 반도체 장치.
  40. 제 38 항에 있어서,
    상기 지연 고정 루프는, 지연 라인 제어 신호에 기초하여 상기 기준 클럭 신호를 지연시켜 상기 지연 클럭 신호를 생성하는 지연 라인;
    상기 제 1 출력 클럭 신호를 지연시켜 상기 피드백 클럭 신호를 생성하는 지연 모델 회로;
    상기 기준 클럭 신호 및 상기 피드백 클럭 신호의 위상을 감지하여 상기 지연 라인 제어 신호를 생성하는 지연 라인 제어 회로를 포함하는 반도체 장치.
  41. 제 40 항에 있어서,
    상기 지연 모델 회로는 상기 듀티 보정 회로에 의해 변화되는 가변 지연 시간을 갖는 반도체 장치.
  42. 제 38 항에 있어서,
    상기 듀티 보정 회로는, 제 1 지연 제어 신호에 기초하여 상기 제 1 분주 클럭 신호를 지연시켜 상기 제 1 출력 클럭 신호를 생성하는 제 1 지연 회로;
    제 2 지연 제어 신호에 기초하여 상기 제 2 분주 클럭 신호를 지연시켜 상기 제 2 출력 클럭 신호를 생성하는 제 2 지연 회로; 및
    상기 제 1 및 제 2 출력 클럭 신호의 위상을 비교하여 상기 제 2 지연 제어 신호의 값을 변화시킨 후, 상기 제 1 및 제 2 지연 제어 신호의 값을 동일한 값만큼 변화시키는 듀티 제어 회로를 포함하는 반도체 장치.
  43. 제 42 항에 있어서,
    상기 듀티 제어 회로는 상기 제 1 및 제 2 지연 제어 신호 중 더 작은 값을 갖는 지연 제어 신호의 값만큼 상기 제 1 및 제 2 지연 제어 신호의 값을 감소시키는 반도체 장치.
  44. 제 42 항에 있어서,
    상기 듀티 제어 회로는, 상기 제 1 및 제 2 출력 클럭 신호의 위상을 비교하여 위상 감지 신호를 생성하는 위상 감지기; 및
    상기 위상 감지 신호에 기초하여 상기 제 2 지연 제어 신호의 로직 값을 변화시키고, 상기 제 1 및 제 2 지연 제어 신호의 로직 값을 동일한 값만큼 변화시키는 지연 제어 회로를 포함하는 반도체 장치.
  45. 제 38 항에 있어서,
    상기 제 1 및 제 2 출력 클럭 신호를 전송하는 클럭 분배 네트워크; 및
    상기 클럭 분배 네트워크의 출력에 기초하여 데이터 스트로브 신호를 출력하는 클럭 전송 회로를 더 포함하는 반도체 장치.
  46. 기준 클럭 신호를 지연시켜 지연 클럭 신호를 생성하고, 상기 지연 클럭 신호를 지연시켜 생성된 피드백 클럭 신호와 상기 기준 클럭 신호의 위상을 비교하여 상기 기준 클럭 신호가 지연되는 시간을 변화시키는 지연 고정 루프 회로;
    상기 지연 클럭 신호의 위상을 분주하여 적어도 제 1 출력 클럭 신호 및 제 2 출력 클럭 신호를 생성하는 멀티 페이즈 클럭 생성 회로;
    상기 제 1 및 제 2 출력 클럭 신호를 구동하여 제 1 분배 클럭 신호 및 제 2 분배 클럭 신호를 출력하는 클럭 분배 네트워크; 및
    상기 제 1 및 제 2 분배 클럭 신호를 지연시켜 제 1 전송 클럭 신호 및 제 2 전송 클럭 신호를 생성하고, 상기 제 1 및 제 2 전송 클럭 신호의 위상을 비교하여 상기 제 2 분배 클럭 신호가 지연되는 시간을 조절한 후 상기 제 1 및 제 2 분배 클럭 신호가 지연되는 시간을 동일한 시간만큼 감소시키는 듀티 보정 회로를 포함하는 반도체 장치.
  47. 제 46 항에 있어서,
    상기 지연 고정 루프 회로는 상기 피드백 클럭 신호를 생성하기 위해 상기 지연 클럭 신호가 지연시키는 시간을 상기 동일한 시간만큼 감소시키는 반도체 장치.
  48. 제 46 항에 있어서,
    상기 지연 고정 루프 회로는, 지연 라인 제어 신호에 기초하여 상기 기준 클럭 신호를 지연시켜 상기 지연 클럭 신호를 생성하는 지연 라인;
    상기 지연 클럭 신호를 지연시켜 상기 피드백 클럭 신호를 생성하는 지연 모델 회로; 및
    상기 기준 클럭 신호 및 상기 피드백 클럭 신호의 위상을 비교하여 상기 지연 라인 제어 신호를 생성하는 지연 라인 제어 회로를 포함하는 반도체 장치.
  49. 제 48 항에 있어서,
    상기 지연 모델 회로는 상기 듀티 보정 회로에 의해 변화되는 가변 지연 시간을 갖는 반도체 장치.
  50. 제 46 항에 있어서,
    상기 듀티 보정 회로는, 제 1 지연 제어 신호에 기초하여 상기 제 1 분배 클럭 신호를 지연시켜 상기 제 1 전송 클럭 신호를 생성하는 제 1 지연 회로;
    제 2 지연 제어 신호에 기초하여 상기 제 2 분배 클럭 신호를 지연시켜 상기 제 2 전송 클럭 신호를 생성하는 제 2 지연 회로; 및
    상기 제 1 및 제 2 전송 클럭 신호의 위상을 비교하여 상기 제 2 지연 제어 신호의 값을 변화시킨 후 상기 제 1 및 제 2 지연 제어 신호의 값을 동일한 값만큼 변화시키는 듀티 제어 회로를 포함하는 반도체 장치.
  51. 제 50 항에 있어서,
    상기 듀티 제어 회로는 상기 제 1 및 제 2 지연 제어 신호 중 더 작은 값을 갖는 지연 제어 신호의 값만큼 상기 제 1 및 제 2 지연 제어 신호의 값을 감소시키는 반도체 장치.
  52. 제 50 항에 있어서,
    상기 듀티 제어 회로는, 상기 제 1 및 제 2 출력 클럭 신호의 위상을 비교하여 듀티 감지 신호를 생성하는 위상 감지기; 및
    상기 듀티 감지 신호에 기초하여 상기 제 2 지연 제어 신호의 로직 값을 변화시키고, 상기 제 1 및 제 2 지연 제어 신호의 로직 값을 동일한 값만큼 변화시키는 지연 제어 회로를 포함하는 반도체 장치.
  53. 제 46 항에 있어서,
    상기 제 1 및 제 2 전송 클럭 신호에 기초하여 데이터 스트로브 신호를 출력하는 클럭 전송 회로를 더 포함하는 반도체 장치.
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