TWI587313B - 半導體裝置及其占空比校正方法 - Google Patents

半導體裝置及其占空比校正方法 Download PDF

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TWI587313B
TWI587313B TW102115483A TW102115483A TWI587313B TW I587313 B TWI587313 B TW I587313B TW 102115483 A TW102115483 A TW 102115483A TW 102115483 A TW102115483 A TW 102115483A TW I587313 B TWI587313 B TW I587313B
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徐榮錫
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愛思開海力士有限公司
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Description

半導體裝置及其占空比校正方法
本發明的各種實施例總體而言關於一種半導體裝置，更具體而言，關於一種半導體裝置的時脈占空比校正方法。
時脈的占空比表示脈衝寬度相對於時脈的脈衝週期的比。換言之，占空比是啟動狀態的持續時間與時脈信號的總週期之比。一般地，在半導體積體電路中使用具有50：50的占空比的數位時脈，該占空比表示時脈的高位準時段的寬度與時脈的低位準時段的寬度大致相等。
在一些數位電子設備中，將時脈的占空比準確地控制成50：50是重要的。例如，在與時脈同步地輸入/輸出資料的同步半導體裝置中，當未準確地控制時脈的占空比時，資料可能會失真。
近來，為了改善操作速度，使用了DDR(雙數據速率)同步半導體裝置。由於資料在時脈的下降邊緣以及時脈的上升邊緣被輸入/輸出，所以需要藉由控制時脈的占空比來充分地保證資料餘量。
在一個實施例中，一種半導體裝置的占空比校正方法包括以下步驟：第一占空比校正步驟：當藉由校正外部時脈的占空比而產生占空校正時脈時，調整占空校正時脈的上升邊緣之相位；延遲鎖定步驟：將外 部時脈延遲可變延遲量，並且產生鎖定的DLL時脈；以及第二占空比校正步驟：當藉由校正DLL時脈的占空比而產生占空校正時脈時，調整占空校正時脈的下降邊緣之相位。
在另一個實施例中，一種半導體裝置包括：占空比校正區塊，該占空比校正區塊被配置成：藉由校正內部時脈的占空比來產生占空校正時脈、在延遲鎖定環被重置時調整占空校正時脈的上升邊緣之相位、以及在延遲鎖定環被鎖定時調整占空校正時脈的下降邊緣之相位；以及延遲鎖定環，該延遲鎖定環被配置成：接收外部時脈以輸出內部時脈，以及當占空比校正區塊調整占空校正時脈的上升邊緣之相位完成時，藉由可變延遲量延遲外部時脈以輸出內部時脈。
10‧‧‧延遲鎖定環
11‧‧‧可變延遲單元
12‧‧‧延遲模型單元
13‧‧‧相位比較單元
100‧‧‧延遲鎖定環
110‧‧‧可變延遲單元
120‧‧‧延遲模型單元
130‧‧‧相位比較單元
20‧‧‧占空比校正區塊
21‧‧‧校正單元
21_1‧‧‧占空比調整部
21_11‧‧‧第一時脈調整部分
21_111‧‧‧第一相位調整部分
21_112‧‧‧第二相位調整部分
21_12‧‧‧第二時脈調整部分
21_121‧‧‧第三相位調整部分
21_122‧‧‧第四相位調整部分
21_13‧‧‧占空校正時脈產生部分
21_2‧‧‧占空比控制碼產生部
21_3‧‧‧占空比檢測部
22‧‧‧占空比校正致能信號產生單元
23‧‧‧占空比鎖定檢測單元
24‧‧‧占空比校正結束信號產生單元
200‧‧‧占空比校正區塊
210‧‧‧校正單元
211‧‧‧占空比調整部
211_1‧‧‧第一時脈調整部分
211_11‧‧‧第一相位調整部分
211_12‧‧‧第二相位調整部分
211_2‧‧‧第二時脈調整部分
211_21‧‧‧第三相位調整部分
211_22‧‧‧第四相位調整部分
211_3‧‧‧占空校正時脈產生部分
212‧‧‧占空比控制碼產生部
213‧‧‧占空比檢測部
220‧‧‧占空比校正致能信號產生單元
230‧‧‧占空比鎖定檢測單元
231‧‧‧第一鎖定檢測部
232‧‧‧第二鎖定檢測部
240‧‧‧占空比校正結束信號產生單元
241‧‧‧第一占空比校正結束信號產生部
242‧‧‧第二占空比校正結束信號產生部
AD1~AD3‧‧‧及閘
C<0：15>‧‧‧占空比控制碼
CB<0：15>‧‧‧反相碼
DCCCLK‧‧‧占空校正時脈
DCCEN‧‧‧占空比校正致能信號
DCCFEN‧‧‧第二校正致能信號
DCCREN‧‧‧第一校正致能信號
DCC_END‧‧‧占空比校正結束信號
DEC‧‧‧減量信號
Delay‧‧‧延遲器
DLLCLK‧‧‧內部時脈
DLLRST‧‧‧DLL重置信號
DLL_CTRL‧‧‧延遲量調整信號
DLL_LOCK‧‧‧DLL鎖定信號
EXTCLK‧‧‧外部時脈
F<0：15>‧‧‧第二占空比控制碼
FB<0：15>‧‧‧反相碼
FBCLK‧‧‧回饋時脈
FCLK‧‧‧第二時脈FCLK
FDCC_END‧‧‧第二占空比校正結束信號
FDCC_LOCK‧‧‧第二占空比鎖定信號
INC‧‧‧增量信號
IV11~IV14‧‧‧反相器
IV21~IV24‧‧‧反相器
OR1~OR4‧‧‧或閘
R<0：15>‧‧‧第一占空比控制碼
RB<0：15>‧‧‧反相碼
RCLK‧‧‧第一時脈
RDCC_END‧‧‧第一占空比校正結束信號
RDCC_LOCK‧‧‧第一占空比鎖定信號
S1~S3‧‧‧步驟
VDD‧‧‧外部電壓
VSS‧‧‧接地電壓
XOR1~XOR3‧‧‧互斥或閘
第1圖是根據本發明的一個實施例之半導體裝置的方塊圖。
第2圖是說明第1圖的占空比校正區塊之一個詳細實例的方塊圖。
第3圖是說明第2圖的占空比調整部之一個詳細實例的電路圖。
第4A圖和第4B圖是說明第3圖的占空比調整部之操作的波形圖。
第5圖是根據本發明的另一個實施例之半導體裝置的方塊圖。
第6圖是第5圖的占空比校正區塊之一個詳細實例的方塊圖。
第7圖是第6圖的占空比調整部之一個詳細實例的電路圖。
第8A圖和第8B圖是說明第7圖的占空比調整部之操作的波形圖。
第9圖是用於解釋根據本發明的一個實施例的半導體裝置之占空比校正方法的流程圖。
在下文中，將參照附圖詳細地描述根據本發明的各種實施例的半導體裝置及其時脈占空比校正方法。
當將外部時脈應用於半導體裝置的內部操作時，可能由於各種內部信號延遲而在輸出資料中產生時脈歪斜(clock skew)。為了補償時脈歪斜，半導體裝置可以經由延遲鎖定環(DLL)來產生內部時脈，延遲鎖定環藉由模型延遲值tREP來補償時脈歪斜，該模型延遲值tREP藉由從外部時脈對半導體裝置的資料輸出路徑的延遲量模型化而獲得，由此產生DLL時脈。DLL時脈可以用在半導體裝置的內部操作中，以與外部時脈同步地將資料輸出到外部源。
在第1圖中，半導體裝置可以包括延遲鎖定環10和占空比校正區塊20。
延遲鎖定環10可以被配置成藉由可變延遲量將外部時脈EXTCLK延遲，並且產生內部時脈DLLCLK。藉由以外部時脈EXTCLK的n(n是自然數)個週期對半導體裝置的資料輸出路徑的延遲量模型化而獲得的模型延遲值tREP是確定上述可變延遲量的值的一個因素。
占空比校正區塊20被配置成接收內部時脈DLLCLK、當延 遲鎖定環10被鎖定時校正內部時脈DLLCLK的占空比、以及輸出占空校正時脈DCCCLK。
即，根據一個實施例的半導體裝置能夠校正藉由延遲鎖定環10所產生的內部時脈DLLCLK的占空比。
延遲鎖定環10可以包括可變延遲單元11、延遲模型單元12以及相位比較單元13。
可變延遲單元11可以被配置成回應於延遲量調整信號DLL_CTRL來延遲外部時脈EXTCLK，以及產生內部時脈DLLCLK。
延遲模型單元12可以被配置成將內部時脈DLLCLK延遲模型延遲值tREP，並且產生回饋時脈FBCLK。
相位比較單元13可以被配置成將外部時脈EXTCLK的相位與回饋時脈FBCLK的相位進行比較，以及根據比較的結果來產生延遲量調整信號DLL_CTRL。相位比較單元13還可以被配置成改變延遲量調整信號DLL_CTRL直到外部時脈EXTCLK的相位與回饋時脈FBCLK的相位一致為止。當外部時脈EXTCLK的相位與回饋時脈FBCLK的相位一致時，相位比較單元13將延遲量調整信號DLL_CTRL的值鎖定，並且啟動DLL鎖定信號DLL_LOCK使得延遲鎖定環被鎖定。
在第2圖中，占空比校正區塊20可以包括校正單元21。
校正單元21可以包括占空比調整部21_1、占空比控制碼產生部21_2、以及占空比檢測部21_3。
占空比檢測部21_3可以被配置成：當占空比校正致能信號DCCEN被啟動時，檢測占空校正時脈DCCCLK的占空比，以及產生增量 信號INC和/或減量信號DEC。例如，當占空校正時脈DCCCLK的占空比大於50%(50%的占空比表示所考慮時間週期的50%被啟動的信號)時，占空比檢測部21_3可以啟動減量信號DEC。當占空校正時脈DCCCLK的占空比小於50%時，占空比檢測部21_3可以啟動增量信號INC。
占空比控制碼產生部21_2可以被配置成：當占空比校正致能信號DCCEN被啟動時，回應於增量信號INC和/或減量信號DEC而調整和輸出占空比控制碼C<0：15>。在占空比控制碼C<0：15>中，碼C<0：7>可以被設定成高位準作為初始值，碼C<8：15>可以被設定成低位準作為初始值。
占空比調整部21_1可以被配置成：回應於占空比控制碼C<0：15>來校正內部時脈DLLCLK的占空比，以及產生占空校正時脈DCCCLK。以下將描述占空比調整部21_1的詳細配置。
占空比校正區塊20還可以包括：占空比校正致能信號產生單元22、占空比鎖定檢測單元23、以及占空比校正結束信號產生單元24。
占空比鎖定檢測單元23可以被配置成：回應於啟動的占空比校正致能信號DCCEN而檢測增量信號INC和減量信號DEC上的變化，並且產生占空比鎖定信號DCC_LOCK。在增量信號INC和/或減量信號DEC上檢測出的連續變化可以表示占空比正在被調整為50%。然後，占空比鎖定檢測單元23可以啟動占空比鎖定信號DCC_LOCK。
占空比校正結束信號產生單元24可以被配置成：回應於啟動的占空比鎖定信號DCC_LOCK而啟動占空比校正結束信號DCC_END。此外，當占空比控制碼C<0：15>中的碼C<0>變成低位準、或者占空比控制 碼C<0：15>中的碼C<15>變成高位準時，占空比校正結束信號產生單元24可以啟動占空比校正結束信號DCC_END。這是因為不再有可利用占空比控制碼C<0：15>來進行的占空比校正。
占空比校正結束信號產生單元24可以包括：反相器IV1，該反相器IV1被配置成將碼C<0>反相；以及或閘OR1，該或閘OR1被配置成接收占空比鎖定信號DCC_LOCK、反相的碼C<0>、以及碼C<15>，並且輸出占空比校正結束信號DCC_END。
占空比校正致能信號產生單元22可以被配置成：回應於啟動的DLL鎖定信號DCC_LOCK而啟動占空比校正致能信號DCCEN，以及當占空比校正結束信號DCC_END被啟動時將占空比校正致能信號DCCEN去啟動。
占空比校正致能信號產生單元22可以包括互斥或閘XOR1和及閘AD1。互斥或閘XOR1可以被配置成接收DLL鎖定信號DCC_LOCK和占空比校正結束信號DCC_END。及閘AD1可以被配置成接收DLL鎖定信號DCC_LOCK和互斥或閘XOR1的輸出信號，並且輸出占空比校正致能信號DCCEN。
在第3圖中，占空比調整部21_1可以包括：第一時脈調整部分21_11、第二時脈調整部分21_12、以及占空校正時脈產生部分21_13。
第一時脈調整部分21_11可以被配置成調整內部時脈DLLCLK的相位以及輸出第一時脈RCLK。第一時脈調整部分21_11可以將內部時脈DLLCLK的相位調整預定的延遲量，例如鎖定延遲量。
第二時脈調整部分21_12可以被配置成回應於占空比控制 碼C<0：15>而調整內部時脈DLLCLK的相位以及輸出第二時脈FCLK。
占空校正時脈產生部分21_13可以被配置成產生占空校正時脈DCCCLK，該占空校正時脈DCCCLK在第一時脈RCLK的上升邊緣上升並且在第二時脈FCLK的下降邊緣下降。
由於內部時脈DLLCLK是藉由考慮資料輸出路徑的延遲量來調整相位而產生的，所以當調整占空校正時脈DCCCLK的上升邊緣之相位以調整其占空比時，需要重新調整與延遲鎖定環10匹配的資料輸出定時。
因此，根據一個實施例的占空比調整部21_1可以在不改變占空校正時脈DCCCLK的上升邊緣之相位的情況下藉由改變占空校正時脈DCCCLK的下降邊緣之相位來調整占空比。
第一時脈調整部分21_11可以被配置成產生用於確定占空校正時脈DCCCLK的上升邊緣之相位的第一時脈RCLK。因此，第一時脈調整部分21_11處的延遲量可以被鎖定，並且不被占空比控制碼C<0：15>改變。上述鎖定延遲量應當設定成使得占空校正時脈DCCCLK的相位與內部時脈DLLCLK的相位大致相同。
第一時脈調整部分21_11可以包括：第一相位調整部分21_111和第二相位調整部分21_112。
第一相位調整部分21_111可以包括第一反相器IV11和第二反相器IV12以及延遲器Delay。第一反相器IV11可以被配置成輸出未經過延遲器Delay的內部時脈DLLCLK，第二反相器IV12可以被配置成輸出經過延遲器Delay的內部時脈DLLCLK。第一反相器IV11和第二反相器IV12可以根據權重來混合時脈的相位。在第一相位調整部分21_111中，可以藉 由外部電壓VDD和接地電壓VSS來鎖定權重。
第二相位調整部分21_112也可以包括第三反相器IV13和第四反相器IV14以及延遲器Delay。第三反相器IV13可以被配置成回應於傳送到第三反相器IV13而未經過延遲器Delay輸出之第一相位調整部分21_111來輸出信號。不同於第三反相器IV13，第四反相器IV14可以被配置成回應於第一相位調整部分21_111經過延遲器Delay的輸出來輸出信號。第三反相器IV13和第四反相器IV14可以根據權重來混合時脈的相位。例如，在第二相位調整部分21_112中，可以藉由外部電壓VDD和接地電壓VSS來鎖定權重。
第二時脈調整部分21_12可以被配置成產生用於確定占空校正時脈DCCCLK的下降邊緣之相位的第二時脈FCLK。因此，第二時脈調整部分21_12處的延遲量根據占空比控制碼C<0：15>來確定。
第二時脈調整部分21_12可以包括第三相位調整部分21_121和第四相位調整部分21_122。
第三相位調整部分21_121可以包括第五反相器IV21和第六反相器IV22以及延遲器Delay。第五反相器IV21可以被配置成輸出未經過延遲器Delay的內部時脈DLLCLK，第六反相器IV22可以被配置成輸出經過延遲器Delay的內部時脈DLLCLK。第五反相器IV21和第六反相器IV22可以根據權重來混合時脈的相位。例如，在第三相位調整部分21_121中，可以根據占空比控制碼C<0：15>中的碼C<0：7>來確定權重。當碼C<0：7>全部都被初始地設定成高位準然後順序地變成低位準時，第二時脈FCLK的相位可以移動。其中，CB<0：7>為碼C<0：7>之反相碼。
第四相位調整部分21_122也可以包括第七反相器IV23和第八反相器IV24以及延遲器Delay。第七反相器IV23可以被配置成回應於傳送到第七反相器IV23而未經過延遲器Delay的輸出之第三相位調整部分21_121來輸出信號。不同於第七反相器IV23，第八反相器IV24可以被配置成回應於第三相位調整部分21_121經過延遲器Delay的輸出來輸出信號。第七反相器IV23和第八反相器IV24可以根據權重來混合時脈的相位。例如，在第四相位調整部分21_122中，可以根據占空比控制碼C<0：15>中的碼C<8：15>來確定權重。當碼C<8：15>全部都被初始地設定成低位準然後順序地變成高位準時，第二時脈FCLK的相位可以移動。其中，CB<8：15>為碼C<8：15>之反相碼。
即，根據一個實施例的占空比調整部21_1在不改變占空校正時脈DCCCLK的上升邊緣之相位的情況下藉由改變占空校正時脈DCCCLK的下降邊緣之相位來調整占空比。
第4A圖說明小於50%的時脈的占空比。
為了將時脈的占空比校正到50%，占空比調整部21_1可以移動占空校正時脈DCCCLK的下降邊緣之相位。
占空比調整部21_1可以不改變用於確定占空校正時脈DCCCLK的上升邊緣之相位的第一時脈RCLK的相位，而是可以將用於確定占空校正時脈DCCCLK的下降邊緣之相位之第二時脈FCLK的相位移動一預定量。
第4B圖說明大於50%的時脈的占空比。
為了將時脈的占空比校正到50%，占空比調整部21_1可以 移動占空校正時脈DCCCLK的下降邊緣之相位。
占空比調整部21_1可以不改變用於確定占空校正時脈DCCCLK的上升邊緣之相位的第一時脈RCLK的相位，而是可以將用於確定占空校正時脈DCCCLK的下降邊緣之相位之第二時脈FCLK的相位移動一預定量。
然而，在僅藉由改變占空校正時脈DCCCLK的下降邊緣之相位來校正占空比的方法中，占空比的校正範圍可能受到限制。為了擴大校正範圍，當延遲鎖定環10被鎖定然後改變占空校正時脈DCCCLK的上升邊緣之相位時，可能產生資料輸出定時錯誤。
在第5圖中，半導體裝置可以包括延遲鎖定環100和占空比校正區塊200。
延遲鎖定環100可以被配置成接收外部時脈EXTCLK以及產生內部時脈DLLCLK。在去啟動的狀態下，延遲鎖定環100可以輸出外部時脈EXTCLK作為內部時脈DLLCLK。在啟動的狀態下，延遲鎖定環100可以將外部時脈EXTCLK延遲可變延遲量並且輸出內部時脈DLLCLK。藉由以外部時脈EXTCLK的n(n是自然數)個週期對半導體裝置的資料輸出路徑的延遲量模型化而獲得的模型延遲值tREP是確定上述可變延遲量的值的一個因素。當從占空比校正區塊200施加啟動的第一占空比校正結束信號RDCC_END時，延遲鎖定環100可以被啟動。
占空比校正區塊200可以被配置成接收內部時脈DLLCLK、校正內部時脈DLLCLK的占空比、以及輸出占空校正時脈DCCCLK。根據一個實施例的占空比校正區塊200可以回應於DLL重置信 號DLLRST而調整占空校正時脈DCCCLK的上升邊緣之相位。這裏，DLL重置信號DLLRST可以用於將延遲鎖定環100重置。此外，占空比校正區塊200可以回應於在延遲鎖定環100被鎖定時啟動的DLL鎖定信號而調整占空校正時脈DCCCLK的下降邊緣之相位，由此校正占空比。
延遲鎖定環100可以包括：可變延遲單元110、延遲模型單元120以及相位比較單元130。
可變延遲單元110可以被配置成：回應於延遲量調整信號DLL_CTRL而將外部時脈EXTCLK延遲，以及產生內部時脈DLLCLK。
延遲模型單元120可以被配置成：將內部時脈DLLCLK延遲上述模型延遲值tREP，以及產生回饋時脈FBCLK。延遲模型單元120可以被配置成回應於第一占空比控制碼R<0：15>而調整模型延遲值，這將在下文詳細地描述。
相位比較單元130可以被配置成回應於第一占空比校正結束信號RDCC_END而操作。即，當接收到啟動的第一占空比校正結束信號RDCC_END時，相位比較單元130可以將外部時脈EXTCLK的相位與回饋時脈FBCLK的相位進行比較，並且可以根據比較的結果來產生延遲量調整信號DLL_CTRL。相位比較單元130可以被配置成改變延遲量調整信號DLL_CTRL的值直到外部時脈EXTCLK的相位與回饋時脈FBCLK的相位一致為止。當外部時脈EXTCLK的相位與回饋時脈FBCLK的相位一致時，相位比較單元130將延遲量調整信號DLL_CTRL的值鎖定，並且啟動DLL鎖定信號DLL_LOCK使得延遲鎖定環被鎖定。
在第6圖中，占空比校正區塊200可以包括校正單元210。
校正單元210可以包括：占空比調整部211、占空比控制碼產生部212、以及占空比檢測部213。
占空比檢測部213可以被配置成：當占空比校正致能信號DCCEN被啟動時，檢測占空校正時脈DCCCLK的占空比，以及產生增量信號INC和/或減量信號DEC。例如，當占空校正時脈DCCCLK的占空比大於50%時，占空比檢測部213可以啟動減量信號DEC。當占空校正時脈DCCCLK的占空比小於50%時，占空比檢測部213可以啟動增量信號INC。
占空比控制碼產生部212可以被配置成：當第一校正致能信號DCCREN被啟動時，回應於增量信號INC和/或減量信號DEC而調整和輸出第一占空比控制碼R<0：15>。此外，占空比控制碼產生部212可以被配置成：當第二校正致能信號DCCFEN被啟動時，回應於增量信號INC和/或減量信號DEC而調整和輸出第二占空比控制碼F<0：15>。在第一占空比控制碼R<0：15>和第二占空比控制碼F<0：15>中，碼R<0：7>和F<0：7>可以被設定成高位準作為初始值，碼R<8：15>和F<8：15>可以被設定成低位準作為初始值。
占空比調整部211可以被配置成：回應於第一占空比控制碼R<0：15>和第二占空比控制碼F<0：15>而校正內部時脈DLLCLK的占空比，以及產生占空校正時脈DCCCLK。占空比調整部211可以回應於第一占空比控制碼R<0：15>而調整占空校正時脈DCCCLK的上升邊緣之相位，以及可以回應於第二占空比控制碼F<0：15>而調整占空校正時脈DCCCLK的下降邊緣之相位。以下將描述占空比調整部211的詳細配置。
占空比校正區塊200還可以包括：占空比校正致能信號產生 單元220、占空比鎖定檢測單元230、以及占空比校正結束信號產生單元240。
占空比鎖定檢測單元230可以包括：第一鎖定檢測部231和第二鎖定檢測部232。
第一鎖定檢測部231可以被配置成：回應於啟動的DLL重置信號DLLRST而檢測增量信號INC和減量信號DEC上的變化以及產生第一占空比鎖定信號RDCC_LOCK。檢測到的增量信號INC和/或減量信號DEC上的連續變化可以表示占空比正在被調整為50%。然後，第一鎖定檢測部231可以啟動第一占空比鎖定信號RDCC_LOCK。
第二鎖定檢測部232可以被配置成：回應於啟動的DLL鎖定信號DLL_LOCK而檢測增量信號INC和減量信號DEC上的變化以及產生第二占空比鎖定信號FDCC_LOCK。檢測到的增量信號INC和/或減量信號DEC上的連續變化可以表示占空比正在被調整為50%。然後，第二鎖定檢測部232可以啟動第二占空比鎖定信號FDCC_LOCK。
占空比校正結束信號產生單元240可以包括：第一占空比校正結束信號產生部241和第二占空比校正結束信號產生部242。
第一占空比校正結束信號產生部241可以被配置成：回應於啟動的第一占空比鎖定信號RDCC_LOCK而啟動第一占空比校正結束信號RDCC_END。此外，當第一占空比控制碼R<0：15>中的碼R<0>變成低位準、或者第一占空比控制碼R<0：15>中的碼R<15>變成高位準時，第一占空比校正結束信號產生部241可以啟動第一占空比校正結束信號RDCC_END。這是因為不再有可利用第一占空比控制碼R<0：15>來進行的占空比校正。
第一占空比校正結束信號產生部241可以包括：反相器IV2，該反相器IV2被配置成將碼R<0>反相；以及或閘OR3，該或閘OR3被配置成接收第一占空比鎖定信號RDCC_LOCK、反相的碼R<0>、以及碼R<15>，並且輸出第一占空比校正結束信號RDCC_END。
第二占空比校正結束信號產生部242可以被配置成：回應於啟動的第二占空比鎖定信號FDCC_LOCK而啟動第二占空比校正結束信號FDCC_END。此外，當第二占空比控制碼F<0：15>中的碼F<0>變成低位準、或者第二占空比控制碼F<0：15>中的碼F<15>變成高位準時，第二占空比校正結束信號產生部242可以啟動第二占空比校正結束信號FDCC_END。這是因為不再有可利用第二占空比控制碼F<0：15>來進行的占空比校正。
第二占空比校正結束信號產生部242可以包括：反相器IV3，該反相器IV3被配置成將碼F<0>反相；以及或閘OR4，該或閘OR4被配置成接收第二占空比鎖定信號FDCC_LOCK、反相的碼F<0>、以及碼F<15>，並且輸出第二占空比校正結束信號FDCC_END。
占空比校正致能信號產生單元220可以被配置成：回應於DLL重置信號DLLRST而啟動第一校正致能信號DCCREN，以及回應於第一占空比校正結束信號RDCC_END而去啟動被啟動的第一校正致能信號DCCREN。此外，占空比校正致能信號產生單元220可以被配置成回應於DLL鎖定信號DLL_LOCK而啟動第二校正致能信號DCCFEN。此外，占空比校正致能信號產生單元220可以被配置成回應於第二占空比校正結束信號FDCC_END而去啟動被啟動的第二校正致能信號DCCFEN。此外，當第一校正致能信號DCCREN和第二校正致能信號DCCFEN中的一個被啟 動時，占空比校正致能信號產生單元220可以啟動占空比校正致能信號DCCEN。
占空比校正致能信號產生單元220可以包括：第一互斥或閘XOR2和第二互斥或閘XOR3、第一及閘AD2和第二及閘AD3、以及或閘OR2。
第一互斥或閘XOR2可以被配置成接收DLL重置信號DLLRST和第一占空比校正結束信號RDCC_END。第一及閘AD2可以被配置成接收DLL重置信號DLLRST和第一互斥或閘XOR2的輸出信號，以及輸出第一校正致能信號DCCREN。
第二互斥或閘XOR3可以被配置成接收DLL鎖定信號DLL_LOCK和第二占空比校正結束信號FDCC_END。第二及閘AD3可以被配置成接收DLL鎖定信號DLL_LOCK和第二互斥或閘XOR3的輸出信號，以及輸出第二校正致能信號DCCFEN。
或閘OR2可以被配置成接收第一校正致能信號DCCREN和第二校正致能信號DCCFEN，以及輸出占空比校正致能信號DCCEN。
在第7圖中，占空比調整部211可以包括：第一時脈調整部分211_1、第二時脈調整部分211_2、以及占空校正時脈產生部分211_3。
第一時脈調整部分211_1可以被配置成：回應於第一占空比控制碼R<0：15>而調整內部時脈DLLCLK的相位，以及輸出第一時脈RCLK。
第二時脈調整部分211_2可以被配置成：回應於第二占空比控制碼F<0：15>而調整內部時脈DLLCLK的相位，以及輸出第二時脈 FCLK。
占空校正時脈產生部分211_3可以被配置成產生占空校正時脈DCCCLK，該占空校正時脈DCCCLK在第一時脈RCLK的上升邊緣上升並且在第二時脈FCLK的下降邊緣下降。
第一時脈調整部分211_1可以被配置成產生用於確定占空校正時脈DCCCLK的上升邊緣之相位的第一時脈RCLK。因此，第一時脈調整部分211_1處的延遲量回應於第一占空比控制碼R<0：15>來確定。
第一時脈調整部分211_1可以包括第一相位調整部分211_11和第二相位調整部分211_12。
第一相位調整部分211_11可以包括：第一反相器IV31和第二反相器IV32以及延遲器Delay。第一反相器IV31可以被配置成輸出未經過延遲器Delay的內部時脈DLLCLK，第二反相器IV32可以被配置成輸出經過延遲器Delay的內部時脈DLLCLK。第一反相器IV31和第二反相器IV32可以根據權重來混合時脈的相位。在第一相位調整部分211_11中，可以根據第一占空比控制碼R<0：15>中的碼R<0：7>來確定權重。當碼R<0：7>全部都被初始地設定成高位準然後順序地變成低位準時，第一時脈RCLK的相位可以移動。其中，RB<0：7>為碼R<0：7>之反相碼。
第二相位調整部分211_12也包括第三反相器IV33和第四反相器IV34以及延遲器Delay。第三反相器IV33被配置成回應於傳送到第三反相器IV33而未經過延遲器Delay的輸出之第一相位調整部分211_11來輸出信號。不同於第三反相器IV33，第四反相器IV34可以被配置成回應於第一相位調整部分211_11經過延遲器Delay的輸出來輸出信號。第三反相器 IV33和第四反相器IV34可以根據權重來混合時脈的相位。例如，在第二相位調整部分211_12中，可以根據第一占空比控制碼R<0：15>中的碼R<8：15>來確定權重。當碼R<8：15>全部都被初始地設定成低位準然後順序地變成高位準時，第一時脈RCLK的相位可以移動。其中，RB<8：15>為碼R<8：15>之反相碼。
當改變占空校正時脈DCCCLK的上升邊緣之相位時，由於這表示半導體裝置的資料輸出路徑的延遲量上的改變，所以在延遲鎖定環100的延遲模型單元120中應當反映出改變的延遲量。因此，可以將第一占空比控制碼R<0：15>施加到延遲模型單元120，並且延遲模型單元120可以回應於第一占空比控制碼R<0：15>而調整模型延遲值tREP。
延遲模型單元120可以在第一占空比控制碼R<0：15>增加時將模型延遲值的延遲量增加，以及可以在第一占空比控制碼R<0：15>減小時將模型延遲值的延遲量減小。
第二時脈調整部分211_2可以被配置成產生用於確定占空校正時脈DCCCLK的下降邊緣之相位的第二時脈FCLK。因此，第二時脈調整部分211_2處的延遲量根據第二占空比控制碼F<0：15>來確定。
第二時脈調整部分211_2可以包括第三相位調整部分211_21和第四相位調整部分211_22。
第三相位調整部分211_21可以包括第五反相器IV41和第六反相器IV42以及延遲器Delay。第五反相器IV41可以被配置成輸出未經過延遲器Delay的內部時脈DLLCLK，第六反相器IV42可以被配置成輸出經過延遲器Delay的內部時脈DLLCLK。第五反相器IV41和第六反相器IV42 可以根據權重來混合時脈的相位。例如，在第三相位調整部分211_21中，可以根據第二占空比控制碼F<0：15>中的碼F<0：7>來確定權重。當碼F<0：7>全部都被初始地設定成高位準然後順序地變成低位準時，第二時脈FCLK的相位可以移動。其中，FB<0：7>為碼F<0：7>之反相碼。
第四相位調整部分211_22可以包括第七反相器IV43和第八反相器IV44以及延遲器Delay。第七反相器IV43可以被配置成回應於傳送到第七反相器IV43而未經過延遲器Delay的輸出之第三相位調整部分211_21來輸出信號。不同於第七反相器IV43，第八反相器IV44可以被配置成回應於第三相位調整部分211_21經過延遲器Delay的輸出來輸出信號。第七反相器IV43和第八反相器IV44可以根據權重來混合時脈的相位。例如，在第四相位調整部分211_22中，可以根據第二占空比控制碼F<0：15>中的碼F<8：15>來確定權重。當碼F<8：15>全部都被初始地設定成低位準然後順序地變成高位準時，第二時脈FCLK的相位可以移動。其中，FB<8：15>為碼F<8：15>之反相碼。
第8A圖說明小於50%的時脈的占空比。
為了將時脈的占空比校正成50%，占空比調整部211可以在延遲鎖定環的初始化操作中回應於第一占空比控制碼R<0：15>而將第一時脈RCLK的相位移動預定的量。
然後，當延遲鎖定環操作並且鎖定內部時脈DLLCLK時，占空比調整部2111可以根據第二占空比控制碼F<0：15>而將第二時脈FCLK的相位移動預定的量。
最後，占空校正時脈DCCCLK的占空比可以被校正成50% 並且輸出該占空校正時脈DCCCLK。
第8B圖說明大於50%的時脈的占空比。
為了將時脈的占空比校正成50%，占空比調整部211可以在延遲鎖定環的初始化操作中回應於第一占空比控制碼R<0：15>而將第一時脈RCLK的相位移動預定的量。
然後，當延遲鎖定環操作並且鎖定內部時脈DLLCLK時，占空比調整部211可以根據第二占空比控制碼F<0：15>而將第二時脈FCLK的相位移動預定的量。
最後，占空校正時脈DCCCLK的占空比可以被校正成50%並且輸出該占空校正時脈DCCCLK。
第8A圖和第8B圖中所示的操作波形圖說明瞭根據一個實施例的操作，但本發明不局限於此。
根據一個實施例的占空比校正區塊200可以在延遲鎖定環100調整內部時脈DLLCLK的相位之前調整占空校正時脈DCCCLK的上升邊緣之相位並且可以校正內部時脈DLLCLK的占空比。然後，當延遲鎖定環100操作並且產生補償了資料輸出路徑的延遲量的內部時脈DLLCLK時，占空比校正區塊200可以調整占空校正時脈DCCCLK的下降邊緣之相位並且可以再次校正內部時脈DLLCLK的占空比。
即，根據一個實施例的占空比校正區塊200可以在延遲鎖定環100被鎖定之前和之後藉由改變占空校正時脈DCCCLK的上升邊緣之相位或下降邊緣之相位來調整占空比。
如上該，根據一個實施例的半導體裝置可以在延遲鎖定環操 作之前藉由調整時脈的上升邊緣之相位來校正占空比。在第9圖中，半導體裝置可以藉由調整第一時脈RCLK的相位以調整占空校正時脈DCCCLK的上升邊緣之相位來執行第一占空比校正(S1)。
第一占空比校正步驟(S1)可以包括：檢測占空校正時脈DCCCLK的占空比並且產生第一占空比控制碼R<0：15>的步驟，以及回應於第一占空比控制碼R<0：15>而調整第一時脈RCLK的相位並且校正占空比的步驟。
當完成第一占空比校正步驟(S1)時，半導體裝置可以將外部時脈EXTCLK延遲可變延遲量，以及可以在延遲鎖定步驟(S2)中產生鎖定的內部時脈DLLCLK(例如，鎖定的DLL時脈)。
延遲鎖定步驟(S2)可以包括：回應於第一占空比控制碼R<0：15>而調整模型延遲值的步驟，將DLL時脈延遲模型延遲值並且產生回饋時脈FBCLK的步驟，以及調整可變延遲量直到外部時脈EXTCLK的相位與回饋時脈FBCLK的相位一致為止並且產生DLL時脈的步驟。
當完成延遲鎖定步驟(S2)時，半導體裝置可以調整時脈的下降邊緣之相位以校正占空比。即，半導體裝置可以藉由調整第二時脈FCLK的相位以調整占空校正時脈DCCCLK的下降邊緣之相位來執行第二占空比校正(S3)。
第二占空比校正步驟(S3)可以包括：檢測占空校正時脈DCCCLK的占空比並且產生第二占空比控制碼F<0：15>的步驟，以及回應於第二占空比控制碼F<0：15>而調整第二時脈FCLK的相位並且校正占空比的步驟。
儘管以上已經描述了某些實施例，但是本技術領域中具有通常知識者將會理解的是，描述的實施例僅僅是示例性的。因此，不應基於所描述的實施例來限制本文描述的半導體裝置及其時脈占空比校正方法。
100‧‧‧延遲鎖定環
110‧‧‧可變延遲單元
120‧‧‧延遲模型單元
130‧‧‧相位比較單元
200‧‧‧占空比校正區塊
DCCCLK‧‧‧占空校正時脈
DLL_LOCK‧‧‧DLL鎖定信號
DLLCLK‧‧‧內部時脈
DLLRST‧‧‧DLL重置信號
DLL_CTRL‧‧‧延遲量調整信號
EXTCLK‧‧‧外部時脈
FBCLK‧‧‧回饋時脈
R<0：15>‧‧‧第一占空比控制碼
RDCC_END‧‧‧第一占空比校正結束信號

Claims (19)

  1. 一種半導體裝置的占空比校正方法，包括以下步驟：第一占空比校正步驟：當藉由校正外部時脈的占空比而產生占空校正時脈時，調整該占空校正時脈的上升邊緣之相位；延遲鎖定步驟：當第一占空比校正結束信號被致能時，將該外部時脈延遲可變延遲量，並且產生鎖定的DLL時脈；以及第二占空比校正步驟：當DLL鎖定信號被致能時，調整該占空校正時脈的下降邊緣之相位，其中當該占空校正時脈的上升邊緣的相位調整完成時，該第一占空比校正步驟致能該第一占空比校正結束信號，並且當外部時脈的相位與回饋時脈的相位一致時，該延遲鎖定步驟致能該DLL鎖定信號。
  2. 如申請專利範圍第1項所述之占空比校正方法，其中該第一占空比校正步驟包括以下步驟：檢測該占空校正時脈的占空比，並且產生第一占空比控制碼；以及回應於該第一占空比控制碼來調整該占空校正時脈的上升邊緣之相位。
  3. 如申請專利範圍第2項所述之占空比校正方法，其中該延遲鎖定步驟包括以下步驟：回應於該第一占空比控制碼來調整模型延遲值；將該DLL時脈延遲該模型延遲值，並且產生回饋時脈；以及調整該可變延遲量直到該外部時脈的相位與該回饋時脈的相位一致為止，並且產生該DLL時脈。
  4. 如申請專利範圍第1項所述之占空比校正方法，其中該第二占空比校正步驟包括以下步驟：檢測該占空校正時脈的占空比，並且產生第二占空比控制碼；以及回應於該第二占空比控制碼來調整該占空校正時脈的下降邊緣之相位。
  5. 一種半導體裝置，包括：一占空比校正區塊，係被配置成：藉由校正內部時脈的占空比來產生占空校正時脈、在延遲鎖定環被重置時調整該占空校正時脈的上升邊緣之相位、以及在DLL鎖定信號被致能時接收該DLL鎖定信號並調整該占空校正時脈的下降邊緣之相位；以及該延遲鎖定環，係被配置成：接收外部時脈與第一占空比校正結束信號以輸出該內部時脈，以及當該第一占空比校正結束信號被致能時，將該外部時脈延遲可變延遲量以輸出該內部時脈，其中當該延遲鎖定環被鎖定時，該延遲鎖定環致能該DLL鎖定信號，並且當該占空校正時脈的上升邊緣之相位調整完成時，該占空比校正區塊致能該第一占空比校正結束信號。
  6. 如申請專利範圍5所述之半導體裝置，其中該占空比校正區塊包括：一占空比校正致能信號產生單元，係被配置成：回應於啟動的鎖定信號而啟動占空比校正致能信號，以及在占空比校正結束信號被啟動時將該占空比校正致能信號去啟動；一占空比鎖定檢測單元，係被配置成：回應於啟動的占空比校正致 能信號而檢測增量信號和減量信號上的變化，以及產生占空比鎖定信號；以及一占空比校正結束信號產生單元，係被配置成：回應於啟動的占空比鎖定信號而啟動該占空比校正結束信號。
  7. 如申請專利範圍第5項所述之半導體裝置，其中該延遲鎖定環包括：一變延遲單元，係被配置成：回應於延遲量調整信號而調整該外部時脈的延遲量，以及輸出該內部時脈；一延遲模型單元，係被配置成：將該內部時脈延遲模型延遲值，以及產生回饋時脈；以及一相位比較單元，係被配置成：將該外部時脈的相位與該回饋時脈的相位進行比較以產生該延遲量調整信號，以及產生在該外部時脈的相位與該回饋時脈的相位一致時被啟動的DLL鎖定信號。
  8. 如申請專利範圍第5項所述之半導體裝置，其中該占空比校正區塊包括：一占空比校正致能信號產生單元，係被配置成：回應於DLL重置信號而啟動第一校正致能信號、回應於DLL鎖定信號而啟動第二校正致能信號、以及當該第一校正致能信號和該第二校正致能信號中的一個被啟動時啟動該占空比校正致能信號。
  9. 如申請專利範圍第8項所述之半導體裝置，其中該占空比校正區塊包括：一校正單元，係被配置成：回應於該第一校正致能信號而調整該占空校正時脈的上升邊緣之相位，以及回應於該第二校正致能信號而調整該占空校正時脈的下降邊緣之相位。
  10. 如申請專利範圍第9項所述之半導體裝置，其中該校正單元更包括：一占空比檢測部，係被配置成：當該占空比校正致能信號被啟動時，檢測該占空校正時脈的占空比，以及產生增量信號和減量信號；一占空比控制碼產生部，係被配置成：當該第一校正致能信號被啟動時回應於該增量信號和該減量信號而調整第一占空比控制碼，以及當該第二校正致能信號被啟動時回應於該增量信號和該減量信號而調整第二占空比控制碼；以及一占空比調整部，係被配置成回應於該第一占空比控制碼和該第二占空比控制碼而校正該內部時脈的占空比。
  11. 如申請專利範圍第10項所述之半導體裝置，其中該占空比調整部包括：一第一時脈調整部分，係被配置成回應於該第一占空比控制碼而調整該內部時脈的相位以及輸出第一時脈；一第二時脈調整部分，係被配置成回應於該第二占空比控制碼而調整該內部時脈的相位以及輸出第二時脈；以及一占空校正時脈產生部分，該占空校正時脈產生部分被配置成產生在該第一時脈的上升邊緣上升並且在該第二時脈的下降邊緣下降之占空校正時脈。
  12. 如申請專利範圍第10項所述之半導體裝置，其中該占空比校正區塊更包括：一第一鎖定檢測部，係被配置成：回應於啟動的DLL重置信號而檢測該增量信號和該減量信號並且產生第一占空比鎖定信號；以及 一第二鎖定檢測部，係被配置成：回應於啟動的DLL鎖定信號而檢測該增量信號和該減量信號並且產生第二占空比鎖定信號。
  13. 如申請專利範圍第12項所述之半導體裝置，其中該占空比校正區塊更包括：一第一占空比校正結束信號產生部，係被配置成當該第一占空比鎖定信號被啟動時產生第一占空比校正結束信號；以及一第二占空比校正結束信號產生部，係被配置成當該第二占空比鎖定信號被啟動時產生第二占空比校正結束信號。
  14. 如申請專利範圍第13項所述之半導體裝置，其中該占空比校正致能信號產生單元還被配置成：當該第一占空比校正結束信號被啟動時將啟動的第一校正致能信號去啟動，以及當該第二占空比校正結束信號被啟動時將啟動的第二校正致能信號去啟動。
  15. 如申請專利範圍第13項之半導體裝置，其中該相位比較單元還被配置成：回應於啟動的第一占空比校正結束信號而將該外部時脈的相位和該回饋時脈的相位進行比較，以產生延遲量調整信號。
  16. 如申請專利範圍第10項所述之半導體裝置，其中該延遲模型單元還被配置成回應於該第一占空比控制碼而調整模型延遲值。
  17. 如申請專利範圍第16項所述之半導體裝置，其中該延遲模型單元還被配置成：當該第一占空比控制碼增加時將該模型延遲值的延遲量增加，以及當該第一占空比控制碼減小時將該模型延遲值的延遲量減小。
  18. 一種半導體裝置的占空比校正方法，包括以下步驟： 藉由調整時脈的第一邊邊緣之相位來校正占空比，並且產生占空校正時脈；以及當第一占空比校正結束信號被致能時，藉由將該占空校正時脈延遲可變延遲量來執行延遲鎖定，並且產生鎖定的DLL時脈，其中校正占空比的步驟包括以下步驟：檢測該占空校正時脈的佔空比，回應於檢測該占空校正時脈的佔空比的結果而啟動增量信號和減量信號中的一個，回應於該增量信號和該減量信號而產生第一占空比控制碼，回應於該增量信號和該減量信號而致能該第一占空比校正結束信號；以及回應於該第一占空比控制碼而調整時脈的第一邊緣的相位，其中當該占空校正時脈的上升邊緣的相位調整完成時，該第一占空比校正步驟致能該第一占空比校正結束信號，並且當外部時脈的相位與回饋時脈的相位一致時，延遲鎖定步驟致能DLL鎖定信號。
  19. 如申請專利範圍第18項所述之占空比校正方法，其中，該第一邊邊緣包括一上升邊緣。
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