KR20080002588A - 지연고정루프회로 - Google Patents

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Abstract

본 발명은 외부클럭을 입력받아 버퍼링하여 기준클럭을 출력하는 제 1 버퍼와; 상기 기준클럭을 제 1 지연구간만큼 지연시켜 출력하는 제 1 지연부와; 상기 제 1 지연부로부터의 신호를, 제 2 지연구간만큼 지연시켜 피드백클럭을 출력하는 제 2 지연부와; 상기 기준클럭과 상기 피드백클럭의 위상을 비교하여 상기 제 1 지연부의 지연동작을 제어하기 위한 위상제어신호를 출력하는 위상검출부와; 외부전압의 변화를 감지하여, 상기 외부전압의 변화량에 대응하여 상기 제 2 지연부의 제 2 지연구간을 보정하여 조절하는 보정부를 포함하여 구성되는 지연고정루프회로에 관한 것이다.
지연고정루프회로

Description

지연고정루프회로{Delay Locked Loop Circuit}
도 1은 종래 기술에 의한 지연고정루프회로의 구성을 도시한 것이다.
도 2는 본 발명에 의한 일 실시예에 따른 지연고정루프회로의 구성을 도시한 것이다.
도 3은 본 실시예의 지연고정루프회로에 포함된 전압변화감지부의 동작을 설명하기 위한 타이밍도를 도시한 것이다.
본 발명은 지연고정루프회로에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치에서 외부전압의 변동시 지연고정루프회로에서 라킹(locking)된 지연값이 변동되어 출력데이터와 내부클럭 간에 동기 불일치가 발생하는 것을 방지함으로써, 정확한 데이터가 출력될 수 있도록 하는 지연고정루프회로에 관한 것이다.
통상적으로, 시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 기준 신호로 사용되고 있으며, 에러(error) 없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연(클럭 스큐(clock skew))이 발생하게 되는데, 이러한 시간 지연을 보상하여 DQ 데이터나 DQ 스트로브가 외부 클럭과 동일한 위상을 갖도록 내부클럭의 위상을 적정 수준으로 조절하기 위하여 위상고정루프(phase locked loop, PLL), 지연고정루프(delay locked loop, DLL) 등이 사용되고 있다.
기존에는 PLL이 널리 사용되어 왔으나, PLL에 비해 잡음(noise)의 영향을 덜 받는 DLL의 장점 때문에 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 동기식 반도체 메모리에서는 DLL이 널리 사용되고 있다.
도 1은 종래 기술에 의한 지연고정 루프회로의 구성을 도시한 것으로서, 이를 참조하여 종래 지연고정루프회로의 동작을 설명한다.
먼저, 버퍼(101)에서는 외부클럭(CLK)을 버퍼링하여 기준클럭(ref_clk)을 출력한다. 그리고, 제 1 지연부(102)는 상기 버퍼(101)로부터 출력되는 기준클럭(ref_clk)를 소정 구간만큼 지연시켜서 출력하며, 이 때 지연 시간은 지연제어부(105)의 제어를 받아 결정된다. 그리고, 버퍼(106)는 상기 제 1 지연부(102)로부터 공급되는 신호를 버퍼링하여 내부클럭(int_clk)을 출력한다. 그리고, 데이터 출력버퍼(107)는 셀 어레이로부터 공급되는 데이터를 내부클럭(int_clk)에 동기하여 출력한다.
한편, 제 2 지연부(103)는 제 1 지연부(102)로부터 공급되는 신호를 소정 구간만큼 지연시켜서 피드백클럭(fb_clk)을 출력한다. 여기서, 제 2 지연부(103)는 외부클럭(CLK)이 버퍼(101)에 입력되어 제 1 지연부(102)에 이르기까지의 지연요소(d1)와 버퍼(106)에 입력되어 데이터가 출력될 때까지의 지연요소(d2)를 모델링한 소정 지연구간(d1+d2)을 가지며, 제 2 지연부(103)는 제 1 지연부(102)의 출력신호를 상기 지연구간만큼 지연시켜 피드백클럭(fb_clk)을 출력한다. 원칙적으로 외부클럭(CLK)과 DQ 스트로브의 동기화가 정확하게 이루지기 위해서는 이하에서 설명될 위상검출부(104)에 입력되는 기준클럭(ref_clk)과 피드백클럭(fb_clk)의 위상이 일치해야 한다.
위상검출부(104)는 상기 기준클럭(ref_clk)과 상기 제 2 지연부(103)로부터의 피드백클럭(fb_clk)의 위상을 비교하여, 지연제어부(105)의 동작을 제어하는 위상제어신호를 출력한다. 즉, 위상검출부(104)는 기준클럭(ref_clk)과 피드백클럭(fb_clk)의 위상을 비교하여 그 결과에 따라 제 1 지연부(102)의 지연동작을 제어하기 위한 위상제어신호를 출력한다.
지연제어부(105)는 위상제어신호에 응답하여 제 1 지연부(102)로 하여금 그 지연구간을 순차적으로 증감시키도록 제어하고, 이에 따라, 피드백경로를 통해 공급되는 피드백클럭(fb_clk)과 기준클럭(refclk) 간에 동기화가 유지될 수 있도록 한다.
그런데, 이러한 종래의 지연고정루프회로에서는 시스템 환경, 특히 외부전압의 변동이 발생할 경우 라킹(locking)된 지연값이 변동되어 출력데이터와 내부클럭 간에 동기불일치가 발생하는 문제점이 있었다. 즉, 외부전압이 증가하면 반도체 장치에 사용되는 클럭의 주파수도 이에 비례하여 증가하게 된다. 그리고, 이에 영향 을 받아 종래에는 외부전압의 변동이 발생할 경우 제 2 지연부(103)를 구성하는 각 지연 파라미터에 변동이 발생함으로 말미암아 상기 지연구간(d1+d2)이 변하는 현상이 발생하였다. 이에 따라, 피드백클럭(fb_clk)의 위상이 변하게 되어 내부클럭(int_clk)의 위상이 변함으로써, 결국에는 출력데이터와 내부클럭(int_clk) 간에 동기 불일치가 발생하여 부정확한 데이터가 출력되는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 외부전압의 변동시 지연고정루프회로에서 라킹(locking)된 지연값이 변동되어 출력데이터와 내부클럭 간에 동기 불일치가 발생하는 것을 방지함으로써, 정확한 데이터가 출력될 수 있도록 하는 지연고정루프회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 외부클럭을 입력받아 버퍼링하여 기준클럭을 출력하는 제 1 버퍼와; 상기 기준클럭을 제 1 지연구간만큼 지연시켜 출력하는 제 1 지연부와; 상기 제 1 지연부로부터의 신호를, 반도체 장치의 내부 지연요소를 모델링하여 얻어진 소정 제 2 지연구간만큼 지연시켜 피드백클럭을 출력하는 제 2 지연부와; 상기 기준클럭과 상기 피드백클럭의 위상을 비교하여 상기 제 1 지연부의 지연동작을 제어하기 위한 위상제어신호를 출력하는 위상검출부와; 외부전압의 변화를 감지하여, 상기 외부전압의 변화량에 대응하여 상기 제 2 지연부의 제 2 지연구간을 보정하여 조절하는 보정부를 포함하여 구성되는 지연고정루프회로를 제공한다.
본 발명에서, 상기 보정부는 외부전압의 변화를 감지하여 소정 인에이블신호를 출력하는 전압변화감지부와; 상기 인에이블신호에 응답하여 소정 주기의 제어클럭을 생성하는 클럭발생기와; 상기 제어클럭을 카운팅하는 카운터와; 상기 카운터의 출력을 입력받아 상기 제 2 지연부의 제 2 지연구간을 보정하는 지연보정 제어부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 보정부는 외부전압과 클럭 주파수 간의 상관관계에 관한 데이터를 저장하고 있는 저장수단을 더 포함하되, 상기 클럭발생기는 상기 저장수단으로부터의 데이터를 입력받아 소정 주기의 상기 제어클럭을 생성하는 것이 바람직하다.
본 발명에서, 상기 전압변화 감지부는 상기 외부전압을 미분하여 상기 인에이블신호를 생성하는 미분기를 포함하는 것이 바람직하다.
본 발명에서, 상기 미분기는 상기 외부전압의 변화율이 소정값을 초과할 때 상기 인에이블신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 위상제어신호에 응답하여 상기 제 1 지연부를 제어하는 지연제어부와; 상기 제 1 지연부로부터의 신호를 버퍼링하여 내부클럭을 발생시키는 제 2 버퍼를 더 포함하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시 예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명에 의한 일 실시예에 따른 지연고정루프회로의 구성을 도시한 것으로서, 이를 참조하여 본 실시예에 의한 지연고정루프회로의 구성을 설명하면 다음과 같다.
도 2에 도시된 바와 같이, 본 실시예에 따른 지연고정루프회로는 외부클럭(CLK)을 입력받아 버퍼링하여 기준클럭(ref_clk)을 출력하는 버퍼(101)와; 기준클럭(ref_clk)을 제 1 지연구간만큼 지연시켜 출력하는 제 1 지연부(102)와; 제 1 지연부(102)로부터의 신호를, 반도체 장치의 내부 지연요소를 모델링하여 얻어진 소정 제 2 지연구간만큼 지연시켜 피드백클럭(fb_clk)을 출력하는 제 2 지연부(103)와; 기준클럭(ref_clk)과 피드백클럭(fb_clk)의 위상을 비교하여 상기 제 1 지연부(102)의 지연동작을 제어하기 위한 위상제어신호(p_ctr)를 출력하는 위상검출부(104)와; 외부전압(VDD)의 변화를 감지하여, 상기 외부전압(VDD)의 변화량에 대응하여 제 2 지연부(103)의 제 2 지연구간을 보정하여 조절하는 보정부(200)를 포함하여 구성된다.
상기 보정부(200)는 외부전압(VDD)의 변화를 감지하여 소정 인에이블신호(en1)를 출력하는 전압변화감지부(201)와; 인에이블신호(en1)에 응답하여 소정 주기의 제어클럭(clk1)을 생성하는 클럭발생기(205)와; 상기 제어클럭(clk1)을 카운팅하는 카운터(202)와; 외부전압(VDD)과 클럭 주파수 간의 상관관계에 관한 데이 터를 저장하고 있는 메모리(203)와; 상기 카운터(202)의 출력을 입력받아 상기 제 2 지연부(103)의 제 2 지연구간을 보정하는 지연보정 제어부(204)를 포함하여 구성된다. 상기에서, 상기 클럭발생기(205)는 상기 메모리(203)로부터의 데이터를 입력받아, 소정 주기의 상기 제어클럭(clk1)을 생성한다.
이와 같이 구성된 본 실시예의 동작을 도 2 및 도 3을 참조하여 구체적으로 설명한다.
먼저, 버퍼(101)에서는 외부클럭(CLK)을 버퍼링하여 기준클럭(ref_clk)을 출력한다. 그리고, 제 1 지연부(102)는 상기 버퍼(101)로부터 출력되는 기준클럭(ref_clk)을 소정 구간만큼 지연시켜서 출력하며, 이 때 지연 시간은 지연제어부(105)의 제어를 받아 결정된다. 그리고, 버퍼(106)는 상기 제 1 지연부(102)로부터 공급되는 신호를 버퍼링하여 내부클럭(int_clk)을 출력한다. 그리고, 데이터 출력버퍼(107)는 셀 어레이로부터 공급되는 데이터를 내부클럭(int_clk)에 동기하여 출력한다.
한편, 제 2 지연부(103)는 제 1 지연부(102)로부터 공급되는 신호를 소정 구간만큼 지연시켜서 피드백클럭(fb_clk)을 출력한다. 여기서, 제 2 지연부(103)는 외부클럭(CLK)이 버퍼(101)에 입력되어 제 1 지연부(102)에 이르기까지의 지연요소와 버퍼(106)에 입력되어 데이터가 출력될 때까지의 지연요소를 모델링한 소정 지연구간을 가지며, 제 2 지연부(103)는 제 1 지연부(102)의 출력신호를 상기 지연구간만큼 지연시켜 피드백클럭(fb_clk)을 출력한다.
위상검출부(104)는 상기 기준클럭(ref_clk)과 상기 제 2 지연부(103)로부터의 피드백클럭(fb_clk)의 위상을 비교하여, 지연제어부(105)의 동작을 제어하는 위상제어신호(p_ctr)를 출력한다. 즉, 위상검출부(104)는 기준클럭(ref_clk)과 피드백클럭(fb_clk)의 위상을 비교하여 그 결과에 따라 제 1 지연부(102)의 지연동작을 제어하기 위한 위상제어신호(p_ctr)를 출력한다.
지연제어부(105)는 위상제어신호(p_ctr)에 응답하여 제 1 지연부(102)로 하여금 그 지연구간을 순차적으로 증감시키도록 제어하고, 이에 따라, 피드백경로를 통해 공급되는 피드백클럭(fb_clk)과 기준클럭(refclk) 간에 동기화가 유지될 수 있도록 한다.
그런데, 상술한 바와 같이, 종래에는 지연고정루프회로에서 시스템 환경, 특히 외부전압의 변동이 발생할 경우 라킹(locking)된 지연값이 변동되어 출력데이터와 내부클럭 간에 동기불일치가 발생하는 문제점이 있었는 바, 본 실시예에 따르면, 이와 같은 문제점을 해결할 수 있다.
즉, 도 2에서, 보정부(200)는 외부전압(VDD) 등의 변동이 발생하는 경우 제 2 지연부(103)를 제어하여 그 지연구간을 보정하여 피드백클럭(fb_clk)이 기준클럭(ref_clk)과 동기화될 수 있도록 하고, 나아가서는 내부클럭(int_clk)이 출력데이터와 적절히 동기화될 수 있도록 하는데, 그 구체적인 동작을 설명하면 아래와 같다.
전압변화 감지부(201)는 외부전압(VDD)의 변화를 감지하여 소정 인에이블신호(en1)를 출력한다. 즉, 전압변화 감지부(201)는 외부전압(VDD)에 변동이 발생하 는 경우 이를 감지하여, 그 변동량이 소정값을 초과하거나 시간 대비 변동량, 즉 변동율이 소정값을 초과하면 인에이블되는 인에이블신호(en1)를 출력한다. 도 3은 전압변화감지부(201)의 동작을 설명하기 위한 타이밍도로서, 도시된 바와 같이 전압변화 감지부(210)는 외부전압(VDD)에 변동이 발생하는 경우 이를 감지하여, 외부전압(VDD)이 소정 레벨 이상으로 증가 또는 감소할 때 인에이블신호(en1)를 출력한다. 이러한 전압변화 감지부(201)로는 상기 외부전압(VDD)을 시간에 대하여 미분하여 그 변동량을 감지하여 상기 인에이블신호(en1)를 생성하는 미분기를 사용할 수 있다.
한편, 클럭발생기(205)는 상기 인에이블신호(en1)에 응답하여 인에이블되고 메모리(203)로부터 클럭주파수에 관한 데이터를 제공받아 외부전압(VDD)에 대응하는 주파수를 갖는 제어클럭(clk)을 생성하여 카운터(202)에 공급한다. 클럭발생기(205)는 도 3에서 인에이블신호(en1)가 처음 하이레벨로 인에이블될 때 턴-온되어 제어클럭(clk1)을 생성하고, 이후 다시 인에이블신호(en1)가 인에이블될 때 턴-오프된다. 여기서, 메모리(203)는 외부전압(VDD)과 클럭 주파수 간의 상관관계에 관한 데이터를 저장하고 저장수단으로서, 외부전압(VDD)의 변화에 따라 클럭주파수가 어떻게 변화해 가는지에 대한 상관관계 데이터를 저장하고 있다. 따라서, 클럭발생기(205)는 외부전압(VDD)의 변화에 대응하는 클럭주파수에 관한 정보를 메모리(203)로부터 제공받아, 외부전압(VDD)에 따라 소정 주기의 제어클럭(clk)을 생성하여 출력한다.
이어서, 카운터(202)는 제어클럭(clk1)을 카운팅하여 그 결과를 출력한다. 여기서, 제어클럭(clk1)으로는 상기 클럭발생기(205)에 의해 생성된 제어클럭(clk1)을 사용하며, 필요에 따라서는 외부클럭(CLK), 내부클럭(int_clk) 등의 다른 클럭을 사용할 수도 있다.
다음으로, 지연보정 제어부(204)는 카운터(202)의 카운트 결과값을 입력받아 제 2 지연부(103)의 지연구간을 보정한다. 즉, 지연보정 제어부(204)는 외부전압(VDD)의 변동량에 대응하여 생성된 제어클럭(clk1)을 카운팅한 카운트 결과값을 이용하여 제 2 지연부(103)의 지연구간을 보정함으로써, 외부전압(VDD)의 변동에 의해 변화되는 클럭 주파수에 따라 제 2 지연부(103)의 지연구간 요소에 변화가 발생하더라도 이를 적절히 보정할 수 있다.
결과적으로, 본 실시예에 따른 지연고정루프회로에서는 외부전압(VDD)에 변화가 발생한다 하더라도, 지연보정 제어부(204)의 작용에 의하여 제 2 지연부(103)의 지연구간을 적절히 보정할 수 있고, 이에 따라 피드백클럭(fb_clk)이 기준클럭(ref_clk)와 동기화될 수 있도록 함과 아울러 출력데이터와 내부클럭(int_clk) 간에 동기 일치가 되도록 함으로써, 정확한 데이터가 출력될 수 있도록 한다.
이상 설명한 바와 같이, 본 실시예에 따른 지연고정루프회로는 외부전압의 변동시 지연고정루프회로에서 라킹(locking)된 지연값이 변동되어 출력데이터와 내부클럭 간에 동기 불일치가 발생하는 것을 방지함으로써, 정확한 데이터가 출력될 수 있도록 한다.

Claims (6)

  1. 외부클럭을 입력받아 버퍼링하여 기준클럭을 출력하는 제 1 버퍼와;
    상기 기준클럭을 제 1 지연구간만큼 지연시켜 출력하는 제 1 지연부와;
    상기 제 1 지연부로부터의 신호를 제 2 지연구간만큼 지연시켜 피드백클럭을 출력하는 제 2 지연부와;
    상기 기준클럭과 상기 피드백클럭의 위상을 비교하여 상기 제 1 지연부의 지연동작을 제어하기 위한 위상제어신호를 출력하는 위상검출부와;
    외부전압의 변화를 감지하여, 상기 외부전압의 변화량에 대응하여 상기 제 2 지연부의 제 2 지연구간을 보정하여 조절하는 보정부를 포함하여 구성되는 지연고정루프회로.
  2. 제 1 항에 있어서,
    상기 보정부는
    외부전압의 변화를 감지하여 소정 인에이블신호를 출력하는 전압변화감지부와;
    상기 인에이블신호에 응답하여 소정 주기의 제어클럭을 생성하는 클럭발생기와;
    상기 제어클럭을 카운팅하는 카운터와;
    상기 카운터의 출력을 입력받아 상기 제 2 지연부의 제 2 지연구간을 보정하는 지연보정 제어부를 포함하여 구성되는 지연고정루프회로.
  3. 제 2 항에 있어서,
    상기 보정부는
    외부전압과 클럭 주파수 간의 상관관계에 관한 데이터를 저장하고 있는 저장수단을 더 포함하되,
    상기 클럭발생기는 상기 저장수단으로부터의 데이터를 입력받아 소정 주기의 상기 제어클럭을 생성하는 지연고정루프회로.
  4. 제 2 항에 있어서,
    상기 전압변화 감지부는 상기 외부전압을 미분하여 상기 인에이블신호를 생성하는 미분기를 포함하는 지연고정루프회로.
  5. 제 4 항에 있어서,
    상기 미분기는 상기 외부전압의 변화율이 소정값을 초과할 때 상기 인에이블신호를 생성하는 지연고정루프회로.
  6. 제 1 항에 있어서,
    상기 위상제어신호에 응답하여 상기 제 1 지연부를 제어하는 지연제어부와;
    상기 제 1 지연부로부터의 신호를 버퍼링하여 내부클럭을 발생시키는 제 2 버퍼를 더 포함하는 지연고정루프회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101024253B1 (ko) * 2008-12-26 2011-03-29 주식회사 하이닉스반도체 지연고정루프회로 및 그 구동방법
CN102088286B (zh) * 2009-12-02 2013-07-31 晨星软件研发(深圳)有限公司 延迟锁定回路及相关方法

Cited By (2)

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