TW201304423A - 於外部時脈之頻率改變之後根據相位差來自動重置之延遲鎖定迴路系統以及於外部時脈之頻率改變之後自動重置延遲鎖定迴路的方法 - Google Patents

於外部時脈之頻率改變之後根據相位差來自動重置之延遲鎖定迴路系統以及於外部時脈之頻率改變之後自動重置延遲鎖定迴路的方法 Download PDF

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Abstract

一種於一外部時脈之一頻率改變後根據一相位差來自動重置之延遲鎖定迴路系統,包含有一時脈接收器、一延遲線、一控制迴路以及一N°相位偵測器。該時脈接收器用來接收該外部時脈且產生一時脈訊號。該延遲線耦接於該時脈接收器,用來產生一延遲時脈訊號。該控制迴路用來追蹤該時脈訊號與該延遲時脈訊號之間之一相位差,並於該相位差為零時鎖定該延遲線。該N°相位偵測器耦接於該控制迴路,用來偵測該時脈訊號與該延遲時脈訊號之間之該相位差,並於所偵測到的該相位差大於N°時輸出一正訊號,其中該正訊號係產生一重置訊號至該延遲鎖定迴路系統。

Description

於外部時脈之頻率改變之後根據相位差來自動重置之延遲鎖定迴路系統以及於外部時脈之頻率改變之後自動重置延遲鎖定迴路的方法
本發明係有關於延遲鎖定迴路(delay locked loop,DLL),尤指一種具有自動重置功能的延遲鎖定迴路系統與相關自動重置方法。
延遲鎖定迴路為在一第一階回授迴路中包含有一可變延遲線(variable delay line)之裝置，而該第一階回授迴路係用以基於一輸入參考訊號來鎖定一輸出相位。動態隨機存取記憶體係為延遲鎖定迴路之一種典型應用，延遲鎖定迴路係用來於其中將具有外部時脈輸入VCLK的資料(DQ)與動態隨機存取記憶體的資料輸出頻閃(DQS)進行同步。當延遲鎖定迴路處於一鎖定狀態時，該資料頻閃訊號的上升緣(rising edge)將會對齊該外部時脈的上升緣，而此一特性應當在系統所定義之一時脈頻率中維持穩定。
當外部時脈頻率在延遲鎖定迴路被鎖定之後產生改變時，延遲鎖定迴路必須追蹤並且重新鎖定至新的相位，雖然根據JEDEC標準的規範，每當時脈頻率一發生改變時，大多數的系統會進行延遲鎖定迴路的重置，但這並非一定會發生於每一個系統，且延遲鎖定迴路將會因此必須要從原本同步的位置重新同步至正確的訊號緣。若是相位偏移很小，延遲鎖定迴路將可相對快速地執行此操作，但若是相位偏移很大，則延遲鎖定迴路將會需要一段很長的時間來進行重新同步。
因此，本發明的目的之一在於提出一種於時脈頻率具有大的相位偏移的改變之後會自動重置的延遲鎖定迴路系統與相關自動重置方法，以解決上述之問題。
依據本發明之第一層面，其揭示一種延遲鎖定迴路系統。該延遲鎖定迴路系統包含有一時脈接收器、一延遲線、一控制迴路以及一N°相位偵測器。該時脈接收器用來接收該外部時脈且產生一時脈訊號。該延遲線耦接於該時脈接收器，用來產生一延遲時脈訊號。該控制迴路用來追蹤該時脈訊號與該延遲時脈訊號之間之一相位差且於該相位差為零時鎖定該延遲線。該N°相位偵測器耦接於該控制迴路，用來偵測該時脈訊號與該延遲時脈訊號之間之該相位差且於所偵測到的相位差大於N°時輸出一正訊號，其中該正訊號係產生一重置訊號至該延遲鎖定迴路系統。
依據本發明之第二層面，其揭示一種於一外部時脈之一頻率改變之後自動重置一延遲鎖定迴路系統之方法。該自動重置方法包含有：接收該外部時脈作為一時脈訊號；產生一延遲時脈訊號；偵測該時脈訊號與該延遲時脈訊號之間之一相位差；當所偵測到的相位差大於N°時輸出一正訊號；以及根據該正訊號來產生一重置訊號至該延遲鎖定迴路系統。
本發明著重在提供一種於一外部時脈訊號的相位有大幅變化時可以自動重置的延遲鎖定迴路。
如先前技術之段落所述，當延遲鎖定迴路之外部時脈改變時，內部時脈將會有所偏移，若是不加以重置，則延遲鎖定迴路必須追蹤並且重新同步至偏移後之時脈的正確訊號緣。根據相位差，重置延遲鎖定迴路的操作將會比讓延遲鎖定迴路重新追蹤來得快，因此，本發明便提供一種根據所偵測到之一相位差來產生一內部重置訊號的技術手段。在下列的說明中,180°係作為範例說明之用的臨界值，因此，若是有一相位偏移低於180°,將不會產生自動重置訊號，但是，若是該相位偏移大於180°,則延遲鎖定迴路系統將會產生一重置訊號。然而，請注意，任何數值皆可選作為臨界值以控制自動重置，且熟悉本領域之技藝者當可於閱讀本案的發明說明之後做出所需的變化以便施行一個不同的臨界值。
請參考第1圖，第1圖為本發明延遲鎖定迴路系統(DLL system)100之一實施例的示意圖。此示意圖係顯示應用於一動態隨機存取記憶體之一延遲鎖定迴路/責任週期修正(duty cycle correction,DCC)延遲線(DLL/DCC delay line)124,然而，此僅作為範例說明之用。此處所述具有自動重置之延遲鎖定迴路系統100實際上可應用於各式各樣的裝置。
延遲鎖定迴路系統100包含有時脈接收器112,其用以接收一差動時脈訊號VCLK與\VCLK,而此差動時脈訊號係輸入至一輸入邏輯電路118,且輸入邏輯電路118會產生一輸入時脈訊號REFCLK,然後將輸入時脈訊號REFCLK輸入至延遲鎖定迴路/責任週期修正延遲線124。延遲鎖定迴路/責任週期修正延遲線124將會透過一輸出多工器126來追蹤輸入訊號並且提供一延遲時脈訊號DLLCLK。輸出多工器126亦會自輸入邏輯電路118接收輸入時脈訊號REFCLK,並根據一延遲鎖定迴路/責任週期修正的旁路輸入(DLL/DCC bypass input)而在輸入時脈訊號REFCLK與延遲訊號DLLCLK之間作選取，其中該旁路輸入係可由系統或者終端使用者來加以編程。
延遲時脈訊號DLLCLK與輸入時脈訊號REFCLK係被輸入至一控制/重置迴路，其包含有一控制器140、一計數器/移位暫存器(counter/shift register)143、一濾波器145、一回授(feedback)延遲單元155以及複數個相位偵測器147與150。此控制/重置迴路耦接於延遲鎖定迴路/責任週期修正延遲線124,且耦接於一延遲鎖定迴路邏輯單元(DLL logic unit)160,中延遲鎖定迴路邏輯單元160包含有一控制邏輯電路162與一重置邏輯電路164。
在習知技術中，延遲鎖定迴路系統僅包含有0°相位偵測器147,其用於鎖定與追蹤，此外，在習知技術中，上述迴路僅為一控制迴路，用來提供回授訊號至延遲線124。然而，本發明另提供一180°相位偵測器150,其耦接於0°相位偵測器147、回授延遲單元155與輸入邏輯電路118的輸出。180°相位偵測器150用來為延遲鎖定迴路系統100提供一自動重置功能。自動重置方法將詳述如下。
如上所述，當外部差動時脈VCLK、\VCLK的相位偏移大於180°時，對延遲鎖定迴路系統100而言，進行自動重置的操作將會快於嘗試重新追蹤偏移的時脈訊號，因此180°相位偵測器150根據由輸入邏輯電路118所輸出的輸入時脈訊號REFCLK來比較延遲時脈訊號DLLCLK與外部差動時脈訊號VCLK、\VCLK的相位，以提供一自動重置功能。當180°相位偵測器150在外部時脈訊號與延遲時脈訊號之間偵測到有一個大於180°的相位差時，則180°相位偵測器150將會輸出一訊號(一正訊號(positive signal))至延遲鎖定迴路邏輯單元160中之重置邏輯電路164。延遲鎖定迴路邏輯單元160亦可通過控制邏輯電路162來接收外部控制訊號，而控制邏輯電路162便指示延遲鎖定迴路系統100進行重置。例如，於啟動(power-up)期間，控制邏輯電路162可依據外部控制訊號來指示延遲鎖定迴路系統100進行重置；或者當180°相位偵測器150偵測到一個大於180°的相位差時(亦即當180°相位偵測器150輸出一正訊號時),延遲鎖定迴路邏輯單元160可重置延遲鎖定迴路系統100。如此一來，當有一顯著的相位差發生時，將會致能自動重置的操作，同時仍然允許延遲鎖定迴路系統100可執行外部重置功能。當有一個小於180°的相位差發生時,180°相位偵測器150將不會影響延遲鎖定迴路系統100的正常動作，且重置的操作僅會依據外部控制訊號來執行。
請一併參考第2A圖、第2B圖與第2C圖，其分別表達延遲鎖定迴路系統100在操作過程中可能發生的三個狀況的時序示意圖。在第2A圖中，延遲鎖定迴路系統100係被鎖定且追蹤外部訊號。訊號REFCLK與FBCLK為同相位，因此180°相位偵測器150沒有輸出。在第2B圖中，延遲鎖定迴路系統100係被鎖定至原訊號但外部時脈已有改變，使得訊號REFCLK與FBCLK之間有相位差，由於訊號REFCLK與FBCLK之間的相位差小於180°,因此180°相位偵測器150沒有輸出，故延遲鎖定迴路系統100將會重新追蹤訊號REFCLK並且重新同步至正確的訊號緣，由於小幅度的相位差代表重新同步會快速發生，因此沒有需要對延遲鎖定迴路系統100進行重置。在第2C圖中，外部訊號經歷再一次的發生偏移且訊號REFCLK與FBCLK之間的相位差現在大於180°,180°相位偵測器150將會暫存該相位偏移，且因此輸出一訊號至重置邏輯電路，以指示延遲鎖定迴路系統100進行重置，此操作允許延遲鎖定迴路系統100以快於透過重新追蹤與重新同步的方式來鎖定至訊號REFCLK。
總結來說，本發明提供一延遲鎖定迴路系統100,其可於外部時脈與內部時脈之間發生一大幅度的相位差時自動重置。180°相位偵測器的設計係用來於一相位差大到使得延遲鎖定迴路的快速重新追蹤無法進行時強制執行一重置操作。邏輯單元160中的重置邏輯電路164的設計用來表示重置可依據所偵測到的相位差及/或外部輸入(此表示系統現有的重置功能並不會受到影響)來執行。因此，本發明提供了一種可於時脈頻率改變後快速鎖定的延遲鎖定迴路。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100．．．延遲鎖定迴路系統
124．．．延遲鎖定迴路/責任週期修正延遲線
112．．．時脈接收器
118．．．輸入邏輯電路
126．．．多工器
155．．．回授延遲單元
140．．．控制器
143．．．移位暫存器
145．．．濾波器
147、150．．．相位偵測器
160．．．延遲鎖定迴路邏輯單元
162．．．控制邏輯電路
164．．．重置邏輯電路
第1圖為本發明延遲鎖定迴路系統之一實施例的示意圖。
第2A圖為本發明延遲鎖定迴路系統在操作時可能發生之一第一種狀況的時序示意圖。
第2B圖為本發明延遲鎖定迴路系統在操作時可能發生之一第二種狀況的時序示意圖。
第2C圖為本發明延遲鎖定迴路系統在操作時可能發生之又一第三種狀況的時序示意圖。
100．．．延遲鎖定迴路系統
124．．．延遲線
112．．．時脈接收器
118．．．輸入邏輯電路
126．．．多工器
155．．．回授延遲單元
140．．．控制器
143．．．移位暫存器
145．．．濾波器
147、150．．．相位偵測器
160．．．邏輯單元
162．．．控制邏輯電路
164．．．重置邏輯電路

Claims (10)

  1. 一種於一外部時脈之一頻率改變之後根據一相位差來自動重置之延遲鎖定迴路系統，包含有：一時脈接收器，用來接收該外部時脈且產生一時脈訊號；一延遲線，耦接於該時脈接收器，用來產生一延遲時脈訊號；一控制迴路，用來追蹤該時脈訊號與該延遲時脈訊號之間之一相位差，以及於該相位差為零時鎖定該延遲線；以及一N°相位偵測器，耦接於該控制迴路，用來偵測該時脈訊號與該延遲時脈訊號之間之該相位差，並於所偵測到之該相位差大於N°時輸出一正訊號，其中該正訊號係產生一重置訊號至該延遲鎖定迴路系統。
  2. 如申請專利範圍第1項所述之延遲鎖定迴路系統，另包含有：一邏輯單元，耦接於該N°相位偵測器與一外部訊號，用來於該正訊號與該外部訊號中至少其一被接收到時提供該重置訊號至該延遲鎖定迴路系統。
  3. 如申請專利範圍第2項所述之延遲鎖定迴路系統，其中該邏輯單元包含有：一控制邏輯電路，耦接於該外部訊號，用以根據該外部訊號來產生至少一控制訊號；以及一重置邏輯電路，耦接於該正訊號與該控制訊號，用以根據該正訊號與該控制訊號中至少其一來產生該重置訊號。
  4. 如申請專利範圍第3項所述之延遲鎖定迴路系統，其中當該時脈訊號與該延遲時脈訊號之間之該相位差小於N°時，該重置邏輯電路僅根據該控制訊號來產生該重置訊號至該延遲鎖定迴路系統。
  5. 如申請專利範圍第1項所述之延遲鎖定迴路系統，其中N=180。
  6. 一種於一外部時脈之一頻率改變之後自動重置一延遲鎖定迴路系統之方法，包含有：接收該外部時脈以作為一時脈訊號；產生一延遲時脈訊號；偵測該時脈訊號與該延遲時脈訊號之間之一相位差；當所偵測到的該相位差大於N°時，輸出一正訊號；以及根據該正訊號來產生一重置訊號至該延遲鎖定迴路系統。
  7. 如申請專利範圍第6項所述之方法，另包含有：當該所偵測到的該相位差小於N°時，持續追蹤該相位差，並於該相位差為零時鎖定該延遲線。
  8. 如申請專利範圍第6項所述之方法，其中根據該正訊號來產生該重置訊號至該延遲鎖定迴路系統之步驟另包含有：接收一外部訊號，並根據該正訊號與該外部訊號中至少其一來產生該重置訊號。
  9. 如申請專利範圍第8項所述之方法，其中當所偵測到的該相位差小於N°時，該重置訊號僅根據該外部訊號來產生。
  10. 如申請專利範圍第6項所述之方法，其中N=180。
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