TWI819529B - 占空比校正裝置及占空比校正方法 - Google Patents

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Abstract

本發明提供一種占空比校正裝置及占空比校正方法。占空比校正裝置包括：占空比校正電路、占空比校正電路控制器及占空比偵測電路。所述占空比校正電路用來依據互補時脈對來產生相位差時脈對，並依據所述相位差時脈對來重新產生再生時脈。所述占空比校正電路控制器耦接所述占空比校正電路。所述占空比偵測電路耦接在所述占空比校正電路與所述占空比校正電路控制器之間，用來依據所述再生時脈的當前的占空比來產生偵測輸出至所述占空比校正電路控制器。所述占空比校正電路控制器依據所述偵測輸出控制所述占空比校正電路，以調整所述相位差時脈對。

Description

占空比校正裝置及占空比校正方法
本發明屬於電子裝置技術領域，特別是涉及電子裝置的時脈訊號占空比的占空比（Duty Cycle，又稱工作週期）校正裝置及占空比校正方法。
在各種電子系統中，為了控制其中的各個電子裝置，如：中央處理器（CPU）、數位訊號處理器（DSP）、微處理器（MPU）、微控制器（MCU）等處理器、動態隨機存取記憶體（DRAM）、靜態隨機存取記憶體（SRAM）等記憶體的操作以及使其彼此互相通訊，必須產生精確的時脈訊號作為時間基準。甚至在考量高頻率系統時，還需要時脈訊號的上升緣和下降緣具有較低抖動的穩定性。
占空比(Duty Cycle)決定了週期內工作時間與總時間的比值。占空比會連帶影響需求的頻寬(bandwidth)，因此是時脈訊號的重要參數，並且精確、穩定的時脈訊號需要提供固定的占空比。然而，隨著電子裝置變得越來越複雜，存在占空比鎖定時間較長、架構局限喪失靈活性、適用頻率受限、低穩定性等各種問題。因此，如何在單純的架構上，產生具有固定的占空比的高穩定性且高準確度的時脈訊號以解決現有技術中的上述技術問題實屬必要。
鑒於以上所述現有技術的缺點，本發明的目的在於提供占空比校正裝置及占空比校正方法，以第一延遲線及第二延遲線延遲互補時脈對，使得互補時脈對產生相位差，從而產生具有固定占空比、上升緣和下降緣具有較低抖動的時脈訊號，解決現有技術中存在的占空比鎖定時間較長、架構局限喪失靈活性、適用頻率受限、低穩定性的問題，較佳可產生高穩定性且高準確度的時脈訊號。
為實現上述目的及其他相關目的，本發明提供一種占空比校正裝置，其特徵在於：包括：占空比校正電路、占空比校正電路控制器及占空比偵測電路。所述占空比校正電路用來依據互補時脈對來產生相位差時脈對，並依據所述相位差時脈對來重新產生再生時脈。所述占空比校正電路控制器耦接所述占空比校正電路。所述占空比偵測電路耦接在所述占空比校正電路與所述占空比校正電路控制器之間，用來依據所述再生時脈的當前的占空比來產生偵測輸出至所述占空比校正電路控制器。所述占空比校正電路控制器依據所述偵測輸出控制所述占空比校正電路，以調整所述相位差時脈對。
作為本發明的一種可選方案，所述占空比校正裝置，其特徵在於：所述占空比校正電路包括依序串聯的粗調延遲單元、微調延遲單元及再生電路，所述粗調延遲單元用來延遲所述互補時脈對來產生具有第一相位差的第一時脈對，所述微調延遲單元用來延遲所述第一時脈對來產生具有第二相位差的所述相位差時脈對，所述再生電路用來依據所述相位差時脈對來重新產生所述再生時脈。
作為本發明的一種可選方案，所述占空比校正裝置，其特徵在於：所述占空比偵測電路用來接收所述再生時脈，偵測所述再生時脈的所述當前的占空比，判斷所述當前的占空比是否符合預定值，並依據其判斷產生所述偵測輸出至所述占空比校正電路控制器；其中，所述占空比校正電路控制器調整所述粗調延遲單元或所述微調延遲單元之一者對所述互補時脈對的延遲，以使所述再生電路產生所述相位差時脈對。
作為本發明的一種可選方案，所述占空比校正裝置，其特徵在於：所述粗調延遲單元包括第一延遲線及第二延遲線，所述第一延遲線及所述第二延遲線都包括多個粗調延遲段數，所述粗調延遲單元接收所述互補時脈對，在所述第二延遲線及所述第二延遲線上以所述粗調延遲段數延遲所述互補時脈對，使得所述互補時脈對之間產生具有所述第一相位差的所述第一時脈對，所述第一相位差對應粗調延遲增量的遞增倍數。
作為本發明的一種可選方案，所述占空比校正裝置，其特徵在於：所述微調延遲單元包括第三延遲線及第四延遲線，所述第三延遲線及所述第四延遲線包括多個微調延遲段數，所述微調延遲單元接收具有所述第一相位差的所述第一時脈對，在所述第三延遲線及所述第四延遲線上以微調延遲段數延遲具有所述第一相位差的所述第一時脈對，使得所述第一時脈對之間產生具有所述第二相位差的所述相位差時脈對，所述第二相位差對應微調延遲增量的遞增倍數；其中，所述粗調延遲增量大於所述微調延遲增量。
作為本發明的一種可選方案，所述占空比校正裝置，其特徵在於：所述第一延遲線及所述第二延遲線分別更包括：P個第一反及閘，彼此串聯，且輸入所述互補時脈對的其一者至第一個所述第一反及閘；P個第二反及閘，彼此串聯；及P個第三反及閘，並聯於所述第一反及閘及所述第二反及閘，第n個所述第三反及閘的輸入端耦接第n個所述第一反及閘，第n個所述第三反及閘的輸出端耦接第P-n+1個所述第二反及閘的輸入端，n為1, 2…P的整數。
作為本發明的一種可選方案，所述占空比校正裝置，其特徵在於：所述第三延遲線及第四延遲線分別更包括：多個反相器，彼此串聯，且輸入所述具有第一相位差的所述第一時脈對的其一者至第一個所述反相器；及多個可變電容，分別耦接所述反相器的輸出端。
作為本發明的一種可選方案，所述占空比校正裝置，其特徵在於：所述粗調延遲增量大於或等於所述微調延遲增量的兩倍。
作為本發明的一種可選方案，所述占空比校正裝置，其特徵在於：所述粗調延遲增量大於或等於所述微調延遲增量的十倍。
作為本發明的一種可選方案，所述占空比校正裝置，其特徵在於：當所述偵測輸出代表所述當前的占空比大於預定值時，所述占空比校正電路控制器依據所述偵測輸出使所述第一延遲線增加延遲或所述第二延遲線減少延遲所述互補時脈對，產生較少所述第一相位差的所述第一時脈對，且當所述偵測輸出代表所述當前的占空比小於所述預定值時，所述占空比校正電路控制器依據所述偵測輸出使所述第一延遲線減少延遲或所述第二延遲線增加延遲所述互補時脈對，產生較多所述第一相位差的所述第一時脈對。
作為本發明的一種可選方案，所述占空比校正裝置，其特徵在於：所述再生電路依據所述相位差時脈對來重新產生具新的占空比的所述再生時脈，且比起所述當前的占空比，所述新的占空比更接近所述預定值。
作為本發明的一種可選方案，所述占空比校正裝置，其特徵在於：所述再生電路更包括：兩個第四反及閘，分別接收所述相位差時脈對的其一時脈及對應的經延遲時脈，且分別輸出上升緣觸發時脈及下降緣觸發時脈；及兩個第五反及閘，其一所述第五反及閘接收所述上升緣觸發時脈及另一第五反及閘的輸出，另一所述第五反及閘接收所述下降緣觸發時脈及所述其一第五反及閘的輸出，且輸出所述再生時脈。
作為本發明的一種可選方案，所述占空比校正裝置，其特徵在於：所述再生電路更包括：兩組邏輯閘，每組邏輯閘分別包括是閘與反閘，串聯於所述第四反及閘的輸入端，延遲所述相位差時脈對的其一時脈，而產生所述對應的經延遲時脈。
作為本發明的一種可選方案，所述占空比校正裝置，其特徵在於：更包括：分配器，產生彼此互補的所述互補時脈對。
本發明還提供一種占空比校正方法，其特徵在於：包括下列步驟：依據互補時脈對來產生相位差時脈對；依據所述相位差時脈對來重新產生再生時脈；依據所述再生時脈的當前的占空比來產生偵測輸出；及依據所述偵測輸出調整所述相位差時脈對。
作為本發明的一種可選方案，所述占空比校正方法，其特徵在於：依據所述互補時脈對來產生所述相位差時脈對的步驟更包括：以粗調延遲單元用來延遲互補時脈對來產生第一時脈對；以微調延遲單元用來延遲所述第一時脈對來產生所述相位差時脈對；及依據所述相位差信號來重新產生所述再生時脈。
作為本發明的一種可選方案，所述占空比校正方法，其特徵在於：依據所述再生時脈的當前的占空比來產生所述偵測輸出的步驟更包括：偵測所述再生時脈的所述當前的占空比；及判斷所述當前的占空比是否符合預定值，並依據其判斷產生所述偵測輸出。
作為本發明的一種可選方案，所述占空比校正方法，其特徵在於：所述粗調延遲單元包括第一延遲線及第二延遲線，所述第一延遲線及所述第二延遲線都包括多個粗調延遲段數，以所述粗調延遲單元用來延遲所述互補時脈對來產生所述第一時脈對的步驟更包括：在所述第二延遲線及所述第二延遲線上以所述粗調延遲段數延遲所述互補時脈對，使得所述互補時脈對之間產生具有第一相位差的所述第一時脈對，所述第一相位差對應粗調延遲增量的遞增倍數。
作為本發明的一種可選方案，所述占空比校正方法，其特徵在於：所述微調延遲單元包括第三延遲線及第四延遲線，所述第三延遲線及所述第四延遲線包括多個微調延遲段數，以所述微調延遲單元用來延遲所述第一時脈對來產生所述相位差時脈對的步驟更包括：在所述第三延遲線及所述第四延遲線上以微調延遲段數延遲所述具有第一相位差的所述第一時脈對，使得所述第一時脈對之間產生具有第二相位差的所述相位差時脈對，所述第二相位差對應微調延遲增量的遞增倍數；其中，所述粗調延遲增量大於所述微調延遲增量。
作為本發明的一種可選方案，所述占空比校正方法，其特徵在於：提供所述粗調延遲增量大於或等於所述微調延遲增量的兩倍。
作為本發明的一種可選方案，所述占空比校正方法，其特徵在於：提供所述粗調延遲增量大於或等於所述微調延遲增量的十倍。
作為本發明的一種可選方案，所述占空比校正方法，其特徵在於：在所述第二延遲線及所述第二延遲線上以所述粗調延遲段數延遲所述互補時脈對，使得所述互補時脈對之間產生具有第一相位差的所述第一時脈對的步驟更包括：當所述偵測輸出代表所述當前的占空比大於所述預定值時，依據所述偵測輸出使所述第一延遲線增加延遲或所述第二延遲線減少延遲所述互補時脈對，產生較少所述第一相位差的所述第一時脈對；及當所述偵測輸出代表所述當前的占空比小於所述預定值時，依據所述偵測輸出使所述第一延遲線減少延遲或所述第二延遲線增加延遲所述互補時脈對，產生較多所述第一相位差的所述第一時脈對。
作為本發明的一種可選方案，所述占空比校正方法，其特徵在於：更包括：依據所述相位差時脈對來重新產生具新的占空比的再生時脈，且比起所述當前的占空比，所述新的占空比更接近所述預定值。
為進一步說明各實施例，本發明乃提供有圖式。此些圖式乃為本發明揭露內容之一部分，其主要係用以說明實施例，並可配合說明書之相關描述來解釋實施例的運作原理。配合參考這些內容，本領域具有通常知識者應能理解其他可能的實施方式以及本發明之優點。圖中的元件並未按比例繪製，而類似的元件符號通常用來表示類似的元件。在此使用的詞彙，如：「實施例」、「示例」及「本實施例」並非專指單一實施例，可能意指各個不同的實施例經結合、轉換或替代，而未脫離本申請的揭露範圍或發明概念。其次，此處所使用的詞彙僅供描述示例性的實施例，並非用以限制發明。舉例來說，「之中」可包括「之中」及「之上」，「一」及「該」可包括單數或複數物件。「若」亦可能意指「當時」，端視其前後內容。「及／或」可指包括相關物件的所有組合中的任一者。
請參閱圖1，其顯示為本發明一示例的占空比校正裝置的功能方塊圖。如圖1顯示，占空比校正（Duty Cycle Correction, 簡稱DCC）裝置100包括占空比校正電路102、占空比偵測電路（Duty Cycle Detector, 簡稱DCD）140、占空比校正電路控制器150及分配器160。透過DCC裝置100的操作，可產生接近可依需求設定的預定值並具有固定占空比的時脈訊號，較佳為高穩定性且高準確度的時脈訊號。此處預定值假設依需求設定為50%，但不限於此。例如，預定值可以設定為75%。
占空比校正裝置100可應用於電子裝置（圖中未示）中。電子裝置較佳為集積電路，如：中央處理器（CPU）、數位訊號處理器（DSP）、微處理器（MPU）、微控制器（MCU）等處理器、動態隨機存取記憶體（DRAM）、靜態隨機存取記憶體（SRAM）等記憶體等。電子裝置可為從屬電子裝置或主控電子裝置，可基於時脈訊號進行內部操作及/或依據介面協定與外部進行資料傳遞，接收或傳遞指令及/或資料。在此無須限制介面協定的類型，舉例來說，可為UART (Universal Asynchronous Receiver/Transmitter)、I2C (Inter－Integrated Circuit)、I2S (Inter-IC Sound Bus)、SPI (Serial Peripheral Interface)、GPIO (General-Purpose Input/Output)、SDIO (Secure Digital Input/Output interface)等。
分配器160可依據來自電子裝置內部或外部的原始時脈訊號，產生彼此互補的互補時脈對CLKT、CLKB。在一些實施例中，當原始時脈訊號是互補訊號時，可省略分配器。
占空比校正電路102用來依據互補時脈對CLKT、CLKB來產生相位差時脈對CLKTD、CLKBD，並依據相位差時脈對CLKTD、CLKBD來重新產生再生時脈CLKO。占空比校正電路控制器150耦接占空比校正電路102。占空比偵測電路140耦接在占空比校正電路102與占空比校正電路控制器150之間，用來依據再生時脈CLKO的當前的占空比來產生偵測輸出（0/1）至占空比校正電路控制器150。
占空比校正電路102包括依序串聯的粗調延遲單元110、微調延遲單元120及再生電路130。粗調延遲單元110用來延遲互補時脈對CLKT、CLKB來產生具有第一相位差的第一時脈對CLKTC、CLKBC。微調延遲單元120用來延遲第一時脈對CLKTC、CLKBC來產生具有第二相位差的相位差時脈對CLKTD、CLKBD。再生電路130用來依據相位差時脈對CLKTD、CLKBD來重新產生再生時脈CLKO。
占空比偵測電路140用來接收再生時脈CLKO，偵測再生時脈CLKO的當前的占空比，判斷當前的占空比是否符合預定值，並依據其判斷產生所述偵測輸出至占空比校正電路控制器150。占空比校正電路控制器150調整粗調延遲單元110或所述微調延遲單元120之一者對互補時脈對CLKT、CLKB的延遲，以使再生電路130產生相位差時脈對CLKTD、CLKBD。
粗調延遲單元110包括第一延遲線104及第二延遲線106。第一延遲線104及第二延遲線106用以延遲互補時脈對CLKT、CLKB以分別產生具有第一相位差的第一時脈對CLKTC、CLKBC。微調延遲單元120包括第三延遲線107及第四延遲線108。第三延遲線107及第四延遲線108用以延遲第一時脈對CLKTC、CLKBC以分別產生具有第二相位差的相位差時脈對CLKTD、CLKBD。在本實施例中，第一延遲線104、第二延遲線106對互補時脈對CLKT、CLKB的延遲可在約為週期的10%的範圍中變動。簡要地說，是先以粗調延遲單元110延遲互補時脈對CLKT、CLKB而產生經粗調延遲的第一時脈對CLKTC、CLKBC，再以微調延遲單元120延遲經粗調延遲的第一時脈對CLKTC、CLKBC而產生具有第二相位差的相位差時脈對CLKTD、CLKBD。此間細節會於後續段落中詳細說明。粗調延遲單元110及微調延遲單元120分別對互補時脈對CLKT、CLKB產生大小不同單位計量的延遲量。舉例來說，粗調延遲單元110的一段粗調延遲量比微調延遲單元120的一段微調延遲量來得多，粗調延遲增量較佳是大於或等於微調延遲增量的兩倍，粗調延遲增量更佳是大於或等於所述微調延遲增量的十倍，且不限於此。互補時脈對CLKT、CLKB之間受到的延遲量差異的多寡與相位差時脈對CLKTD、CLKBD的相位差的大小存在正比關係，並且在之後會影響獲得的時脈訊號的占空比大小。
請一併參考圖1、圖2及圖3，圖2顯示本發明一示例的占空比校正電路的時脈示意圖，圖3顯示本發明一示例的粗調延遲單元的功能方塊圖。如圖2中所示，本實施例的粗調延遲單元110示例包括兩組硬體架構用以配置第一延遲線104、第二延遲線106，各組硬體架構中的器件較佳為相同規格、形式的器件，以儘量消弭先天差異帶來的誤差。配置第一延遲線104的硬體架構包括P個第一反及閘1110、1111、1112、P個第二反及閘1113、1114、1115、P個第三反及閘1116、1117、1118及一反相器1119。配置第二延遲線106的硬體架構包括P個第一反及閘1120、1121、1122、P個第二反及閘1123、1124、1125、P個第三反及閘1126、1127、1128及一個反相器1129。在此示例P為3，但不限於此，在一些實施例中亦可為其他整數，或者各組硬體架構分別設定不同的整數。各組中的第一反及閘1110、1111、1112/1120、1121、1122彼此串聯，並輸入互補時脈對CLKT、CLKB的其一者至第一個第一反及閘1110/1120，如：對應第一延遲線104者輸入互補時脈對的CLKT時脈，對應第二延遲線106者輸入互補時脈對的CLKB時脈。各組中的第二反及閘1113、1114、1115/1123、1124、1125彼此串聯。各組中的第三反及閘1116、1117、1118/1126、1127、1128並聯於第一反及閘1110、1111、1112/1120、1121、1122及第二反及閘1113、1114、1115/1123、1124、1125，第n個第三反及閘1116/1117/1118/1126/1127/1128的輸入端耦接第n個第一反及閘1110/1111/1112/1120/1121/1122，第n個第三反及閘1116/1117/1118/1126/1127/1128的輸出端耦接第P-n+1個第二反及閘1113/1114/1115/1123/1124/1125的輸入端，n為1, 2…P的整數。透過上述配置，互補時脈對CLKT、CLKB在第一延遲線104、第二延遲線106中可變地經過不同段C1/C2/C3/C1'/C2'/C3'傳遞，藉此可控制迭加不同數量的第一反及閘1110/1111/1112/1120/1121/1122、第二反及閘1113/1114/1115/1123/1124/1125及第三反及閘1116/1117/1118/1126/1127/1128的傳播延遲，使互補時脈對CLKT、CLKB分別受到不等量的延遲，而使其產生相位差。由粗調延遲單元110產生的相位差在此稱為第一相位差。舉例來說，當互補時脈對的CLKT時脈在第一延遲線104中以段C1傳遞，而互補時脈對的CLKB時脈訊第二延遲線106中以段C2'傳遞時，CLKT時脈受到總數為3個反及閘，包括第一反及閘1110、第二反及閘1115、第三反及閘1116及反相器1119所迭加的延遲量，而CLKB時脈受到總數為5個反及閘，包括第一反及閘1120、1121、第二反及閘1124、1125、第三反及閘1127及反相器1129所迭加的延遲量。換句話說，差一段可差距兩個反及閘產生的延遲量，這個差距為粗調延遲增量，差兩段的差距為兩倍的粗調延遲增量。實施時，粗調延遲增量可約略為100ps(皮秒)，但不限於此。因此，粗調延遲單元110接收互補時脈對CLKT、CLKB之後，以設定的粗調延遲段數延遲在第二延遲線上的CLKB時脈，使得互補時脈對CLKT、CLKB產生第一相位差，而產生具有第一相位差的第一時脈對CLKTC、CLKBC，第一相位差對應粗調延遲增量的遞增倍數。
為了更為精准地控制第一時脈對CLKTC、CLKBC之間的相位差，本實施例更進行微調延遲。請一併參考圖1、圖2、圖4及圖5，圖4顯示本發明一示例的微調延遲單元120的功能方塊圖，圖5顯示為本發明一示例的占空比校正電路的再一時脈示意圖。如圖4中所示，本實施例的微調延遲單元120示例包括兩組硬體架構用以配置第三延遲線107、第四延遲線108，各組硬體架構中的器件較佳為相同規格、形式的器件，以儘量消弭先天差異帶來的誤差。第三延遲線107包括多個反相器1071、1072、1073、1074及多個可變電容1075、1076、1077、1078，以延遲輸入的CLKTC時脈。第四延遲線108包括多個反相器1081、1082、1083、1084及多個可變電容1085、1086、1087、1088，以延遲輸入的CLKBC時脈。在第三延遲線107中，反相器1071、1072、1073、1074及可變電容1075、1076、1077、1078的數量在此示例為四個，但不限於此。反相器1071、1072、1073、1074彼此串聯，且第一個反相器1071接收CLKTC時脈。可變電容1075、1076、1077、1078分別耦接反相器1071、1072、1073、1074的輸出端，成為反相器1071、1072、1073、1074的負載電容。每個反相器1071/1072/1073/1074與連接其輸出端的可變電容1075/1076/1077/1078形成一段，如：反相器1071與可變電容1075為第一段，反相器1072與可變電容1076為第二段等，差一段可差距一段微調延遲增量，是由可變電容1075/1076/1077/1078需耗時充/放電而造成的。微調延遲單元120可分別控制可變電容1075、1076、1077、1078的電容值以控制CLKTC時脈微調延遲的段數，如：控制可變電容1075、1076電容值為100fF(飛法拉)並控制可變電容1077、1078電容值趨近為零時，可為兩段微調延遲，即延遲CLKTC時脈兩倍的微調延遲增量。實施時，微調延遲增量可約略為20ps，但不限於此。同樣的，在第四延遲線108中，反相器1081、1082、1083、1084　及可變電容1085、1086、1087、1088的數量在此示例為四個，但不限於此。反相器1081、1082、1083、1084彼此串聯，且第一個反相器1081、1082、1083、1084接收CLKBC時脈。由於第四延遲線108的硬體架構和控制方式是相同於第三延遲線107，因此第四延遲線108的細部說明在此不另贅述。
可知粗調延遲增量大於微調延遲增量，較佳地粗調延遲增量大於或等於微調延遲增量的兩倍，更佳地粗調延遲增量大於或等於微調延遲增量的十倍。透過上述配置，具有第一相位差的第一時脈對CLKTC、CLKBC的CLKBC時脈在微調延遲單元120的第四延遲線108中經過可控段數的微調延遲，而CLKTC在微調延遲單元120的第三延遲線107中經過可控段數的微調延遲，使具有第一相位差的第一時脈對CLKTC、CLKBC分別受到不等量的延遲，而使其額外產生相位差。由微調延遲單元120產生的相位差在此稱為第二相位差。因此，微調延遲單元120接收具第一相位差的第一時脈對CLKTC、CLKBC，並設定在第三延遲線107和第四延遲線108的微調延遲段數以分別延遲具第一相位差的第一時脈對CLKTC、CLKBC，使得具第一相位差的第一時脈對CLKTC、CLKBC額外產生第二相位差，而產生前述的相位差時脈對CLKTD、CLKBD，第二相位差對應微調延遲增量的遞增倍數。相位差時脈對CLKTD、CLKBD之間的相位差為第一相位差與第二相位差的和。在一些實施例中，微調延遲單元也可省略第三延遲線107，而只用第四延遲線108對CLKBC時脈進行延遲，此時CLKTC時脈則直接從第一延遲線104連接到再生電路130。
在本實施例中，經過粗調延遲單元110與微調延遲單元120不等段數的粗調延遲與微調延遲之後，可視為CLKT時脈在第一延遲線104和第三延遲線107中產生一固定延遲，CLKB時脈在第二延遲線106和第四延遲線108中產生一固定延遲加上一可調整延遲，可調整延遲即為兩者的延遲量差異。可理解可調整延遲為微調延遲增量與微調延遲增量不等倍數的和。
請一併參考圖1、圖2、圖6、圖7及圖8，圖6顯示為本發明一示例的再生電路的功能方塊圖，圖7顯示為本發明一示例的占空比校正電路的另一時脈示意圖，圖8顯示為本發明一示例的占空比校正電路的又一時脈示意圖。再生電路130包括多個邏輯閘131、133、兩個第四反及閘132、134及兩個第五反及閘135、136。邏輯閘131、133分別包括兩個是閘與一個反閘，串聯於第四反及閘132、134的輸入端，延遲具相位差的相位差時脈對CLKTD、CLKBD的其一時脈，而產生所述對應的經延遲時脈CLKTDB、CLKBDB。第四反及閘132、134分別接收具相位差的相位差時脈對CLKTD、CLKBD的其一時脈及對應的經延遲時脈CLKTDB、CLKBDB，且分別輸出上升緣觸發時脈CLKTDGP及下降緣觸發時脈CLKBDGP。第五反及閘135、136其一者，如：第五反及閘135接收上升緣觸發時脈CLKTDGP及另一第五反及閘136的輸出，第五反及閘136接收下降緣觸發時脈CLKBDGP及第五反及閘135的輸出。此輸出為再生時脈CLKO。因此，再生電路130可依據具相位差的相位差時脈對CLKTD、CLKBD，重新產生再生時脈CLKO。詳細地說，如圖7所示，借著相位差時脈對CLKTD、CLKBD的相位差，以具相位差的位元差時脈對CLKTD、CLKBD其中一個訊號，如：CLKTD時脈的上升緣決定再生時脈CLKO的上升緣，再以具相位差的相位差時脈對另外一個訊號，如：CLKBD的上升緣決定再生時脈CLKO的下降緣，如此可重新形成再生時脈CLKO正/負脈衝的持續時間。實施時，在此示例藉由CLKTD/CLKBD時脈與經延遲時脈CLKTDB/CLKBDB的反及波形來擷取CLKTD時脈的上升緣或CLKBD時脈的上升緣。由於再生時脈CLKO的週期為已知，因此可確定再生時脈CLKO正脈衝的持續時間與脈衝總週期的比值，這個比值即為占空比。換句話說，再生電路130並不是將相位差時脈對CLKTD、CLKBD直接合成再生時脈CLKO，而是利用相位差時脈對CLKTD、CLKBD的第二相位差來重新再生時脈CLKO。透過上述機制而產生具固定占空比的再生時脈CLKO，較佳地可將再生時脈CLKO供為所需要的具高穩定性及高準確度的時脈訊號。
可理解地，借著控制第三延遲線107及第四延遲線108調整相位差時脈對CLKTD、CLKBD的相位差大小，可相應地調整再生時脈CLKO的占空比的大小，而因應需求產生不同占空比的再生時脈CLKO，以此提高占空比校正裝置100的靈活性。在本實施例中，配置占空比偵測電路140耦接在DCC電路102與DCC電路控制器150之間，用以接收DCC電路102的回饋訊號CLKFB，回饋訊號CLKFB可為前述的經粗調延遲的第一時脈對CLKTC、CLKBC、相位差時脈對CLKTD、CLKBD或再生時脈CLKO。占空比偵測電路140偵測回饋訊號CLKFB當前的占空比，判斷當前的占空比是否符合預定值，並依據其判斷產生輸出至DCC電路控制器150，並配置DCC電路控制器150耦接DCC電路102，用以依據占空比偵測電路140的輸出相應地控制DCC電路102。在此示例中，前述輸出可為代表當前的占空比太大的0或代表當前的占空比太小的1，但不限於此。在一些實施例中，可以其他型態的訊號作為輸出，或者以其他數值代表此些狀況。如此可使得第一延遲線104、第二延遲線106、第三延遲線107與第四延遲線108順應占空比偵測電路140的判斷改變對互補時脈對CLKT、CLKB的延遲量差異，產生相應的相位差，以使再生電路130依據新的具相應的相位差的相位差時脈對CLKTD、CLKBD重新產生具有更接近預定值的新的占空比的更新的再生時脈CLKO。
本發明提供的占空比校正方法可包括下列步驟：依據互補時脈對來產生相位差時脈對；依據所述相位差時脈對來重新產生再生時脈；依據所述再生時脈的當前的占空比來產生偵測輸出；及依據所述偵測輸出調整所述相位差時脈對。為了說明應用占空比校正方法的一實施例如何產生具固定的占空比的時脈訊號，在此以圖1的DCC裝置100為示例硬體架構，產生如圖2的具固定的占空比的再生時脈CLKO，此占空比舉例接近於50%，且不以此為限。然而，請注意本發明的占空比校正方法並不限以圖1顯示的DCC裝置100實施。
請一併參考圖1、圖2及圖9，圖9顯示為本發明一示例的占空比校正方法的流程圖。由於圖1的DCC裝置100以粗調延遲單元110及微調延遲單元120分別配置第一延遲線104、第二延遲線106、第三延遲線107及第四延遲線108，在本實施例中，以DCC裝置100提供第一延遲線104及第二延遲線106延遲互補時脈對CLKT、CLKB，使得互補時脈對CLKT、CLKB產生相位差的步驟可細分為先進行的粗調延遲的步驟220、260及後進行的微調延遲的步驟270，並且在粗調延遲及微調延遲之後，可以分別進行重新產生再生時脈CLKO相關的步驟222、242、246、272、282、偵測再生時脈CLKO當前的占空比相關的步驟230、250、252、290及調整第一延遲線104、第二延遲線106、第三延遲線107或第四延遲線108對互補時脈對CLKT、CLKB的延遲相關的步驟240、244、280等。較佳地，占空比校正電路控制器150可選擇性地控制粗調延遲單元110在系統存在足夠閒置時間(Idle Time)時進行粗調延遲，如：開機期間、延遲鎖相環(DLL)鎖定期間等，而可在正常操作中進行微調延遲。
首先，依本實施例的占空比校正方法200，在步驟210中，啟動占空比偵測器(Duty Cycle Detector, 簡稱DCD) 140。接續步驟210，在步驟220中，占空比校正電路控制器150控制粗調延遲單元110以設定的粗調延遲段數延遲互補時脈對CLKT、CLKB，使得互補時脈對CLKT、CLKB產生相位差。接著，在步驟222中，占空比校正電路控制器150控制再生電路130依據具相位差的第一時脈對CLKTC、CLKBC重新產生再生時脈CLKO。之後，在步驟230中，DCD 140偵測再生時脈CLKO當前的占空比，判斷當前的占空比是否符合預定值，並依據其判斷產生輸出。如果此輸出代表當前的占空比大於預定值時，在此以輸出為0代表當前的占空比太大，在步驟240中，占空比校正電路控制器150依據所述輸出控制粗調延遲單元110，使第一延遲線增加延遲或第二延遲線106減少延遲互補時脈對CLKT、CLKB，產生較少的相位差。舉例來說，可使第二延遲線106減少對互補時脈對CLKT、CLKB施加的粗調延遲段數，如：從原本的兩段粗調延遲變成一段粗調延遲。接續步驟240，在步驟242中，占空比校正電路控制器150控制再生電路130依據具經調整粗調延遲段數的第一時脈對CLKTC、CLKBC再次重新產生再生時脈CLKO。之後，在步驟250中，DCD 140偵測再次重新產生的再生時脈CLKO當前的占空比，判斷當前的占空比是否符合預定值，並依據其判斷產生輸出。如輸出與先前的輸出相同，即，輸出值未改變，表示還需要更多的調整，因此回到步驟240。如輸出與先前的輸出不同，即，輸出值已改變，表示在粗調延遲單元110的精度中，當前使用的粗調延遲段數可使所產生的再生時脈CLKO的占空比最接近預定值，表示是符合預定值，因此可執行步驟260。然而，在步驟230時，如果DCD 140的輸出代表當前的占空比小於預定值時，在此以輸出為1代表當前的占空比太小，在步驟244中，占空比校正電路控制器150依據所述輸出控制粗調延遲單元110，使第一延遲線減少延遲或第二延遲線106增加延遲互補時脈對CLKT、CLKB，產生較多的相位差。舉例來說，可使第二延遲線106增加對互補時脈對CLKT、CLKB施加的粗調延遲段數，如：從原本的兩段粗調延遲變成三段粗調延遲。接續步驟244，在步驟246中，占空比校正電路控制器150控制再生電路130依據具經調整粗調延遲段數的第一時脈對CLKTC、CLKBC再次重新產生再生時脈CLKO。接著，在步驟252中，DCD 140偵測再次重新產生的再生時脈CLKO當前的占空比，判斷當前的占空比是否符合預定值，並依據其判斷產生輸出。如輸出與先前的輸出相同，即，輸出值未改變，表示還需要更多的調整，因此回到步驟244。如輸出與先前的輸出不同，即，輸出值已改變，表示在粗調延遲單元110的精度中，當前使用的粗調延遲段數可使所產生的再生時脈CLKO的占空比最接近預定值，表示是符合預定值，因此可執行步驟260。在步驟260時，粗調延遲已完成，此時產生的第一時脈對CLKTC、CLKBC之間的相位差為粗調延遲產生的第一相位差，第一相位差對應粗調延遲增量的遞增倍數。第一時脈對CLKTC、CLKBC並被保持以待進行微調延遲。
接著，在步驟270中，占空比校正電路控制器150控制微調延遲單元120致能微調延遲，以設定的微調延遲段數延遲具第一相位差的第一時脈對CLKTC、CLKBC在第三延遲線107和第四延遲線108上時脈，可產生額外的第二相位差。接著，在步驟272中，占空比校正電路控制器150控制再生電路130依據經微調延遲的相位差時脈對CLKTD、CLKBD再次重新產生再生時脈CLKO。接著，在步驟280中，占空比校正電路控制器150可進一步調整第三延遲線107和第四延遲線108對第一時脈對CLKTC、CLKBC的微調延遲，產生相應的相位差，如：調整使用的微調延遲段數。在此可藉由與步驟230、240、242、250、244、246、252類似的方式，以DCD 140偵測再次重新產生的再生時脈CLKO當前的占空比，判斷當前的占空比是否符合預定值，並依據其判斷產生輸出，再以占空比校正電路控制器150根據輸出值控制微調延遲單元120，相應地改變第三延遲線107和第四延遲線108對延遲第一時脈對CLKTC、CLKBC的延遲，產生較多或較少的相位差。之後，在步驟282中，占空比校正電路控制器150控制再生電路130依據經調整微調延遲的相位差時脈對CLKTD、CLKBD再次重新產生再生時脈CLKO。接著，可知經步驟280調整之後所產生的更新的相位差時脈對CLKTD、CLKBD的占空比，比起先前的占空比，新的占空比更接近預定值。之後，在步驟290中，占空比校正電路控制器150可在判斷DCD 140更新其輸出時，再次回到步驟280，再次調整第三延遲線107和第四延遲線108對第一時脈對CLKTC、CLKBC的微調延遲。較佳地，占空比校正電路控制器150可持續地判斷DCD 140是否更新其輸出，以維持再生時脈的占空比的穩定性。微調延遲第一相位差與所述第二相位差的和為所述相位差，且所述粗調延遲增量大於所述微調延遲增量。
如上所述，本發明提供的占空比校正裝置及占空比校正方法以第一延遲線104、第二延遲線106、第三延遲線107與第四延遲線108延遲互補時脈對，使得互補時脈對產生相位差，從而產生具有固定占空比、上升緣和下降緣具有較低抖動的時脈訊號，解決現有技術中存在的占空比鎖定時間較長、架構局限喪失靈活性、適用頻率受限、低穩定性的問題，較佳可產生高穩定性且高準確度的時脈訊號。
以上敍述依據本發明多個示例性的實施例，可理解其中各項特徵可以單一或不同結合方式實施。因此，本發明實施方式之揭露僅為闡明本發明原則之具體實施例，應不拘限本發明於所揭示的實施例，包括具有客製化門檻電壓的特別電晶體。進一步言之，先前敍述及其附圖僅為本發明示範之用，並不受其限囿。其他元件之變化或組合皆可能，且不悖于本發明之精神與範圍。
100:占空比校正裝置 102:占空比校正電路 104:第一延遲線 106:第二延遲線 107:第三延遲線 108:第四延遲線 1071、1072、1073、1074、1081、1082、1083、1084:反相器 1075、1076、1077、1078、1085、1086、1087、1088:可變電容 110:粗調延遲單元 120:微調延遲單元 130:再生電路 131、133:邏輯閘 132、134:第四反及閘 135、136:第五反及閘 140:占空比偵測電路 150:占空比校正電路控制器 160:分配器 1110、1111、1112:第一反及閘 1113、1114、1115:第二反及閘 1116、1117、1118:第三反及閘 1119、1129:反相器 1120、1121、1122:第一反及閘 1123、1124、1125:第二反及閘 1126、1127、1128:第三反及閘 210、220、222、230、24、242、244、246、250、252、260、270、272、280、282、290:步驟
本申請的下列附圖在此作為本申請的一部分用於理解本申請。附圖顯示本申請的實施例及其描述，用來解釋本發明的目的及優點。在附圖中： 圖1顯示為本發明一示例的占空比校正裝置的功能方塊圖。 圖2顯示為本發明一示例的占空比校正電路的時脈示意圖。 圖3顯示為本發明一示例的粗調延遲單元的功能方塊圖。 圖4顯示為本發明一示例的微調延遲單元的功能方塊圖。 圖5顯示為本發明一示例的占空比校正電路的再一時脈示意圖。 圖6顯示為本發明一示例的再生電路的功能方塊圖。 圖7顯示為本發明一示例的占空比校正電路的另一時脈示意圖。 圖8顯示為本發明一示例的占空比校正電路的又一時脈示意圖。 圖9顯示為本發明一示例的占空比校正方法的流程圖。
無
100:占空比校正裝置
102:占空比校正電路
104:第一延遲線
106:第二延遲線
107:第三延遲線
108:第四延遲線
110:粗調延遲單元
120:微調延遲單元
130:再生電路
140:占空比偵測電路
150:占空比校正電路控制器
160:分配器

Claims (22)

  1. 一種占空比校正裝置，包括：占空比校正電路，用來依據互補時脈對來產生相位差時脈對，並依據所述相位差時脈對來重新產生再生時脈；占空比校正電路控制器，耦接所述占空比校正電路；及占空比偵測電路，耦接在所述占空比校正電路與所述占空比校正電路控制器之間，用來依據所述再生時脈的當前的占空比來產生偵測輸出至所述占空比校正電路控制器；其中，所述占空比校正電路控制器依據所述偵測輸出控制所述占空比校正電路，以調整所述相位差時脈對，該占空比校正電路包含一再生電路，該再生電路包含：兩個第一反及閘，分別接收該相位差時脈對的其一時脈及對應的經延遲時脈，且分別輸出上升緣觸發時脈及下降緣觸發時脈；及兩個第二反及閘，其一該第二反及閘接收該上升緣觸發時脈及另一第二反及閘的輸出，另一該第二反及閘接收該下降緣觸發時脈及該其一第二反及閘的輸出，且輸出該再生時脈。
  2. 如請求項1所述的占空比校正裝置，其中，該占空比校正電路另包括依序串聯的粗調延遲單元及微調延遲單元，該粗調延遲單元用來延遲該互補時脈對來產生具有第一相位差的第一時脈對，該微調延遲單元用來延遲該第一時脈對來產生具有第二相位差的該相位差時脈對。
  3. 如請求項2所述的占空比校正裝置，其中，該占空比偵測電路用來接收該再生時脈，偵測該再生時脈的該當前的占空比，判斷該當前的占空 比是否符合預定值，並依據其判斷產生該偵測輸出至該占空比校正電路控制器，且該占空比校正電路控制器調整該粗調延遲單元或該微調延遲單元之一者對該互補時脈對的延遲，以使該再生電路產生該相位差時脈對。
  4. 如請求項2所述的占空比校正裝置，其中，該粗調延遲單元包括第一延遲線及第二延遲線，該第一延遲線及該第二延遲線都包括多個粗調延遲段數，該粗調延遲單元接收該互補時脈對，在該第二延遲線及該第二延遲線上以該粗調延遲段數延遲該互補時脈對，使得該互補時脈對之間產生具有該第一相位差的該第一時脈對，該第一相位差對應粗調延遲增量的遞增倍數。
  5. 如請求項4所述的占空比校正裝置，其中，該微調延遲單元包括第三延遲線及第四延遲線，該第三延遲線及該第四延遲線包括多個微調延遲段數，該微調延遲單元接收具有該第一相位差的該第一時脈對，在該第三延遲線及該第四延遲線上以微調延遲段數延遲具有該第一相位差的該第一時脈對，使得該第一時脈對之間產生具有該第二相位差的該相位差時脈對，該第二相位差對應微調延遲增量的遞增倍數，且該粗調延遲增量大於該微調延遲增量。
  6. 如請求項4所述的占空比校正裝置，其中，該第一延遲線及該第二延遲線分別更包括：P個第三反及閘，彼此串聯，且輸入該互補時脈對的其一者至第一個該第三反及閘；P個第四反及閘，彼此串聯；P個第五反及閘，並聯於該第三反及閘及該第四反及閘，第n個該第五反及閘的輸入端耦接第n個該第三反及閘，第n個該第五反及閘的輸出端耦接第P-n+1個該第四反及閘的輸入端，n為1,2…P的整數；及 一反相器，耦接於第P個該第四反及閘的輸出端。
  7. 如請求項5所述的占空比校正裝置，其中，該第三延遲線及第四延遲線分別更包括：多個反相器，彼此串聯，且輸入該具有第一相位差的該第一時脈對的其一者至第一個該反相器；及多個可變電容，分別耦接該反相器的輸出端。
  8. 如請求項5所述的占空比校正裝置，其中，該粗調延遲增量大於或等於該微調延遲增量的兩倍。
  9. 如請求項8所述的占空比校正裝置，其中，該粗調延遲增量大於或等於該微調延遲增量的十倍。
  10. 如請求項4所述的占空比校正裝置，其中，當該偵測輸出代表該當前的占空比大於預定值時，該占空比校正電路控制器依據該偵測輸出使該第一延遲線增加延遲或該第二延遲線減少延遲該互補時脈對，產生較少該第一相位差的該第一時脈對，且當該偵測輸出代表該當前的占空比小於該預定值時，該占空比校正電路控制器依據該偵測輸出使該第一延遲線減少延遲或該第二延遲線增加延遲該互補時脈對，產生較多該第一相位差的該第一時脈對。
  11. 如請求項1所述的占空比校正裝置，其中，該再生電路依據該相位差時脈對來重新產生具新的占空比的該再生時脈，且比起該當前的占空比，該新的占空比更接近該預定值。
  12. 如請求項1所述的占空比校正裝置，其中，該再生電路更包括： 兩組邏輯閘，每組邏輯閘分別包括是閘與反閘，串聯於該第一反及閘的輸入端，延遲該相位差時脈對的其一時脈，而產生該對應的經延遲時脈。
  13. 如請求項1所述的占空比校正裝置，其更包括一分配器，產生彼此互補的該互補時脈對。
  14. 一種占空比校正方法，包括下列步驟：依據互補時脈對來產生相位差時脈對；依據該相位差時脈對來重新產生再生時脈；依據該再生時脈的當前的占空比來產生偵測輸出；及依據該偵測輸出調整該相位差時脈對；其中依據該相位差時脈對來重新產生該再生時脈包含：利用兩個第一反及閘，分別接收該相位差時脈對的其一時脈及對應的經延遲時脈，且分別輸出上升緣觸發時脈及下降緣觸發時脈；及利用兩個第二反及閘，其一該第二反及閘接收該上升緣觸發時脈及另一第二反及閘的輸出，另一該第二反及閘接收該下降緣觸發時脈及該其一第二反及閘的輸出，且輸出該再生時脈。
  15. 如請求項14所述的占空比校正方法，其中，依據該互補時脈對來產生該相位差時脈對的步驟更包括：以粗調延遲單元用來延遲互補時脈對來產生第一時脈對；以微調延遲單元用來延遲該第一時脈對來產生該相位差時脈對；及依據該相位差信號來重新產生該再生時脈。
  16. 如請求項15所述的占空比校正方法，其中，依據該再生時脈的當前的占空比來產生該偵測輸出的步驟更包括： 偵測該再生時脈的該當前的占空比；及判斷該當前的占空比是否符合預定值，並依據其判斷產生該偵測輸出。
  17. 如請求項15所述的占空比校正方法，其中，該粗調延遲單元包括第一延遲線及第二延遲線，該第一延遲線及該第二延遲線都包括多個粗調延遲段數，以該粗調延遲單元用來延遲該互補時脈對來產生該第一時脈對的步驟更包括：在該第二延遲線及該第二延遲線上以該粗調延遲段數延遲該互補時脈對，使得該互補時脈對之間產生具有第一相位差的該第一時脈對，該第一相位差對應粗調延遲增量的遞增倍數。
  18. 如請求項17所述的占空比校正方法，其中，該微調延遲單元包括第三延遲線及第四延遲線，該第三延遲線及該第四延遲線包括多個微調延遲段數，以該微調延遲單元用來延遲該第一時脈對來產生該相位差時脈對的步驟更包括：在該第三延遲線及該第四延遲線上以微調延遲段數延遲該具有第一相位差的該第一時脈對，使得該第一時脈對之間產生具有第二相位差的該相位差時脈對，該第二相位差對應微調延遲增量的遞增倍數；及該粗調延遲增量大於該微調延遲增量。
  19. 如請求項18所述的占空比校正方法，其中，提供該粗調延遲增量大於或等於該微調延遲增量的兩倍。
  20. 如請求項19所述的占空比校正方法，其中，提供該粗調延遲增量大於或等於該微調延遲增量的十倍。
  21. 如請求項17所述的占空比校正方法，其中，在該第二延遲線及該第二延遲線上以該粗調延遲段數延遲該互補時脈對，使得該互補時脈對之間產生具有第一相位差的該第一時脈對的步驟更包括：當該偵測輸出代表該當前的占空比大於該預定值時，依據該偵測輸出使該第一延遲線增加延遲或該第二延遲線減少延遲該互補時脈對，產生較少該第一相位差的該第一時脈對；及當該偵測輸出代表該當前的占空比小於該預定值時，依據該偵測輸出使該第一延遲線減少延遲或該第二延遲線增加延遲該互補時脈對，產生較多該第一相位差的該第一時脈對。
  22. 如請求項15所述的占空比校正方法，其更包括：依據該相位差時脈對來重新產生具新的占空比的再生時脈，且比起該當前的占空比，該新的占空比更接近該預定值。
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