KR101163048B1

KR101163048B1 - 출력 타이밍 제어회로 및 그를 이용하는 반도체 장치

Info

Publication number: KR101163048B1
Application number: KR20100124197A
Authority: KR
Inventors: 최훈
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-12-07
Filing date: 2010-12-07
Publication date: 2012-07-05
Also published as: KR20120063137A; US8959378B2; US20120140869A1

Abstract

반도체 장치의 출력 타이밍 제어회로는, 출력 리셋펄스 신호의 지연량을 외부 클럭신호를 기준으로 카운팅 하여 제1 카운팅 코드로서 출력함에 있어서, 외부 클럭신호의 주파수에 따라 출력 리셋펄스 신호의 지연량을 조절하도록 구성되는 지연량 카운터부와, 데이터 출력 지연코드의 코드값에서 제1 카운팅 코드의 코드값만큼 감산하여 지연제어코드로서 출력하는 연산부와, 지연제어코드의 코드값에 대응하는 DLL 클럭신호의 클럭수 만큼 리드 커맨드 신호의 위상을 조절하여 출력 인에이블 플래그 신호로서 출력하는 위상 조절부를 포함한다.

Description

출력 타이밍 제어회로 및 그를 이용하는 반도체 장치{OUTPUT TIMING CONTROL CIRCUIT AND SEMICONDUCTOR APPARATUS USING THE SAME}

본 발명은 반도체 장치에 관한 것으로서, 데이터 출력 지연정보에 따라 출력 데이터의 출력시점을 조절하는 기술에 관한 것이다.

반도체 장치는 동작속도를 향상시키고 효율적인 내부동작을 위하여 클럭(Clock)과 같은 기준 주기펄스신호(Periodic pulse signal)에 동기되어 동작한다. 따라서 대부분의 반도체 장치는 외부에서 공급되는 클럭 또는 필요에 따라 내부에서 생성된 내부 클럭을 이용하여 동작하게 된다.

한편, 반도체 장치로 입력되는 외부 클럭신호는 반도체 장치 내부에서 지연되므로 지연된 클럭신호를 이용하여 데이터를 출력할 경우, 출력되는 데이터가 외부 클럭신호와 동기되지 않는 문제점이 발생한다. 따라서 반도체 장치는 지연고정루프(Delay Locked Loop, DLL), 위상고정루프(Phase Locked Loop, PLL) 등을 이용하여 외부 클럭신호와 내부 클럭신호와의 타이밍 차이를 보상한다.

한편, 반도체 장치에 리드 커맨드(Read Command)가 입력되면, 데이터 출력 지연정보에 따라 출력 데이터가 출력되는 시점이 조절된다. 여기에서 데이터 출력 지연정보는 리드 커맨드(Read Command)가 입력된 시점으로부터 몇 클럭 이후에 출력 데이터가 출력되는지를 나타내는 정보이다. 참고적으로 이때 사용되는 클럭은 지연고정루프(Delay Locked Loop, DLL), 위상고정루프(Phase Locked Loop, PLL) 등에서 생성된 클럭신호를 이용한다.

반도체 장치가 넓은 주파수 대역을 갖는 클럭신호를 이용하여 동작하는 경우, 출력 데이터의 출력시점을 조절할 때 요구되는 타이밍 마진이 넓은 주파수 대역을 모두 커버하지 못하는 경우가 발생할 수 있다.

본 발명은 넓은 주파수 대역에서 출력 데이터의 출력시점을 제어하는 출력 인에이블 플래그 신호를 원하는 타이밍에 활성화 시킬 수 있는 출력 타이밍 제어회로를 제공한다.

또한, 본 발명은 넓은 주파수 대역에서 출력 데이터의 출력시점을 안정적으로 조절할 수 있는 반도체 장치를 제공한다.

본 발명의 일 실시예에 따르면, 출력 리셋펄스 신호의 지연량을 외부 클럭신호를 기준으로 카운팅 하여 제1 카운팅 코드로서 출력함에 있어서, 상기 외부 클럭신호의 주파수에 따라 상기 출력 리셋펄스 신호의 지연량을 조절하도록 구성되는 지연량 카운터부; 데이터 출력 지연코드의 코드값에서 상기 제1 카운팅 코드의 코드값만큼 감산하여 지연제어코드로서 출력하는 연산부; 및 상기 지연제어코드의 코드값에 대응하는 DLL 클럭신호의 클럭수 만큼 리드 커맨드 신호의 위상을 조절하여 출력 인에이블 플래그 신호로서 출력하는 위상 조절부;를 포함하는 반도체 장치의 출력 타이밍 제어회로가 제공된다.

또한, 본 발명의 다른 실시예에 따르면, 위상검출신호의 제어에 따라 외부 클럭신호의 지연량을 조절하여 DLL 클럭신호로서 출력하는 가변 지연부; 상기 DLL 클럭신호를 예정된 모델 지연값만큼 지연시켜 피드백 클럭신호로서 출력하는 제1 지연 모델부; 상기 외부 클럭신호와 상기 피드백 클럭신호의 위상을 비교하여 그 비교결과를 상기 위상검출신호로서 출력하는 위상 비교부; 출력 리셋펄스 신호의 지연량을 상기 외부 클럭신호를 기준으로 카운팅 하여 제1 카운팅 코드로서 출력함에 있어서, 상기 외부 클럭신호의 주파수에 따라 상기 출력 리셋펄스 신호의 지연량을 조절하도록 구성되는 지연량 카운터부; 데이터 출력 지연코드의 코드값에서 상기 제1 카운팅 코드의 코드값만큼 감산하여 지연제어코드로서 출력하는 연산부; 및 상기 지연제어코드의 코드값에 대응하는 상기 DLL 클럭신호의 클럭수 만큼 리드 커맨드 신호의 위상을 조절하여 출력 인에이블 플래그 신호로서 출력하는 위상 조절부;를 포함하는 반도체 장치가 제공된다.

도 1은 데이터 출력 지연정보에 따라 출력 데이터가 출력되는 시점을 나타낸 타이밍 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 구성도이다.
도 3은 도 2의 지연 조절부의 실시예에 따른 회로도이다.
도 4는 도 2의 반도체 장치의 내부동작을 나타낸 타이밍 다이어그램이다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자.

도 1은 데이터 출력 지연정보에 따라 출력 데이터가 출력되는 시점을 나타낸 타이밍 다이어그램이다.

참고적으로 데이터 출력 지연정보를 카스 레이턴시(CAS Latency)라고 정의할 수 있는데, 카스 레이턴시(CAS Latency)가 '6'이라는 것은, 리드 커맨드(Read Command)가 입력된 시점으로부터 여섯 클럭 이후에 출력 데이터가 출력되는 것을 의미한다.

도 1을 참조하면, 데이터 출력 지연정보가 반영된 출력 인에이블 플래그 신호(OE_FLAG)의 활성화 시점은, 출력 데이터가 출력되는 시점보다 모델 지연값(tREP)만큼 앞당겨진다. 출력 인에이블 플래그 신호(OE_FLAG)의 활성화 시점은, 상기와 같은 활성화 조건을 만족시킨 상태에서, 카스 레이턴시(CAS Latency)에 따라 클럭신호(CLK)에 동기되어 빨라지거나 늦어지게 된다. 참고적으로 모델 지연값(tREP)은 클럭전달경로의 지연요소들을 모델링한 것이다.

도 2는 본 발명의 일 실시예에 따른 반도체 장치의 구성도이다.

본 실시예에 따른 반도체 장치(1)는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.

도 2를 참조하면, 반도체 장치(1)는 지연고정루프(Delay Locked Loop, 100)와, 출력 타이밍 제어부(200)와, 데이터 출력부(300)를 구비한다. 본 실시예에서 지연고정루프(Delay Locked Loop, 100)는 가변 지연부(110)와, 지연 모델부(120)와, 위상 비교부(130)로 구성된다. 또한, 출력 타이밍 제어부(200)는 지연량 카운터부(210)와, 연산부(220)와, 위상 조절부(230)로 구성된다.

상기와 같이 구성되는 반도체 장치(1)의 세부구성과 주요동작을 살펴보면 다음과 같다.

가변 지연부(110)는 위상검출신호(PDET)의 제어에 따라 외부 클럭신호(EXTCLK)의 지연량을 조절하여 DLL 클럭신호(DLLCLK)로서 출력한다.

지연 모델부(120)는 DLL 클럭신호(DLLCLK)를 예정된 모델 지연값만큼 지연시켜 피드백 클럭신호(FBCLK)로서 출력한다. 여기에서 지연 모델부(120)는 DLL 클럭신호(DLLCLK) 전달경로의 지연요소들을 모델링 하도록 구성된다.

위상 비교부(130)는 외부 클럭신호(EXTCLK)와 피드백 클럭신호(FBCLK)의 위상을 비교하여 그 비교결과를 위상검출신호(PDET)로서 출력한다. 위상 비교부(130)는 외부 클럭신호(EXTCLK)와 피드백 클럭신호(FBCLK)의 위상이 동일해질 때 까지 비교동작을 계속해서 수행하며, 그 비교결과를 위상검출신호(PDET)에 반영한다. 위상 비교부(130)는 외부 클럭신호(EXTCLK)와 피드백 클럭신호(FBCLK)의 위상이 동일해지면, 그 때의 위상검출신호(PDET)를 고정적으로 유지하게 된다. 이를 지연고정루프(Delay Locked Loop, 100)가 락킹(Locking) 되었다고 기술하기도 한다. 참고적으로 지연고정루프(Delay Locked Loop, 100)가 락킹(Locking) 되었을 때, DLL 클럭신호(DLLCLK)의 위상은 외부 클럭신호(EXTCLK)의 위상에 비해서 모델 지연값(tREP) 만큼 앞당겨진다.

한편, 지연량 카운터부(210)는 출력 리셋펄스 신호(OERST)의 지연량을 외부 클럭신호(EXTCLK)를 기준으로 카운팅 하여 제1 카운팅 코드(N)로서 출력한다. 이때 지연량 카운터부(210)는 외부 클럭신호(EXTCLK)의 주파수에 따라 출력 리셋펄스 신호(OERST)의 지연량을 조절하도록 구성된다. 본 실시예에서는 외부 클럭신호(EXTCLK)의 주파수가 느릴수록 출력 리셋펄스 신호(OERST)에 더 많은 지연량을 반영하도록 구성되었으나, 이는 실시예에 따라 외부 클럭신호(EXTCLK)의 주파수가 빠를수록 출력 리셋펄스 신호(OERST)에 더 많은 지연량을 반영하도록 구성될 수도 있다. 출력 리셋펄스 신호(OERST)는 지연고정루프(Delay Locked Loop, 100)가 락킹(Locking)된 이후에 활성화 되는 신호이다. 즉, 출력 타이밍 제어부(200)는 지연고정루프(Delay Locked Loop, 100)가 락킹(Locking)된 이후에 내부동작을 개시한다.

본 실시예에서 지연량 카운터부(210)는 제1 가변 지연부(210_1)와, 지연 모델부(210_2)와, 지연 조절부(210_3)와, 지연 제어신호 생성부(210_4)와, 카운터부(210_5)로 구성된다.

제1 가변 지연부(210_1)는 위상검출신호(PDET)의 제어에 따라 출력 리셋펄스 신호(OERST)의 지연량을 조절하여 제1 지연신호(DRST)로서 출력한다.

지연 모델부(210_2)는 제1 지연신호(DRST)를 예정된 모델 지연값만큼 지연시켜 제2 지연신호(DRST1)로서 출력한다.

지연 제어신호 생성부(210_4)는 외부 클럭신호(EXTCLK)의 주파수를 검출하고 그 검출결과를 지연제어신호(D_CTRL)로서 출력한다. 참고적으로 카스 레이턴시(CAS Latency)의 값이 크다는 것은 외부 클럭신호(EXTCLK)의 주파수가 빠르다는 것을 의미하므로, 지연 제어신호 생성부(210_4)는 카스 레이턴시(CAS Latency)의 값을 검출하여 지연제어신호(D_CTRL)를 생성하도록 구성될 수도 있을 것이다.

지연 조절부(210_3)는 지연제어신호(D_CTRL)의 제어에 따라 제2 지연신호(DRST1)의 지연량을 조절하여 제3 지연신호(DRST_D)로서 출력한다.

도 3은 도 2의 지연 조절부의 실시예에 따른 회로도이다.

도 3을 참조하면, 지연 조절부(210_3)는 제2 지연신호(DRST1)를 서로 다른 지연량으로 지연시키는 제1 지연경로 및 제2 지연경로와, 지연제어신호(D_CTRL)에 응답하여 제1 지연경로 및 제2 지연경로 중 어느 하나를 통해서 지연된 신호를 제3 지연신호(DRST_D)로서 선택적으로 출력하는 선택부(TG1.TG2)로 구성된다. 본 실시예에서 선택부(TG1.TG2)는 복수의 트랜스미션 게이트(TRANSMISSION GATE)로 구성된다. 또한, 제2 지연경로는 복수의 단위 지연부(23_1)가 서로 직렬로 연결되어 있다.

카운터부(210_5)는 외부 클럭신호(EXTCLK)의 제어에 따라 카운팅 동작을 수행하여 제1 카운팅 코드(N)를 출력한다. 카운터부(210_5)는 출력 리셋펄스 신호(OERST)에 응답하여 카운팅을 시작하고, 제3 지연신호(DRST_D)에 응답하여 카운팅을 종료한다. 이때 제3 지연신호(DRST_D)의 타이밍 마진이 충분하지 않다면, 카운터부(210_5)는 카운팅 동작을 한번 더 수행하거나, 한번 적게 수행할 수 있다. 본 실시예에서는 외부 클럭신호(EXTCLK)의 주파수에 따라 제3 지연신호(DRST_D)의 지연량이 조절되므로, 외부 클럭신호(EXTCLK)의 주파수가 변경되더라도, 제3 지연신호(DRST_D)의 타이밍 마진이 충분히 확보됨으로써, 원하는 횟수의 카운팅 동작이 수행된다.

연산부(220)는 데이터 출력 지연코드(CL<5:11>)의 코드값에서 제1 카운팅 코드(N)의 코드값만큼 감산하여 지연제어코드(CL-N)로서 출력한다. 여기에서 데이터 출력 지연코드(CL<5:11>)는 카스 레이턴시(CAS Latency)의 값을 지시한다.

위상 조절부(230)는 지연제어코드(CL-N)의 코드값에 대응하는 DLL 클럭신호(DLLCLK)의 클럭수 만큼 리드 커맨드 신호(RDCMD)의 위상을 조절하여 출력 인에이블 플래그 신호(OE_FLAG)로서 출력한다.

본 실시예에서 위상 조절부(230)는 제2 가변 지연부(230_1)와, 쉬프트 레지스터(230_2)로 구성된다.

제2 가변 지연부(230_1)는 위상검출신호(PDET)의 제어에 따라 리드 커맨드 신호(RDCMD)의 지연량을 조절하여 지연 리드 커맨드 신호(RDCMD_D)로서 출력한다.

쉬프트 레지스터(230_2)는 DLL 클럭신호(DLLCLK)의 제어에 따라 지연 리드 커맨드 신호(RDCMD_D)를 지연제어코드(CL-N)의 코드값만큼 쉬프트 시켜 출력 인에이블 플래그 신호(OE_FLAG)로서 출력한다.

참고적으로 출력 타이밍 제어부(200)의 제1 가변 지연부(210_1)와 제2 가변 지연부(230_1)의 지연량은, 지연고정루프(Delay Locked Loop, 100)의 가변 지연부(110)의 지연량과 동일하도록 구성된다. 또한, 출력 타이밍 제어부(200)의 지연 모델부(210_2)와 지연고정루프(Delay Locked Loop, 100)의 지연 모델부(120)의 지연량은 동일하도록 구성된다. 즉, 지연 모델부(210_2,120)는 모두 DLL 클럭신호(DLLCLK) 전달경로의 지연요소들을 모델링 하도록 구성된다.

데이터 출력부(300)는 전송라인을 통해서 전송된 출력 인에이블 플래그 신호(OE_FLAG)에 응답하여 출력 데이터(DATA)를 출력 패드(DQ)로 출력한다. 이때 출력 데이터(DATA)는 설정된 카스 레이턴시(CAS Latency)에 의해서 출력되는 시점이 조절되는데, 외부 클럭신호(EXTCLK)의 라이징 에지에 정확하게 동기되어 출력된다.

도 4는 도 2의 반도체 장치의 내부동작을 나타낸 타이밍 다이어그램이다.

도 4의 타이밍 다이어그램을 참조하여, 상기와 같이 구성되는 반도체 장치의 주요동작을 설명하면 다음과 같다.

우선, 카스 레이턴시(CAS Latency) 가 '8' 로 설정되고, 지연고정루프(Delay Locked Loop, 100)가 락킹(Locking) 되었다고 가정한다.

다음으로, 출력 리셋펄스 신호(OERST)가 하이레벨로 활성화 되면, 제1 가변 지연부(210_1)에 의해서 'tCK-tREP' 만큼 위상이 지연된 제1 지연신호(DRST)가 생성된다. 또한, 지연 모델부(210_2)에 의해서 모델 지연값(tREP) 만큼 지연된 제2 지연신호(DRST1)가 생성된다. 이때, 지연 조절부(210_3)는 외부 클럭신호(EXTCLK)의 주파수에 따라 제2 지연신호(DRST1)를 지연없이 제3 지연신호(DRST_D)로서 출력하거나, 특정 지연값을 반영하여 제3 지연신호(DRST_D)로서 출력한다.

다음으로, 카운터부(210_5)는 제1 가변 지연부(210_1)와, 지연 모델부(210_2)와, 지연 조절부(210_3)의 지연량을 카운팅하여 제1 카운팅 코드(N)로서 출력한다.

다음으로, 리드 커맨드 신호(RDCMD)가 입력되면, 제2 가변 지연부(230_1)는 리드 커맨드 신호(RDCMD)를 지연시켜 지연 리드 커맨드 신호(RDCMD_D)로서 출력한다.

다음으로, 쉬프트 레지스터(230_2)는 지연제어코드(CL-N)의 코드값만큼 지연 리드 커맨드 신호(RDCMD_D)를 쉬프트 시켜서 출력 인에이블 플래그 신호(OE_FLAG)를 생성한다.

결론적으로, 출력 인에이블 플래그 신호(OE_FLAG)의 제어에 따라 출력되는 출력 데이터는 설정된 카스 레이턴시(CAS Latency)를 만족하면서, 외부 클럭신호(EXTCLK)의 라이징 에지에 동기되어 출력된다.

상술한 바와 같은 본 실시예에 따른 출력 타이밍 제어회로는 넓은 주파수 대역에서 출력 데이터의 출력시점을 제어하는 출력 인에이블 플래그 신호를 원하는 타이밍에 활성화 시킬 수 있다. 또한, 본 실시예에 따른 반도체 장치는 넓은 주파수 대역에서 출력 데이터의 출력시점을 안정적으로 조절할 수 있다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100 : 지연고정루프
200 : 출력 타이밍 제어부
210 : 지연량 카운터부
230 : 위상 조절부

Claims

출력 리셋펄스 신호의 지연량을 외부 클럭신호를 기준으로 카운팅 하여 제1 카운팅 코드로서 출력함에 있어서, 상기 외부 클럭신호의 주파수에 따라 상기 출력 리셋펄스 신호의 지연량을 조절하도록 구성되는 지연량 카운터부;
데이터 출력 지연코드의 코드값에서 상기 제1 카운팅 코드의 코드값만큼 감산하여 지연제어코드로서 출력하는 연산부; 및
상기 지연제어코드의 코드값에 대응하는 DLL 클럭신호의 클럭수 만큼 리드 커맨드 신호의 위상을 조절하여 출력 인에이블 플래그 신호로서 출력하는 위상 조절부;
를 포함하는 반도체 장치의 출력 타이밍 제어회로.
제1항에 있어서,
상기 지연량 카운터부는,
위상검출신호의 제어에 따라 상기 출력 리셋펄스 신호의 지연량을 조절하여 제1 지연신호로서 출력하는 제1 가변 지연부;
상기 제1 지연신호를 예정된 모델 지연값만큼 지연시켜 제2 지연신호로서 출력하는 지연 모델부;
상기 외부 클럭신호의 주파수를 검출하고 그 검출결과를 지연제어신호로서 출력하는 지연 제어신호 생성부;
상기 지연제어신호의 제어에 따라 상기 제2 지연신호의 지연량을 조절하여 제3 지연신호로서 출력하는 지연 조절부; 및
상기 외부 클럭신호의 제어에 따라 카운팅 동작을 수행하여 상기 제1 카운팅 코드를 출력함에 있어서, 상기 출력 리셋펄스 신호에 응답하여 카운팅을 시작하고, 상기 제3 지연신호에 응답하여 카운팅을 종료하는 카운터부;를 포함하는 반도체 장치의 출력 타이밍 제어회로.
제2항에 있어서,
상기 위상 조절부는,
상기 위상검출신호의 제어에 따라 상기 리드 커맨드 신호의 지연량을 조절하여 지연 리드 커맨드 신호로서 출력하는 제2 가변 지연부; 및
상기 DLL 클럭신호의 제어에 따라 상기 지연 리드 커맨드 신호를 상기 지연제어코드의 코드값만큼 쉬프트 시켜 상기 출력 인에이블 플래그 신호로서 출력하는 쉬프트 레지스터;를 포함하는 반도체 장치의 출력 타이밍 제어회로.
제3항에 있어서,
상기 제1 및 제2 가변 지연부는,
상기 DLL 클럭신호를 생성하는 지연고정루프(Delay Locked Loop, DLL)에 포함된 가변 지연부와 동일한 지연량을 가지도록 구성되는 것을 특징으로 하는 반도체 장치의 출력 타이밍 제어회로.
제4항에 있어서,
상기 위상검출신호는 상기 지연고정루프가 락킹(Locking) 되었을 때, 상기 지연고정루프에서 출력되는 신호이며, 상기 위상검출신호는 상기 지연고정루프에 포함된 가변 지연부를 제어하는 신호인 것을 특징으로 하는 반도체 장치의 출력 타이밍 제어회로.
제2항에 있어서,
상기 지연 모델부는,
상기 DLL 클럭신호를 생성하는 지연고정루프(Delay Locked Loop, DLL)에 포함된 지연 모델부와 동일한 지연량을 가지도록 구성되는 것을 특징으로 하는 반도체 장치의 출력 타이밍 제어회로.
제6항에 있어서,
상기 지연 모델부는 상기 DLL 클럭신호 전달경로의 지연요소들을 모델링 하도록 구성되는 것을 특징으로 하는 반도체 장치의 출력 타이밍 제어회로.
제2항에 있어서,
상기 지연 조절부는,
상기 제2 지연신호를 서로 다른 지연량으로 지연시키는 복수의 지연경로; 및
상기 지연제어신호에 응답하여, 상기 복수의 지연경로를 통해서 지연된 어느 하나의 신호를 상기 제3 지연신호로서 선택적으로 출력하는 선택부;를 포함하는 반도체 장치의 출력 타이밍 제어회로.
제1항에 있어서,
상기 출력 리셋펄스 신호는 상기 DLL 클럭신호를 생성하는 지연고정루프가 락킹(Locking)된 이후에 활성화 되는 것을 특징으로 하는 반도체 장치의 출력 타이밍 제어회로.
위상검출신호의 제어에 따라 외부 클럭신호의 지연량을 조절하여 DLL 클럭신호로서 출력하는 가변 지연부;
상기 DLL 클럭신호를 예정된 모델 지연값만큼 지연시켜 피드백 클럭신호로서 출력하는 제1 지연 모델부;
상기 외부 클럭신호와 상기 피드백 클럭신호의 위상을 비교하여 그 비교결과를 상기 위상검출신호로서 출력하는 위상 비교부;
출력 리셋펄스 신호의 지연량을 상기 외부 클럭신호를 기준으로 카운팅 하여 제1 카운팅 코드로서 출력함에 있어서, 상기 외부 클럭신호의 주파수에 따라 상기 출력 리셋펄스 신호의 지연량을 조절하도록 구성되는 지연량 카운터부;
데이터 출력 지연코드의 코드값에서 상기 제1 카운팅 코드의 코드값만큼 감산하여 지연제어코드로서 출력하는 연산부; 및
상기 지연제어코드의 코드값에 대응하는 상기 DLL 클럭신호의 클럭수 만큼 리드 커맨드 신호의 위상을 조절하여 출력 인에이블 플래그 신호로서 출력하는 위상 조절부;
를 포함하는 반도체 장치.
제10항에 있어서,
전송라인을 통해서 전송된 상기 출력 인에이블 플래그 신호에 응답하여 출력 데이터를 출력하는 데이터 출력부;를 더 포함하는 반도체 장치.
제10항에 있어서,
상기 지연량 카운터부는,
상기 위상검출신호의 제어에 따라 상기 출력 리셋펄스 신호의 지연량을 조절하여 제1 지연신호로서 출력하는 제1 가변 지연부;
상기 제1 지연신호를 예정된 모델 지연값만큼 지연시켜 제2 지연신호로서 출력하는 제2 지연 모델부;
상기 외부 클럭신호의 주파수를 검출하고 그 검출결과를 지연제어신호로서 출력하는 지연 제어신호 생성부;
상기 지연제어신호의 제어에 따라 상기 제2 지연신호의 지연량을 조절하여 제3 지연신호로서 출력하는 지연 조절부; 및
상기 외부 클럭신호의 제어에 따라 카운팅 동작을 수행하여 상기 제1 카운팅 코드를 출력함에 있어서, 상기 출력 리셋펄스 신호에 응답하여 카운팅을 시작하고, 상기 제3 지연신호에 응답하여 카운팅을 종료하는 카운터부;를 포함하는 반도체 장치.
제12항에 있어서,
상기 위상 조절부는,
상기 위상검출신호의 제어에 따라 상기 리드 커맨드 신호의 지연량을 조절하여 지연 리드 커맨드 신호로서 출력하는 제2 가변 지연부; 및
상기 DLL 클럭신호의 제어에 따라 상기 지연 리드 커맨드 신호를 상기 지연제어코드의 코드값만큼 쉬프트 시켜 상기 출력 인에이블 플래그 신호로서 출력하는 쉬프트 레지스터;를 포함하는 반도체 장치.
제13항에 있어서,
상기 제1 및 제2 가변 지연부는, 상기 가변 지연부와 동일한 지연량을 가지도록 구성되는 것을 특징으로 하는 반도체 장치.
제12항에 있어서,
상기 제1 및 제2 지연 모델부는, 서로 동일한 지연량을 가지도록 구성되는 것을 특징으로 하는 반도체 장치.
제12항에 있어서,
상기 제1 및 제2 지연 모델부는 상기 DLL 클럭신호 전달경로의 지연요소들을 모델링 하도록 구성되는 것을 특징으로 하는 반도체 장치.
제12항에 있어서,
상기 지연 조절부는,
상기 제2 지연신호를 서로 다른 지연량으로 지연시키는 복수의 지연경로; 및
상기 지연제어신호에 응답하여, 상기 복수의 지연경로를 통해서 지연된 어느 하나의 신호를 상기 제3 지연신호로서 선택적으로 출력하는 선택부;를 포함하는 반도체 장치.