JP2002519675A - スキュー補正手段およびスキュー補正方法 - Google Patents

スキュー補正手段およびスキュー補正方法

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JP2002519675A JP2000557157A JP2000557157A JP2002519675A JP 2002519675 A JP2002519675 A JP 2002519675A JP 2000557157 A JP2000557157 A JP 2000557157A JP 2000557157 A JP2000557157 A JP 2000557157A JP 2002519675 A JP2002519675 A JP 2002519675A
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バレリエビッチ クロトチコブ，イルヤ
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バレリエビッチ クロトチコブ，イルヤ
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Abstract

(57)【要約】 【課題】 タイミング・システムの高度スキュー補正によって、試験を受ける半導体デバイス（ＤＵＴ）を試験するときに、信号を送信および受信する高い正確さを提供する手段を備えた、メモリ・デバイス試験用の自動試験機器を提供する。 【解決手段】 トランシーバの自動的スキュー補正用の手段は、複数の入力レジスタ（２、３）と、複数の出力レジスタ（４、５、６）と、主クロック・ドライバ（９）と、基準クロック・ドライバ（２４）であって、該主クロック・ドライバ（９）と関連づけられている基準クロック・ドライバ（２４）と、各複数のレジスタ内でレジスタのタイミングの相対的整列のために、各該複数のレジスタと関連づけられた少なくとも１つのセットの位相変換手段を含む複数の位相変換手段（１２、１３、１４、１５、１６）とを含む。補正は、所定の電波特性を有する送信線によって分配される共通時間軸を使用して行われる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイス試験用の自動試験機器（ＡＴＥ）に関し、より特定
的には、たとえば、メモリなどの半導体デバイスを試験し計測するテスタなどの
装置、およびタイミングを補正する方法に関する。特に、本発明はＡＴＥ入力お
よび出力ピン・ドライバのタイミングの正確で自動的な補正に関する。
【０００２】 本発明は、ウェハ・プローブ段階で、あるいはダイまたはパッケージ化された
部品として、あるいはモジュールまたは回路において、ロジックやメモリ・デバ
イスの正確で連続的な試験を可能にするために、半導体メモリやロジックを試験
する試験機器に特に適用可能である。
【０００３】
【従来の技術】
半導体デバイスを試験するのに使用される試験システムは、新たな各世代のデ
バイスを新しいデバイスの最高速度で試験できるべきである。デジタル回路用の
試験装置は所望のタイミングで様々な波形を生成し、通常は試験を受けるデバイ
スから読み取られたデータを予期されるデータと比較して、波形の電圧レベルを
検出する。計時システムは、テスタの最も重要な用途の１つである。現在、典型
的なシステムは、６０ｐｓの分解能と、５００ｐｓの最大ドライバ間スキューイ
ングと、７００ｐｓの最大エッジ配置誤差とを示す。全体的なタイミングの正確
さは、±１．５ｎｓ内にある。新たな世代の高速デバイスについては、正確さは
数百ピコ秒以内になるべきである。この高い正確さを達成するためには、試験装
置のタイミングを補正することが必須である。
【０００４】
【発明が解決しようとする課題】
本発明は、メモリ・デバイスに特に適している。半導体メモリは、多数の入力
ピンおよび出力ピン、たとえば、３６ピンなどを有する傾向にあり、一度に１６
または３２個が試験されるので、３６ｘ３２本のテスタ・ピンが必要となる。そ
の結果、テスタは多数のユニットのパーピン構造を必要とし、そのそれぞれがタ
イミング補正を必要とするが、これは、ＤＵＴのピンに送られる全ての電圧遷移
のタイミングや、デバイスから出力されたデータが予期されるデータと比較され
る時間が、定められた基準に対して正確であることを確実にすることが必要であ
るからである。しかし、ＤＵＴへのチャネル・パスを移動する信号はケーブル、
フォーマッタ、ドライバ、および異なった電気的特性を有する他のデバイスを通
過しなければならないという事実のために、これらの遷移は異なった時間に発生
することが多い。その結果生ずるタイミングの変化は「スキュー」と呼ばれる。
一般的に、補正には、各システム入出力チャネルにおいてスキューを計測するこ
とと、各チャネルにおける可変遅延素子によってそれを補償することが関係する
（たとえば、米国特許第５，２７４，７９６号参照）。補償遅延素子を制御する
ために、ハードウエア、ソフトウエアおよびそれらの組み合わせを使用できる。
【０００５】 伝統的なアプローチには、基準ピンまたは外部基準に対して、テスタ・ピンの
タイミングを順次補正することが関係する（たとえば、米国特許第５，７１２，
８５５号参照）。ピン補正計測は連続的に行わなければならないので、この目的
のためには多大な時間が必要となる。必要とされる計測データの数も多く、その
ため転送および補正の時間は好ましくないほどに長くなる。
【０００６】 上記の問題を軽減する別の従来のアプローチは米国特許第５，４７７，１３９
号において説明されており、そのアプローチでは補正が並行に行われる。この方
法はタイミング計測に必要な時間を短縮するが、試験を受ける装置（ＤＵＴ）の
ピン毎に１つずつ、多数のローカル・シーケンスを使用するので、全計測装置の
費用は増加する。
【０００７】 ＩＣテスタの全ての端子についてスキュー調節を並行に実行する別の手段は、
ＥＰ３５６，９６７Ａ２において説明されている。この既知の方法の利点は、ス
キュー調節がオペレータによって手動で行われることである。
【０００８】 別の広範に使用されている補正技術は、伝送線路理論に基づく時間域反射計（
ＴＤＲ）を使用している。この理論によれば、送信線の特徴的インピーダンス以
外のものによって終了される送信線を通って移動する電波は、その送信線を通っ
て反射される。送信線が開回路で終了する場合には、反射された電波は送出され
た電波に等しく、この反射された電波はピン電極によって検出される。ＴＤＲ技
術を用いて、テスタの開回路化された接触点へのチャネル遅延を計測するために
、自動補正回路が提供される。しかし、このアプローチは、ピン・ドライバ毎に
、多数の遅延補償回路を必要とするという欠点を有する。
【０００９】 共通基準点に対してテスタのタイミングを自動補正する方法は、ＩＥＥＥの１
９９１年国際試験会議の議事録であるＲ．Ｊ．ＢｕｌａｇａおよびＥ．Ｆ．Ｗｅ
ｓｔｅｒｍａｎｎによる「Maximising and maintaining AC test accuracy in t
he manufacturing environment」９７６〜９８５ページにおいて説明されている
。しかし、非循環的、たとえば非同期の試験信号のスキューを補正するように適
合された既知の方法は、多数の大容量ハードウエアの使用を必要とし、システム
密度を高くして、費用効果を悪くする。完全な補正を行うのには約３０秒かかり
、従来のメモリにとって遅いものである。
【００１０】 米国特許第５，３８４，７８１号において説明された自動スキュー補正回路は
、スキュー信号に反応して遅延を変化させ、その遅延に関する補正された値を決
定する手段を用いて、多重チャネル信号源用の補正技術を提供する。この回路は
、一対のクロスカップル型フリップフロップ回路とマイクロプロセッサとを含む
。この方法は、異なったフリップフロップ回路が状態を変える時間における変化
を考慮している。これは、信号源におけるスキュー誤差を修正するために容易か
つ頻繁に行うことができる高速補正方法を提供する。しかし、この技術は、信号
源の数が増加すると非常に複雑になり、更に、多数の信号源を備えた半導体メモ
リ試験機器においては費用効果的ではない。
【００１１】 信号スキュー補正に対する既知のアプローチの主たる限定の１つは、各新たな
世代の高速同期デバイスの速度や複雑さが上昇するに従って、信号スキューの正
確さが低下するということである。現状においては、多数の誤差源やスキュー補
償遅延素子がある場合に、入力／出力信号スキュー補償が必要とされるだけでな
く、スキュー自体を計測する正確さの大幅な改善も必要とされる。スキュー補正
の正確さを高める必要性が、多数の信号源を備えた試験システムにおける非常に
正確な自動補正を提供する高速自動補正に対する要求を作り出した。
【００１２】 本発明の目的は、レジスタの正確なタイミング特性を維持し、多数の信号源に
関して正確な補正を提供することにより非常に正確な半導体試験を行うことがで
き、同時に試験時間とテスタ費用を削減しヘッダの記述を単純化する、ＡＴＥシ
ステムの提供である。
【００１３】
【課題を解決するための手段】
本発明の利点は、テスタのヘッダに組み込まれたスキュー補正回路を使用して
、異なった信号源の間のタイミング・スキューを削減またはほぼ抹消し、それに
よって試験の正確さを強化して高速同期メモリ装置の妥当で適切な試験を提供す
る、ＡＴＥシステムの能力である。提案する本発明によれば、ＤＵＴへおよび／
またはＤＵＴからデータをラッチするレジスタは、ＤＵＴへおよび／またはＤＵ
Ｔからの信号パスを削減して、それによってタイミング信号の過度の歪みを回避
するために、テスト・ヘッドに、あるいはヘッダ、カード保持プローブ・ピンま
たはソケットに設けられる。スキュー制御は、テスタのレジスタのみを補正する
ことにより行うことができる。各ピン・ドライバの補正を必要とする従来のシス
テムに比べて、各ピン毎にプログラム可能な遅延素子を使用する必要はなく、補
正されるユニット数は削減されるので、このように全体的システムは大幅に単純
化される。出力レジスタを補正するために共通基準クロック・ドライバを使用す
ることにより、レジスタが実際に入力データをラッチするときと基準クロック・
エッジとの間の遅延を、大幅に高まった正確さで計測できる。提案するシステム
の重要な利点は、各ＤＵＴで高速補正が実行されることも可能にすることである
。これは、ＤＵＴ自体の様々な特性がレジスタの動作と干渉し、スキュー補正の
正確さに影響する場合があるので、特に重要である。
【００１４】 本発明の本質は、トランシーバのスキュー補正の、たとえば、試験手順の過程
でＤＵＴに送信されてＤＵＴから受信される信号のスキューを補正して、それに
よって同期メモリ・デバイスの非常に正確な試験を提供する自動スキュー補正手
段である。補正は、補正回路の異なった点で利用可能な共通時間軸を用いて行わ
れ、それによって基準信号が基準クロック・ソースから出力レジスタに分配され
る。
【００１５】 提案する手段はテスタのヘッダに組み込むことができるか、テスタのヘッダに
接続された別個のユニットとして実施できる。
【００１６】 入力レジスタおよび出力レジスタの数は、試験されるＤＵＴにおけるレジスタ
の数によって定められ、１００個以上であってもよい。レジスタは、たとえば、
フリップフロップ回路、ラッチ、または信号をラッチする他のあらゆる適切な手
段において実施できるが、これらには限定されない。
【００１７】 従来のクロック・ジェネレータを主クロック・ソースとして使用してもよい。
基準クロック回路は、主クロックに対して信号を遅延させる手段を提供するため
に、複数の位相変換手段、たとえば、プログラム可能な遅延素子のセットを含ん
でもよい。主クロック・ソースは、たとえば、ＰＬＬ（フェーズ・ロック・ルー
プ）クロック・ジェネレータ、たとえば、Synergy Semiconductor Corp. (U.S.A
.)によって、またはAnalogue Devicesによって製造されたＳＹ８９４２９Ａ、あ
るいはVitalecまたはEdge Semiconductorsによる類似の製品によって実施できる
。
【００１８】 本発明の重要な特徴は、補正演算中にＤＵＴを補正手段に接続でき、それによ
ってＤＵＴの電気的特性を考慮することを可能にすることである。ＤＵＴ特性、
たとえばキャパシタンスは、テスタを補正した後に計測できる。この特徴はＣＭ
ＯＳロジックについて特に重要であり、ＣＭＯＳロジックにおいては、タイミン
グはロード・キャパシタンスに依存する。更に、新しいタイプのＤＵＴを試験す
るときは常にテスタのヘッダを変える必要がある従来のテスタとは異なり、本発
明は、異なったタイプのＤＵＴを試験するために同じテスタを使用することを可
能にする。一般的に、提案する補正手段は、通常はトランシーバと呼ばれる信号
を送受信する、異なったシステムのタイミングを補正するために使用できる。ト
ランシーバの特定のケースが、半導体デバイスを試験する電子回路テスタである
。
【００１９】 したがって、一形態においては、本発明はトランシーバのタイミングを補正す
る自動スキュー補正手段であり、特に、 信号を送信する複数の入力レジスタと、 信号を受信する複数の出力レジスタと、 主クロック信号を生成する主クロック手段と、 レジスタを補正する基準信号を供給する基準クロック手段であって、主クロッ
ク手段と関連づけられている基準クロック手段と、 各複数のレジスタ内でレジスタのタイミングの相対的整列のために、各複数の
レジスタと関連づけられた位相変換手段の少なくとも１つのセットを含む、第１
の複数の位相変換手段とを含む、半導体デバイス試験装置である。
【００２０】 補正手段は、所定の電波特性を有し、基準クロック手段から出力レジスタに基
準信号を分配する送信線を含む。
【００２１】 位相変換手段のセットは、各別個のレジスタと関連づけられた、そのレジスタ
のタイミングを遅延させる少なくとも１つの変換手段を含むことが好適である。
【００２２】 その正確さを更に高めるために、スキュー補正手段は、 複数のレジスタと関連づけられており、その複数のレジスタの間においてレジ
スタのタイミングの相対的整列を可能にする位相変換手段の第２のセットを更に
含み、 複数の入力レジスタと複数の出力レジスタは、位相変換手段の第２のセットを
介して主クロック手段に接続されていることが好ましい。本発明の重要な特徴は
、複数の出力レジスタが複数の入力レジスタを補正するように動作することであ
る。
【００２３】 位相変換手段の第２のセットは、各複数のレジスタと関連づけられた少なくと
も１つの変換手段を含むことが好ましい。
【００２４】 出力レジスタは、送信線によって基準クロック手段に直列に接続されているこ
とが好ましい。
【００２５】 複数の入力レジスタ、複数の出力レジスタおよび基準クロック手段を含む構成
要素の少なくとも１つ、またはより好適には全てが、テスタ・ヘッダの部分であ
ることが好ましい。
【００２６】 本発明の別の態様は、 基準クロック・エッジに対して複数のトランシーバ出力レジスタを補正するス
テップと、 トランシーバの入力レジスタの伝搬遅延を補正するステップと、 主クロック・エッジに対する計測された遅延の相対的整列のステップとを含む
、自動的トランシーバ・スキュー補正の方法である。
【００２７】 この方法は、出力レジスタを補正するステップの前に、各プログラム可能な遅
延素子を補正するステップを更に含むことが好ましい。
【００２８】 この方法は、基準クロック・エッジとレジスタがデータをラッチした時との間
の最小可能時間遅延を求めることにより、トランシーバが使用されている試験シ
ステムの正確さを高めるステップを更に含むことが好ましい。補正は、各レジス
タまたは複数のレジスタについて行うことができる。また、計測は、レジスタへ
、またはレジスタから伝送されるデータの各ビットについて実行できることにも
留意されたい。
【００２９】 本発明の別の態様は、タイミング手段、フォールト・ロジック、および中央制
御ユニット、ならびに入力レジスタのセットおよび出力レジスタのセットを含み
、該レジスタは本発明において提案する補正手段および／または補正方法を用い
て補正される、半導体デバイスを試験する試験システムである。該試験システム
は、試験システムの動作と干渉する場合があるデバイス特性を考慮するために、
試験を受ける特定のデバイスに関して補正できる。試験システムは、本発明にお
いて提案する内蔵補正手段を有することが好ましい。特に、補正手段はテスタの
ヘッダに組み込むことができる。
【００３０】 本発明の別の態様は、デバイス内のメモリ素子にアクセスするパターンの信号
を送信するステップと、メモリ素子における故障を検出する応答信号を受信する
ステップと、試験結果を処理するステップとを含み、本発明において提案する補
正手段を用いた自動スキュー補正のステップを含む半導体デバイスを試験する方
法である。スキュー補正は、基準クロック・エッジとレジスタが入力データをラ
ッチした時との間の最小可能時間遅延を求めるステップを含むことが好ましい。
【００３１】 更に別の態様は、スキュー補正手段のハードウエア機能を実施し、シミュレー
トし、エミュレートするか、本発明に従った方法のコンピュータによる実施のた
めのコンピュータ・プログラムである。
【００３２】
【発明の実施の形態】
本発明およびその利点のよりよい理解のため、かつそれらがどのように実施さ
れるかを示すために、例示として普遍性を損なうことなく、付属の図面と共に捉
える以下の説明を参照する。
【００３３】 例示の実施形態の助けを借りて、普遍性を損なうことなく、本発明をここで説
明する。
【００３４】 図１には、本発明の実施形態の１つによる、内蔵スキュー補正手段を備えたテ
スタ・ヘッダの部分ブロック図が示されている。図５に部分的に示された残りの
回路は、試験信号を生成するために利用される、フォーマッタ、マスタ・クロッ
ク、プログラム可能な遅延素子、スイッチなどの異なった要素を含む従来の回路
である。本発明の補正手段は、実際の送受信レジスタとＤＵＴとの間において試
験データの補正を提供するように適合されている。通常使用されるレジスタは、
従来のフリップフロップおよびラッチを含む。
【００３５】 図１には、レジスタから送信されるデータ、アドレスおよび制御信号を含む、
試験を受けるデバイス１（ＤＵＴ）に試験信号を送信する複数の入力レジスタ２
〜３と、ＤＵＴからの応答信号を受信する複数の出力レジスタ４〜６とが示され
ている。クロック信号は、プログラム可能な遅延素子１０とロジック・トランス
レータ手段２６とを順次介して、主クロック・ドライバからＤＵＴに送信される
。
【００３６】 入力レジスタ２、３の出力は、ＤＵＴ１と、出力レジスタ４〜６の入力とに接
続されている。入力レジスタ２、３のクロックは、ロジック・トランスレータ手
段２９、３２と遅延素子１３、１５とをそれぞれ介して、入力レジスタとＤＵＴ
とのデータ・セットアップ時間を維持する二次的クロック・ドライバ３６の出力
に接続されている。これを達成するために、二次的クロック・ドライバ３６の入
力は、プログラム可能遅延素子１７を介して主クロック・ドライバ９に接続され
ている。
【００３７】 出力レジスタ４、５、６のクロックは、ロジック・トランスレータ手段２７、
３０および３３、ならびに遅延素子１２、１４および１６を介して、二次的クロ
ック・ドライバ３７の出力に接続されている。二次的クロック・ドライバ３７の
入力は、フォールト・ストローブのＤＵＴクロックに対する整列のために、プロ
グラム可能な遅延素子１８を介して主クロック・ドライバ９に接続されている。
レジスタ７〜８のもう１つのセットが、入力レジスタに入る信号が基板からのパ
ス長から独立することを可能にするように適合されており、レジスタ７〜８の入
力は基板に接続され、一方、それらの出力は入力レジスタ２〜３の入力に接続さ
れている。レジスタ７、８のクロックは、ロジック・トランスレータ手段２８お
よび３１をそれぞれ介して、主クロック・ドライバ９に接続されている。レジス
タの数は限定されておらず、たとえば、１００個以上であってもよいことにも留
意されたい。主クロック・ドライバ９は、テスタ用のタイミング信号を生成する
ために提供されている。主クロック・ドライバ９は、異なった周波数でクロック
信号を生成することが好ましい。
【００３８】 テスタの補正を行うために、ＤＵＴからの信号パスの相違を補償するためにプ
ログラム可能な遅延素子１２、１４、１６が提供され、ＤＵＴへの信号パスの相
違を補償するために遅延素子１３、１５が提供されている。一般的に、位相変換
手段（たとえば、プログラム可能な遅延素子）のセットは、たとえば、各複数の
レジスタ内のレジスタのタイミングの相対的な整列ための１つまたは複数の変換
手段を含んでもよく、すなわち、遅延素子の数は、各複数のレジスタ内のレジス
タの数よりも少ないか多い場合がある。
【００３９】 少なくとも１つの補正変換手段は、図１に示したように、複数レジスタ内の各
別個のレジスタのタイミングを遅延するために使用されることが好ましい。すな
わち、遅延素子１３、１５は入力レジスタ２、３それぞれのタイミングを補正す
るために使用され、一方、遅延素子１２、１４、１６は出力レジスタ４、５、６
それぞれのタイミングを補正するために使用されることが好ましい。
【００４０】 この場合に遅延素子１０、１７および１８を含む位相変換手段の別のセットは
、レジスタに個々のファンアウトを提供するために、主クロックに関連して二次
的クロックを変換するために保存されている。位相変換手段の第２のセットは複
数のレジスタ間におけるレジスタのタイミングの相対的整列にも使用される。遅
延素子の第２のセットから少なくとも１つの遅延素子が、複数のレジスタのそれ
ぞれと関連づけられていることが好ましい。図１において分かるように、複数の
入力レジスタおよび複数の出力レジスタの両方が、位相変換手段の第２のセット
を介して主クロック手段に接続されている。
【００４１】 たとえば、すでに上記で述べたように、従来のプログラム可能な遅延素子など
の、あらゆる適切な手段を位相変換に用いることができる。遅延素子は、たとえ
ば、Synergy Semiconductor Corp.(U.S.A.)によって、またはAnalogue Devices
によって、あるいはEdge Semiconductor Devicesによって製造されたＳＹ１００
Ｅ１９５を使用して実施することができる。
【００４２】 試験操作中、および新しいタイプのメモリ・デバイスが試験される場合に、所
定の正確さ内にタイミング・スキューを維持するために、温度変化、老朽化また
は他の何らかの要因の結果、何らかの変化が生じたかどうかを判断するように試
験システムを定期的に補正できることが必要である。補正演算を行うために、レ
ジスタに基準クロック信号を供給する基準クロック・ドライバ２４が回路に組み
込まれ、基準クロック・スイッチ２５ａ、２５ｂおよび２５ｃを介してレジスタ
に接続されている。通常の動作モード中には、スイッチ２５は開かれており、基
準クロックはデータ・ラインから切断されている。
【００４３】 「分散化された共通ノード」によって、本発明による補正回路に共通の時間軸
、すなわち主クロックが導入されていることにも留意されたい。典型的なスキュ
ー補正回路、たとえば米国特許第４，８２７，４３７号において説明されている
ようなスキュー補正回路においては、ノードと各試験端子との間に設けられた多
数のケーブルによって共通ノードが導入されており、ケーブルのそれぞれは長さ
および内部インピーダンス（図２(a)参照）が同一である。本発明によれば、既
知の電波特性を備えた共通送信線は、図２(b)に示したように、回路内の異なっ
たポイントで利用可能な共通の時間軸を生成するために使用される。このように
、送信線に接続された各ポイントには、この送信線の信号伝搬レートから容易に
計算できる共通の時間軸が提供される。その結果、共通の時間軸を提供するため
に等しい長さのケーブルを使用する必要はなくなる。たとえば図２(c)に示した
ように、所望のようにレジスタを整流するために、送信線には一連のスイッチを
設けることができる。当該技術分野の専門家には明らかであるように、異なった
スイッチ・パターンを生成することができる。
【００４４】 図１を参照すると、基準クロック信号は、共通送信線を介して基準クロック・
ドライバ２４からレジスタ４、５、６に分配される。各出力レジスタ４、５、６
は送信線に直列に接続されており、最短の送信線が使用されることを可能にし、
それによって送信線に沿った信号変動を最小化する。
【００４５】 必要であれば、図１に示したように、ＰＥＣＬ−ｔｏ−ＴＴＬタイプの多数の
ロジック・トランスレータ手段２６〜３３、たとえばSynergy Semiconductor Co
rp.(U.S.A.)によって製造されたＳＹ１００ＥＬＴ２３が、クロック回路で使用
されるＰＥＣＬ信号をＤＵＴ回路において使用されるＴＴＬ信号に翻訳するため
に設けられてもよい。しかし、特定のアプリケーションにおいては、これらのト
ランスレータは必要とされない場合や省略される場合がある。
【００４６】 ここで、スキュー補正手段の動作を更に詳細に説明する。
【００４７】 補正手段は、 （１）各プログラム可能な遅延素子を補正して、その実際の遅延特性を判断す
ることと、 （２）基準クロック・エッジに関連する複数の出力レジスタを補正することと
、 （３）補正された出力レジスタを使用して入力レジスタの伝搬遅延を補正する
ことと、 （４）計測された遅延の主クロック・エッジに対する相対的整列を提供するこ
とからなる４つの動作で行われる。これら４つの動作の最初の３つは、本発明に
おいて提案された特殊な補正技術を用いて行われる。この技術は、遅延範囲全体
をカバーするために、システム・シーケンサ（図示せず）を使用してプログラム
可能な遅延素子を変化させることと、レジスタの各ビットについて、それが可能
な状態、すなわち「０」または「１」の状態の１つになる可能性を判断すること
とを含む。補正は、対応する遅延をゼロから最大値に増加させることにより行わ
れ、所与のレジスタの所与のビットに関するｉ番目の判断の結果Ｓiは、所与の
状態でＲ回計算され、各判断は、意図する統計的に十分な数Ｒが得られるまで繰
り返される。この補正演算のフローチャートは図３に示されており、ここでΣＳ
ｉ／Ｒは、上記判断の平均化された結果である。
【００４８】 取得されたデータに基づいて、上記確率が５０％に等しいポイントを示したグ
ラフがプロットされる。この補正演算のグラフは図４（a)に示されている。
【００４９】 図３に示されたフローチャートに基づいて上記補正演算を実施するために、コ
ンピュータ・プログラムはあらゆる適切な言語、たとえばＣ、Ｃ＋＋、アセンブ
ラなどで容易に作成できる。
【００５０】 Ｉ．プログラム可能な遅延素子の補正 補正手順の最初の演算は特定の場合には省略でき、レジスタの補正までに行う
ことが好ましい。この演算は、レジスタの補正に使用されるプログラム可能な遅
延素子の暫定的補正を含み、高い精度の補正を確実にする。
【００５１】 プログラム可能な遅延は、遅延値の、遅延素子に送られる符号に対する一次従
属によって特徴づけられる（遅延素子ＡおよびＢに関するこの従属の典型的グラ
フは図４（b)に示されている）。この図に示したように、この直線グラフの傾斜
は同じバッチ内で遅延素子毎に異なる。また、補正頻度は、２つの可能な状態の
１つから他の状態への移行が発生する瞬間に影響することも知られている。この
影響によって生ずる不正確さは、このステップで考慮される。遅延特性を正確に
定義するために、各プログラム可能な遅延素子は、補正回路に取り付けた後であ
るがレジスタの補正前に、その場で補正される。遅延は、他の可変定数を維持し
ながら、補正頻度を変えることにより補正され、このことは、相違を２つの移行
の瞬間に固定することにより可変遅延の限界値を求めることを可能にする。
【００５２】 この手順の過程で、ｘ、ｙ座標を備えた補正グラフが得られ、ここで「ｘ」は
クロック周期であり、「ｙ」は個別の遅延ユニット（ｄ、遅延カウント）である
ことにも留意されたい。ｙ座標に沿った時間ユニット（Ｔｄ）の意味での一次従
属を定義するために、この個別のユニットの値は、線形回帰の標準的方法によっ
て時間ユニットにおいて判断される。したがって、各可変遅延は、遅延値の、可
変遅延素子に送られる符号に対する従属を示す伝達関数Ｆtrを割り当てられる。
【００５３】 ＩＩ．出力レジスタの補正 第２の演算は、基準クロック・エッジに関する出力レジスタのそれぞれまたは
少なくともいくつかの補正である（この場合には、図１にレジスタ４、５および
６が示されているが、実際には、レジスタの数は１００個以上であってもよいこ
とが理解されるであろう）。補正演算中に、補正されているレジスタのどのビッ
トが計測されるのかに応じて、スイッチ２５の１つが閉じられる。たとえば、レ
ジスタ６を補正するために、中央のスイッチ２５ｂが閉じられ、入力レジスタは
トライステートになる。次に、対応するプログラム可能な遅延素子１６は、上記
の補正手順に従って、遅延範囲全体をカバーするために変えられる。この場合に
、手順はレジスタの異なったビットに関するのと同じ頻度で行われる。
【００５４】 この演算は、新しい世代の高精度レジスタの場合、またはこの目的のために特
に製造されたレジスタが提供される場合、あるいは予め補正されたレジスタが使
用される場合には省略してもよい。従来のレジスタを調節なしに使用することも
できるが、システムの全体的正確さはある程度低下するであろう。
【００５５】 この補正演算のタイミング図が図５に示されている。図５に示したように、レ
ジスタが入力データを実際にラッチした瞬間と基準クロック・エッジとの間には
、時間の何らかの相違が観察される。補正手順の終わりに、対応する遅延素子、
すなわち所与のレジスタにおける所与のビットに関するＴｄが、これらの時間の
相違を補償するために入力チャネルおよび出力チャネルに導入され、Ｔｄは次の
公式によって定義される。 Ｔd＝Ｔla＋Ｔr´ ここで、Ｔdは信号遅延の実際の値であり、 Ｔlaはレジスタにおけるデータ・ラッチングの正確な時間であり、 Ｔrは基準クロック信号が送信線を介して所与のレジスタの所与のビットに到達
するのに要する時間である。この時間は、ＰＣＢ（プリント回路板）レイアウト
から計算し、かつ／またはオシロスコープ計測によってチェックして修正するこ
とができる。
【００５６】 しかし、無効にされる遅延の長さを求めることの不確実さが、補正演算の正確
さを限定するので、この不確実さを最小にする。レジスタにおけるデータ・ラッ
チングの正確な時間を表すパラメータＴlaは、所与の電力供給および温度の条件
下の、実際のレジスタに関するセットアップおよび保持の時間の平均によって定
義される。しかし、このパラメータは、データシートにおいて示されたパラメー
タが通常、温度および電力供給の全体にわたる最悪のケースの値を与えるので、
これらのパラメータとは異なる場合がある。レジスタが入力データをラッチする
実際の時間、およびこの瞬間と基準クロック・エッジとの間の実際の遅延を求め
ることは、試験システムの動作の正確さが高められることを可能にする。この判
断は基準クロックの下降エッジまたは上昇エッジの何れかに関して行われるか、
正確さを確実にするために２回、すなわち下降エッジについて１回、および上昇
エッジについて再度行ってもよい。Ｔd（遅延の時間）および、したがって、Ｔl a をＴr（基準クロック・エッジの時間）として求める正確さは、２つの値、すな
わちレジスタ・クロック・ジッタおよびラッチ時間の不確実さ自体の値の関数で
ある。不確実なジッタおよびラッチ時間ウィンドウの正確な計算を達成すること
の困難さのために、これら２つの値の合計は実験的に判断される。遅延Ｔdは、
典型的ＴＴＬレジスタの入力でのデータの上昇エッジおよび下降エッジの両方に
ついて、２５０ｐｓの正確さで判断できることが分かっている。いくつかのＣＭ
Ｏヒ化ガリウム・レジスタおよびＥＣＬレジスタからより高い正確さを求めるこ
とが可能である。
【００５７】 ここで、出力レジスタの補正の正確さを、実験データに基づいて判断すること
ができる。これは、レジスタがデータをラッチした実際の時間の不確実さによっ
て限定され、次のように計算される。 ΔＴsk(out)＝ΔＴsk(0)＋ΔＴunc ここで、ΔＴsk(0)は、典型的なクロック・ドライバ、たとえばSynergy Semicon
ductor Corp.(U.S.A.)によって製造されたＳＹ１００Ｅ１１に関する約０．３に
等しい基準クロック・ドライバの出力スキューである。このスキューは製造工程
中に削減できるが、この説明を目的としては、調節なしに標準的デバイスを使用
するものと仮定できる。代替的に、所定の信号伝搬パラメータを有する単一のラ
インを使用してもよい。この場合に、ΔＴsk(0)は、ＰＣＢ（印刷回路板）レイ
アウトから判断でき、０．３ｎｓ未満になる。
【００５８】 ΔＴuncはレジスタが実際に入力データをラッチした瞬間と基準クロック・エ
ッジとの間の時間の相違を求めることの不確実さであり、この場合には±０．２
５ｎｓと判断される。これは上記のように計測することもできるであろう。この
正確さは本発明の例示的実施形態については十分であると思われるが、一般的に
、提案する補正手段は、より高い固有の正確さを備えたレジスタを使用するとき
に、所望されるどのような高い正確さにも調節可能なスケーラブルなシステムを
提供する。
【００５９】 主クロック・ドライバ・ジッタについては、主クロック・ドライバは一般的に
、正のエミッタに接続されたロジック（ＰＥＣＬ）において実施されるので、こ
れは無視してよい。市販のハイブリッド発振器は、３ｐｓ ＲＭＳ（平方自乗平
均）ジッタを達成できる。主クロック・ドライバの出力スキューは如何なる場合
にも、データの平均化により、提案する補正演算の過程で補償されることにも留
意されたい。従って、通常、 ΔＴsk(out)＝０．３０＋０．２５＝０．５５ｎｓである。 よって、出力レジスタは少なくとも０．５５ｎｓ、好適には０．５５ｎｓ未満
の正確さで補正される。
【００６０】 ＩＩＩ．入力レジスタの補正 この第３のスキュー補正演算は、複数の入力レジスタ２、３のそれぞれの伝搬
遅延の補正である。第３の補正演算を行うために、基準クロック・ドライバ２４
は、全てのスイッチ２５を開くことにより、補正手段から切断される。次に、入
力レジスタ２、３は、タイミング・ジェネレータによって、それらの出力で低か
ら高または高から低への移行の何れかを生成させられる。計測は、出力レジスタ
から送信されるデータの各個々のビットについて行うことができ、それについて
、入力レジスタのラッチタイムとの最善の一致が、対応する遅延素子１３または
１５を変化させることによって発見される。類似の手順は、クロック・ドライバ
２６のラッチ時間で、出力レジスタ４から送信されたデータとの最善の一致を発
見するために行われる。その結果、Ｔｄ(DUTclk)が得られる。遅延素子はレジス
タ全体についてクロックを変動させるが、個々のビットは監視することができ、
個々の伝搬遅延は入力レジスタからのデータの各出力ビットについて得ることが
できる。この計測の正確さは、前のステップで遅延が判断された正確さによって
限定され、次のように求めることができる。 ΔＴsk(in)＝ΔＴsk(out)＋ΔＴunc ここで、ΔＴsk(out)は出力レジスタの補正の正確さであり、上記で計算された
ように、約０．５５ｎｓである。ΔＴuncは、レジスタが入力データを実際にラ
ッチした瞬間と基準クロック・エッジとの間の時間の相違を求めることの不確実
さであり、この場合には±０．２５ｎｓである。 ΔＴsk(in)＝０．５５＋０．２５＝０．８０ｎｓ よって、入力レジスタは、少なくとも０．８０ｎｓ、好適には０．８０ｎｓ未
満の正確さで補正できる。
【００６１】 ＩＶ．計測された遅延の相対的整列 最後の補正演算は、計測された遅延の主クロックに対する相対的な整列である
。
【００６２】 補正手順の完了後に、補正結果を表すためにＤＵＴクロックが基準クロックと
して選択される。対応する遅延補償値Ｔｃｏｍｐは、中央制御手段によってプロ
グラム可能な遅延素子に入力される。これは、スキューの主たる部分を補償する
。
【００６３】 しかし、補正手順の過程においては補償できない、幾分かの残存内部レジスタ
・スキュー、すなわち、同じレジスタのピンの間のスキュー（ピンの数は、たと
えば４〜１８）が依然としてある。ユーザによるこのスキューの推測のために、
かつ利便性を目的として、このスキューは計測されて、計算された補償値と共に
ユーザに報告される。各信号のスキューは、その後ゼロになると推測されるＤＵ
Ｔクロックに関連して計算される。遅延の補償値を求めるために、以下の手順が
行われる。ここで、 ｋは所与の複数のレジスタ内のビット数であり、この複数のレジスタ内の全て
のビットは、最初のレジスタの最初のビットから、最後のレジスタの最後のビッ
トまで連続的に数えられる。 ｎは所与の複数の入力レジスタ内の入力レジスタ数であり、入力レジスタの総
数はＮである。 ｍは複数の出力レジスタ内の出力レジスタ数であり、出力レジスタの総数はＮ
＋１であり、これは、出力が出力レジスタの１つの入力に接続されているクロッ
ク・ドライバ２４の存在のために、入力レジスタの数よりも１多い。
【００６４】 ステップ１： 遅延素子の補正値を求めるために以下のデータが入力される。 ・各ｍ番目の出力レジスタおよび出力レジスタの各ｋ番目のビットに関する演算
ＩＩで得られる、デジタル形式の補正グラフ。 ・出力レジスタ各ｋ番目のビットについて計算された個々の基準クロック遅延値
Ｔｒk
【００６５】 ステップ２： ・Ｔｄk＝ｄkｘＦtrとして、各ビットｋに関するＴｄkを求める。ここで、Ｆtr
は演算Ｉで判断される伝達関数であり、ｄkは、ｍ番目の出力レジスタの各ｋ番
目のビットについて約５０％のレベルで定義される。 ・出力レジスタの各ｋ番目のビットについて、Ｔｌａk＝Ｔｄk−Ｔｒkを求める
。
【００６６】 ステップ３： ・次のように、ｍ番目の出力レジスタについて、全てのビットのＴｌａkの平均
値を求める。
【数１】 ここで、ｋmは出力レジスタｍの最初のビット数である。 ・ｍｉｎ＜Ｔｌａ＞mを求める。 ・補償遅延をＴｃｏｍｐm（ｏｕｔ）＝＜Ｔｌａ＞m−ｍｉｎ＜Ｔｌａ＞として計
算する。
【００６７】 ステップ４：（各入力レジスタについて伝搬時間を求める） ・各ｎ番目の入力レジスタについて、演算ＩＩＩで判断されたＴｄk（ｉｎ）を
得る。 ・各ｎ番目の入力レジスタについて、入力がｎ番目の入力レジスタの出力に接続
されている各ｍ番目の出力レジスタについて、ステップ２で判断されたＴｌａk
（ｏｕｔ）を得る。 ・Ｔｃｏk（ｉｎ）＝Ｔｄk（ｉｎ）−Ｔｌａk（ｏｕｔ）を計算する。ここで、
Ｔｃｏは「クロックから出力」、すなわち伝搬時間である。 ・ｍ番目の出力レジスタについて、次のように全てのビットのＴｃｏkの平均値
を計算する。
【数２】 ・ｍｉｎ＜Ｔｃｏ＞nを求める。 ・各入力レジスタについて、補償遅延のセットをＴｃｏｍｐn（ｉｎ）＝＜Ｔｃ
ｏn＞−ｍｉｎ＜Ｔｃｏn＞として計算する。
【００６８】 ステップ５： ・基準クロックのスイッチが切られており、ＤＵＴクロックが出力レジスタに接
続されているときに、ＤＵＴクロック・ドライバについて演算ＩＩＩで求めたＴ
ｄ（ＤＵＴｃｌｋ）kを得る。 ・入力がＤＵＴクロック・ドライバの出力に接続されている出力レジスタについ
て、Ｔｌａ（ＤＵＴｃｌｋ）kを得る。 ・Ｔｃｏk（ＤＵＴｃｌｋ）＝Ｔｄk（ＤＵＴｃｌｋ）−Ｔｌａk（ＤＵＴｃｌｋ
）を計算する。ここで、Ｔｃｏは「クロックから出力」、すなわち伝搬時間であ
る。 ・クロック・ドライバの各ｋ番目のビットについて、次のようにＴｃｏ（ＤＵＴ
ｃｌｋ）の平均値を計算する。
【数３】 ここで、ｋDUTは、ＤＵＴクロックが接続されている出力レジスタの最初のビッ
トの数であり、ＬはＤＵＴクロックの数である。 ・各ＤＵＴクロック・ドライバについて、補償遅延をＴｃｏｍｐ（ＤＵＴｃｌｋ
）＝Ｔｃｏ（ＤＵＴｃｌｋ）−ｍｉｎ＜Ｔｃｏ＞nとして計算する。
【００６９】 上記の説明に基づいて上記ステップのシーケンスを実施するために、コンピュ
ータ・プログラムはあらゆる適切な言語、たとえば、Ｃ、Ｃ＋＋、アセンブラな
どで容易に作成することができる。
【００７０】 以下の誤差がレジスタの補正の不正確さを引き起こす場合がある。
【００７１】 異なったレジスタはそれらの限界値レベルが異なる場合があり、それらの電気
的パラメータの不確実性を引き起こす。上記の補正の方法を用いると、この問題
を未然に防ぐか、少なくとも軽減することが可能である。
【００７２】 レジスタは通常、約１．５〜１．６Ｖのしきい値電圧を有しており、一方、Ｓ
ＤＲＡＭのしきい値は約１．４Ｖである。このことも、「０」状態と「１」状態
との間の遷移を判断する際に誤差を発生させる。この場合に、レジスタが実際に
データをラッチした瞬間と基準クロック・エッジとの間の時間差を求める際の誤
差を計算することが可能であり、これは、次の公式によって表される。 Δｔtrh＝ΔＵ／ｒ ここで、 Δｔtrh− しきい値電圧の差によって引き起こされた、レジスタが実際にデー
タをラッチした瞬間と基準クロック・エッジとの間の時間差に対する付加であり
、 ΔＵ＝Ｕ ａｃｔｕａｌ−Ｕ ｓｔａｎｄａｒｄであり、 ｒ− 信号のスルーレートである。
【００７３】 上記のように、約１．５〜１．６Ｖのレジスタのしきい値電圧および約１．４
ＶのＳＤＲＡＭのしきい値電圧については、ΔＵ＝１．５Ｖ−１．４Ｖ＝０．１
Ｖであり、信号スルーレートｒは約２Ｖ／ｎｓである。よって、不確実さΔｔtr h は約０．０５ｎｓである。Ｕ ａｃｔｕａｌが１．６Ｖである場合には、不確
実さは更に大きく、すなわち約０．１ｎｓになり、これは、補正の正確さの大き
な部分を占める。これは、次のように修正できる系統的誤差である。 Ｔｃｏｍｐn＝＜Ｔｃｏn＞−ｍｉｎ＜Ｔｃｏn＞−Δｔtrh
【００７４】 このステップでレジスタを補正するために考慮しなければならない別の可能な
エラー源は、レジスタの以前の状態の残留メモリを有するレジスタのバスホール
ド回路である。この残留メモリの存在のために、上から下および下から上の遷移
に関するしきい値が異なる。この現象が図３Ａのヒステリシス・ループを引き起
こす。ループ幅Δｔhysを計測することにより、レジスタの最低限界の不確実さ
を次のように推測することが可能である。 ΔＴunc.eff.＝ΔＴunc±Δｔhys／２
【００７５】 図６には、提案する発明によるメモリ試験システムの例示的実施形態が示され
ている。示されたシステムは、半導体メモリ１（ＤＵＴ）、たとえばＳＤＲＡＭ
ＤＩＭＭモジュールを試験することを意図されている。このシステムは、遅延
タイミング信号を生成するタイミング手段２と、位相変換手段のセット４を備え
た、少なくとも１つのドライバがレジスタである複数のドライバ３と、位相変換
手段のセット７を備えた、少なくとも１つの受信機がレジスタである複数の受信
機５と、フォールト・ロジック手段６とコンピュータ・インタフェース９に接続
された中央制御ユニット８とを含む。
【００７６】 タイミング手段２は、本発明において提案された半導体デバイスを試験する方
法の第１のステップに従って、ＤＵＴ１内のメモリエレメントにアクセスするた
めの、適切な一連のアドレス、データおよび制御信号を提供する。これらのデー
タは、本発明の実施形態の１つによるメモリ試験システムにおける機能が、ＤＵ
Ｔ１に提供される書き込みデータ、アドレスおよび制御信号の所定の標準レベル
を維持することである、入力レジスタ３のセットに供給される。ピン・ドライバ
（図示せず）のセットは、ロジック・レベルを特定のＤＵＴの需要に合わせて調
節するために使用することができる。位相変換手段（たとえば、プログラム可能
な遅延手段）のセット４は、多数の試験信号パターンの入力タイミングを一致さ
せるために、補正目的で使用される。ＤＵＴから得られた読み込みデータは、受
信機（たとえば、出力レジスタ）５のセットによって受け取られて、試験方法の
次のステップに従ってメモリ素子内の故障を検出するために、フォールト・ロジ
ック手段６における所定レベルである「０」および「１」と比較される。
【００７７】 所定のレベルを比較するために、出力レジスタの前にアナログ・コンパレータ
（図示せず）を使用してもよい。出力レジスタ５から、デジタル形式のデータが
フォールト・ロジック手段６に入れられ、フォールト・ロジック手段６は、実際
のデータを、タイミング手段２からくる予期されるデータと比較する。ラウンド
トリップ遅延を補償するために受け取ったデータを遅延させる位相変換手段（た
とえば、プログラム可能な遅延手段）の別のセット７は、受信機（たとえば、出
力レジスタ）のセット５の前に使用される。フォールト・ロジック手段６からの
故障データは、中央制御ユニット８に送られて、試験方法の第３のステップに従
って試験結果を処理する制御コンピュータ（図示せず）のコンピュータ・インタ
フェース９に更に送られる。制御コンピュータは、累積データを符号化された形
式で保持することが好ましい。故障データは、故障を見るために、ビットマップ
形式でも表されてもよい。
【００７８】 ＤＵＴのパーピン・アドレシングに従来のピン電極を使用する代わりに、図６
に示されたシステムは、レジスタの２つのセットを使用し、一方はデータを入力
するためのものであり、他方はＤＵＴから試験データを受け取るためのものであ
る。高速半導体デバイスを試験するために必要とされる厳格な正確さを達成する
ために、従来の方法には各パーピン構造のタイミング補正が関係する。本発明は
、レジスタを補正する補正手段を使用することにより、時間を浪費するパーピン
補正を使用することを回避し、それによって、補正の高速パー・レジスタ・モー
ドを可能にしている。本発明によれば、補正演算は、ＤＵＴがシステムから切断
されたとき、または好適にはＤＵＴが試験システムに接続されている状態の両方
で行うことができる。ＤＵＴ自体の電気的特性はレジスタの動作に大きく影響す
る場合があるので、ＤＵＴ特性の習慣的なエミュレーションによるのではなく、
試験される実際のＤＵＴを使用することにより、試験システムを補正することが
非常に重要である。
【００７９】 更に、試験システムに関して補正演算を実行した後に、ＤＵＴレジスタも補正
してもよい。この場合に、ＤＵＴレジスタが補正される順序は重要ではない。
【００８０】 本発明は、ＤＵＴの特徴の分析、または他のあらゆる集積回路デバイス試験を
行うこともできる。たとえば、異なったＤＵＴ特性、たとえば電気的特性を、提
案した試験手順の過程で検査してもよい。このように、ＤＵＴピンのキャパシタ
ンスを判断するために、補正システムはまず上記のように補正される。次に、所
定のキャパシタンス値を有する一連のコンデンサが、同じ補正システムおよび計
測システムのパラメータを用いて試験される。得られる結果は、システム・パラ
メータＰのデバイス・キャパシタンスへの依存、Ｐ＝ｆ（Capacitance）を求め
るために、補正曲線の形式でプロットされる。次のステップは、コンデンサの代
わりに試験されるＤＵＴを使用して、同じシステム・パラメータを計測すること
である。所望のＤＵＴピンのキャパシタンスは、補正カーブから容易に計算でき
る。代替的方法として、メモリ試験システム、または送信機と接続された他のあ
らゆる受信機内のレジスタを使用してもよい。
【００８１】 上記の説明および数字は例示的な実施形態に過ぎず、本発明の範囲内において
、上記の実施形態に対する様々な変更を行うことができることが理解されるであ
ろう。
【図面の簡単な説明】
【図１】 本発明の実施形態の１つによるスキュー補正手段の部分回路図である。
【図２】 本発明による、共通時間軸を導入する送信線を示している。
【図３】 本発明によるスキュー補正手段の動作のフローチャートである。
【図４】 （a)レジスタに対応する遅延をゼロから最大値に増大することにより行われ
る、レジスタの補正のステップのグラフである。 （b) プログラム可能な遅延素子の補正グラフで、本発明による補正の第１
のステップを示したグラフである。
【図５】 本発明によるスキュー補正方法を示したタイミング図である。
【図６】 本発明による試験システムの略ブロック図を示している。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ， ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，Ｇ Ｅ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ， ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，Ｍ Ｎ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ， ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，Ｚ Ａ，ＺＷ

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 トランシーバの自動的スキュー補正のための手段であって、 信号を送信する複数の入力レジスタと、 信号を受信する複数の出力レジスタと、 主クロック信号を生成する主クロック手段と、 前記レジスタを補正する基準信号を生成する基準クロック手段であって、前記
    主クロック手段と関連づけられている手段と、 各複数のレジスタ内で前記レジスタのタイミングの相対的整列のために、前記
    複数のレジスタのそれぞれと関連づけられた少なくとも１セットの位相変換手段
    を含む第１の複数の位相変換手段とを含む補正手段。
  2. 【請求項２】 前記基準信号を供給する所定の電波特性を有する送信線を更に含む、請求項１
    に記載の補正手段。
  3. 【請求項３】 前記出力レジスタは前記送信線によって前記基準クロック手段に接続されてい
    る、請求項２に記載の補正手段。
  4. 【請求項４】 前記複数の出力レジスタは、前記複数の入力レジスタを補正するように動作可
    能である、請求項１に記載の補正手段。
  5. 【請求項５】 前記第１の複数の位相変換手段は、そのタイミングを遅延させる各別個のレジ
    スタと関連づけられた少なくとも１つの変換手段を含む、請求項１に記載の補正
    手段。
  6. 【請求項６】 前記複数のレジスタ間におけるレジスタのタイミングの相対的整列のために、
    前記複数のレジスタと関連づけられた第２のセットと位相変換手段を更に含み、
    前記複数のレジスタは前記第２のセットの位相変換手段を介して主クロック手段
    に接続されている、請求項１に記載の補正手段。
  7. 【請求項７】 前記第２のセットの位相変換手段は、各複数のレジスタと関連づけられた少な
    くとも１つの変換手段を含む、請求項１に記載の補正手段。
  8. 【請求項８】 前記複数の入力レジスタ、前記複数の出力レジスタ、および前記基準クロック
    手段を含む構成要素の少なくとも１つまたは全ては、テスタ・ヘッダの部品であ
    る、請求項１に記載の補正手段。
  9. 【請求項９】 トランシーバの自動的スキュー補正の方法であって、 基準クロック・エッジに関してトランシーバの複数の出力レジスタを補正する
    ことと、 前記補正された出力レジスタを使用して、前記トランシーバの前記入力レジス
    タの伝搬遅延を補正することと、 前記計測された遅延の前記主クロック・エッジに対する相対的整列とを含む方
    法。
  10. 【請求項１０】 出力レジスタを補正する前記ステップの前に、各プログラム可能な遅延素子を
    補正するステップを更に含む、請求項９に記載の方法。
  11. 【請求項１１】 補正の正確さは、少なくとも１つのレジスタについて、前記基準クロック・エ
    ッジと前記レジスタがデータをラッチした瞬間との間の最小可能時間遅延を求め
    ることにより増大される、請求項９に記載の方法。
  12. 【請求項１２】 前記判断は２回、すなわち、下降エッジについて１回および上昇エッジについ
    てもう１回行われる、請求項１１に記載の方法。
  13. 【請求項１３】 前記入力レジスタの前記伝搬遅延は、出力遷移を出力レジスタの前記ラッチ時
    間と最善に一致させるように遅延素子を変化させることにより補正される、請求
    項９に記載の方法。
  14. 【請求項１４】 前記伝搬遅延は前記出力レジスタのデータの各個々のビットについて補正され
    る、請求項９に記載の方法。
  15. 【請求項１５】 補正の少なくとも１ステップは、部分的または完全にコンピュータにより実施
    される、請求項１０に記載の方法。
  16. 【請求項１６】 半導体デバイスを試験するメモリ試験システムであって、 タイミング手段と、 フォールト・ロジック手段と、 中央制御ユニットと、 信号を送信する少なくとも１つの入力レジスタを含む複数のドライバと、 信号を受信する少なくとも１つの出力レジスタを含む複数の受信機と、 基準クロック手段とを含むテスタ・ヘッダとを含み、 前記基準クロック手段は、前記受信機のタイミングの相対的整列のために、前
    記複数の受信機と関連づけられた位相変換手段のセットを使用して、前記受信機
    を補正するように動作可能であり、 前記複数の受信機は、前記ドライバのタイミングの相対的整列のために、前記
    複数のドライバと関連づけられた位相変換手段のセットを使用して、前記ドライ
    バを補正するように動作可能であるメモリ試験システム。
  17. 【請求項１７】 各前記出力レジスタは、所定の電波特性を有する送信線によって前記基準クロ
    ック手段に接続されている、請求項１６に記載のメモリ試験システム。
  18. 【請求項１８】 半導体デバイスを試験するメモリ試験システムにおいて動作可能なコンピュー
    タ読み取り可能なメモリであって、該メモリは前記試験システムのスキュー補正
    を行うコンピュータ・プログラムを含み、該補正は、 基準クロック・エッジに関してトランシーバの複数の出力レジスタを補正する
    ことと、 前記補正された出力レジスタを使用して、前記トランシーバの入力レジスタの
    伝搬遅延を補正することと、 主クロック・エッジに対する計測された遅延の相対的整列とを含む、コンピュ
    ータ読み取り可能なメモリ。
  19. 【請求項１９】 半導体デバイスを試験する方法であって、前記デバイス内のメモリ素子にアク
    セスする信号のパターンを送信するステップと、 前記メモリ素子内の故障を検出する応答信号を受信するステップと、 試験結果を処理するステップとを含み、 請求項１に記載の補正手段を用いたスキュー補正を更に含む方法。
  20. 【請求項２０】 前記試験システムの補正は、請求項９の補正方法を用いて行われる、請求項１
    ９に記載の試験方法。
  21. 【請求項２１】 前記補正は、前記試験システムが試験を受けるデバイスに接続されているとき
    に実行される、請求項１９に記載の試験方法。
  22. 【請求項２２】 請求項１の補正手段を用いて、試験を受ける前記デバイスの電気的特性を判断
    することを更に含む、請求項１９に記載の試験方法。
  23. 【請求項２３】 電気的に読み取り可能な媒体に記憶されているときに、請求項１において権利
    を請求されたように、システムのハードウエア機能を実施、シミュレートまたは
    エミュレートするコンピュータ・プログラム。
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