CN106575960A - 单触发电路 - Google Patents

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CN106575960A CN201580042812.5A CN201580042812A CN106575960A CN 106575960 A CN106575960 A CN 106575960A CN 201580042812 A CN201580042812 A CN 201580042812A CN 106575960 A CN106575960 A CN 106575960A
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signal
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扬·保罗·安东尼·范德瓦特
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Teradyne Inc
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Abstract

本发明提供了一种示例性单触发电路，所述示例性单触发电路包括：含有置位/复位(SR)锁存器以响应于输入信号上升沿产生具有受控持续时间的输出脉冲的电路，其中所述SR锁存器包括第一电路输入和第二电路输入；电路通道，所述电路通道用于向所述第一电路输入提供信号；以及连接至所述电路通道并且连接至所述第二电路输入的延迟元件。

Description

单触发电路
技术领域
本发明整体上涉及单触发电路。
背景技术
一般来讲，单触发电路包括用于响应于输入信号上升沿以产生具有受控持续时间的输出脉冲的电路。传统上使用与门来制作单触发电路。使用与门实施的单触发电路存在潜在缺陷。例如，如果输入脉冲宽度降低至标称输出脉冲宽度以下，则输出脉冲宽度可以沿循输入脉冲宽度，而不是保持恒定。另外，如果输入脉冲前的下行脉冲比标称输出脉冲宽度短，则输出脉冲前沿可移出，并且其宽度可沿循下行脉冲宽度。
发明内容
一种示例性单触发电路可包括以下元件：包括置位/复位(SR)锁存器以响应于输入信号上升沿而产生具有受控持续时间的输出脉冲的电路，其中SR锁存器包括第一电路输入和第二电路输入；电路通道，所述电路通道用于向所述第一电路输入提供信号；以及连接至电路通道并且连接至第二电路输入的延迟元件。示例性单触发电路可独立地或组合地包括一个或多个以下特征。
第一电路输入可为置位(S)输入，第二电路输入可为复位(R)输入，并且所述单触发电路可被配置为产生正输出脉冲。第一电路输入可为复位(R)输入，第二电路输入可为置位(S)输入，并且所述单触发电路可被配置为产生负输出脉冲。
延迟元件可以是可调节的以产生可调延迟。延迟元件可包括串联的一个或多个非反相延迟缓冲器；串联的偶数个反相器；一个或多个非反相延迟缓冲器和偶数个反相器的串联组合，或者它们的组合。
第一电路输入可为置位(S)输入Sn，第二电路输入可为复位(R)输入Rn，并且所述单触发电路可被配置为产生正输出脉冲(Q)Qn，其中Qn是SR锁存器的输出，Qn-1是Qn的上一个状态，并且Qb,n-1是Qn的上一个状态的反相。SR锁存器可根据以下真值表来工作：
Sn Rn Qn
1 0 1
0 1 0
0 0 Qn-1
1 1 Qb,n-1
SR锁存器可包括：具有第一输入、第二输入、选通输入和电路输出的多路转接器，其中选通输入的值确定电路输出是第一输入还是第二输入；以及具有第三输入、第四输入和中间输出的锁存器，其中第一输入和第三输入被配置为接收相同的第一信号，第二输入被配置为接收第二信号，第四输入被配置为接收第二信号的反相版本，并且中间输出连接至选通输入。第三输入可为置位(S)SR锁存器输入，并且第四输入可为复位(R)SR锁存器输入。中间输出可为Yn，其中Yn-1为Yn的上一个状态；并且提供中间输出的锁存器可根据以下真值表来工作：
Sn Rn Yn
1 0 1
0 1 0
0 0 Yn-1
1 1 Yn-1
SR锁存器可包括：具有第一输入、第二输入、第三输入和电路输出的锁存器；以及具有第四输入、第五输入和中间输出的锁存器，其中第一输入和第四输入被配置为接收相同的第一信号，第二输入和第五输入被配置为接收相同的第二信号，并且中间输出连接至第三输入。第一输入可为置位(S)SR锁存器输入，并且第二输入可为复位(R)SR锁存器输入。中间输出可为Yn，并且Yb,n可为Yn的反相；提供电路输出的锁存器可根据以下真值表来工作：
Sn Rn Qn
1 0 1
0 1 0
0 0 Qn-1
1 1 Yb,n
提供中间输出的锁存器可根据以下真值表来工作：
Sn Rn Yn
1 0 1
0 1 0
0 0 Yn-1
1 1 Yn-1
电路可包括：具有第一输入、第二输入和第一输出的第一锁存器；具有第三输入、第四输入、和第二输出的第二锁存器，所述第四输入为反相输入；以及具有第五输入、第六输入、第七输入、第八输入和第三输出的第三锁存器。第一输入、第三输入和第六输入可连接在一起以接收具有第一电路输入的第一信号；第二输入、第四输入和第七输入可连接在一起以接收具有第二电路输入的第二信号；第一输出可连接至第五输入；并且第二输出可连接至第八输入。
第一信号可为Sn，第一信号的紧邻的前一个版本可为Sn-1，第二信号可为Rn，第二信号的紧邻的前一个版本可为Rn-1，第三输出可为Qn，第三输出的紧邻的前一个版本可为Qn-1。SR锁存器可根据以下真值表来工作：
Sn-1 Rn-1 Sn Rn Qn
0 0 1 0 1
0 0 0 1 0
0 1 1 1 1
1 0 1 1 0
1 1 1 0 Qn-1
1 1 0 1 Qn-1
0 1 0 0 Qn-1
1 0 0 0 Qn-1
示例性自动测试设备(ATE)可包括：用于生成测试模式以发送至受测装置(DUT)的模式发生器；时序发生器，所述时序发生器用于接收所述测试模式并基于所述测试模式为待发送至所述DUT的信号生成时序；以及用于接收信号并将信号发送至DUT的引脚电子装置。时序发生器可包括用于响应于输入信号上升沿产生具有受控持续时间的输出脉冲的单触发电路。单触发电路可包括：具有置位/复位(SR)锁存器的电路，其中该电路包括第一电路输入和第二电路输入；电路通道，所述电路通道用于向所述第一电路输入提供信号；以及连接至电路通道并且连接至第二电路输入的延迟元件。
SR锁存器可包括：具有第一输入、第二输入、选通输入和电路输出的多路转接器，其中选通输入的值确定电路输出是第一输入还是第二输入；以及具有第三输入、第四输入和中间输出的锁存器，其中第一输入和第三输入被配置为接收相同的第一信号，第二输入被配置为接收第二信号，第四输入被配置为接收第二信号的反相版本，并且中间输出连接至选通输入。第三输入可为第一电路输入，并且第四输入可为第二电路输入。
SR锁存器可包括：具有第一输入、第二输入和第一输出的第一锁存器；具有第三输入、第四输入、和第二输出的第二锁存器，所述第四输入为反相输入；以及具有第五输入、第六输入、第七输入、第八输入和第三输出的第三锁存器；其中第一输入、第三输入和第六输入连接在一起以接收具有第一电路输入的第一信号；其中第二输入、第四输入和第七输入连接在一起以接收具有第二电路输入的第二信号；其中第一输出连接至第五输入；并且其中第二输出连接至第八输入。
SR锁存器可包括：具有第一输入、第二输入、第三输入和电路输出的锁存器，其中，在至少一种情况下，第三输入的值确定电路输出是第一输入还是第二输入；以及具有第四输入、第五输入和中间输出的锁存器，其中第一输入和第四输入被配置为接收相同的第一信号，第二输入和第五输入被配置为接收相同的第二信号，并且中间输出连接至第三输入。第四输入可为第一电路输入，并且第五输入可为第二电路输入。
本说明书中(包括本发明内容部分中)所述的任意两个或更多个特征可组合以形成本文未具体描述的具体实施。
本文所述的测试系统和技术，或者它们的部分，可实施为计算机程序产品或通过计算机程序产品来控制，该计算机程序产品包括存储在一个或多个非暂态机器可读存储介质上并且可在一个或多个处理装置上执行以控制(例如，协调)本文所述的操作的指令。本文所述的测试系统和技术，或者它们的部分，可实施为一种设备、方法或电子系统，该设备、方法或电子系统可包括一个或多个处理装置以及用以存储用于实施各种操作的可执行指令的存储器。
一个或多个具体实施的细节在以下附图和描述中予以阐述。从说明书及附图以及从权利要求中可显而易见本发明的其他特征和优点。
附图说明
图1为示例性单触发电路的框图以及示出了示例性单触发电路的示例性操作的时序图。
图2至图4为可包括在图1的示例性单触发电路中的示例性锁存器电路的框图。
图5和图6为可采用图1的示例性单触发电路的自动测试设备的示例性部件的框图。
不同图中类似的参考标号指示类似的元件。
具体实施方式
本文描述了单触发电路的例子，所述单触发电路包括用于响应于输入信号上升沿产生具有受控持续时间的输出脉冲的电路。本文所述的示例性单触发电路可使用包括延迟元件和置位(S)/复位(R)锁存器的电路来实施。一般来讲，SR锁存器是一种异步装置，其独立于控制信号工作并且依赖于S输入和R输入的状态来产生输出Q。
图1示出了单触发电路100的例子，该单触发电路包括例如在该例子中对S(置位)输入脉冲和R(复位)输入脉冲做出响应的SR锁存器，输出状态仅由S或R上的上一个到达的上升沿确定。如图1所示，单触发电路100包括电路，该电路包括用于响应于输入信号上升沿产生具有受控持续时间的输出脉冲的SR锁存器101。在该例子中，SR锁存器101包括第一电路输入104(例如，S)和第二电路输入(例如，R＝S’)105。电路通道106连接至第一电路输入104和延迟元件107。延迟元件107连接至电路通道106和第二电路输入105(例如，连接在这两者之间)，如图1所示。在图1的示例性配置中，单触发电路响应于输入信号上升沿产生具有受控持续时间的正输出脉冲。在一些具体实施中，S输入和R输入可切换以响应于输入信号上升沿产生具有受控持续时间的负输出脉冲。
可用于实施SR锁存器101的电路的例子在图2、图3和图4中示出，并在下文更详细地描述。
在一些具体实施中，在单触发电路100工作期间，实际的S脉冲形状和R脉冲形状可变化并且可部分地重叠。而且，可实现图1的时序图110中所示的单触发行为。在该例子中，标称单触发输出脉冲宽度被定义为“T”。时间T等于延迟元件107的针对S’生成的延迟。在该示例性具体实施中，S1输出(Q)波形111产生正确的脉冲宽度T并且无论输入脉冲S 112和S’(或R)113的宽度如何均相对于S的到达的上升沿延迟相同的量。因此，当S较高时，S1的变化跟随S’的上升沿，如箭头114所示。
对于本文所述的示例性单触发电路，SR锁存器允许S和R同时较高，例如，S脉冲和R脉冲可部分地重叠。与输出不确定或者为此类重叠状况假设默认状态不同，输出跟随上一个确定的输入，例如，如果S在R之后，则锁存器进行置位，或者如果R在S之后，则锁存器进行复位。因此，SR锁存器根据以下真值表来工作，其中“Qn-1”意指保持上一个状态，“Qb,n-1”意指保持上一个状态的反相：
Sn Rn Qn
1 0 1
0 1 0
0 0 Qn-1
1 1 Qb,n-1
产生的SR锁存器行为可被描述为，如果S或R上的上一个输入上升沿在S上，则Q输出较高，而如果上一个输入上升沿在R上，则Q输出为低，即使S和R脉冲部分地重叠。可以将这种通常所期望的行为扩展至S脉冲和R脉冲完全重叠的情况，例如，S脉冲包围R脉冲或反之。在本文所述的单触发中，此类包围状况不会发生，因此此类包围状况的任何SR锁存器行为都是允许的。下文用包含八行的真值表描述的示例性SR锁存器中的一者具有针对包围状况的刚刚所提及的行为，例如，对于任何部分重叠状况以及对于任何包围状况，SR锁存器输出始终由S或R上的上一个输入上升沿定义。
在图1的例子中，延迟元件107可以是可调节的以产生可调延迟，从而导致对输出波形位置的相应调节。延迟元件107可使用任何适当的电路来实施。在一些具体实施中，延迟元件107可包括：串联的一个或多个非反相延迟缓冲器、串联的偶数个反相器、一个或多个非反相延迟缓冲器和偶数个反相器的串联组合、或者电路元件的一些其他组合。
图2示出了可用于实施SR锁存器101的电路200的例子。在该例子中，存在两个锁存器，即Y锁存器201和Q锁存器202。Q锁存器202包括第一输入(S)204、第二输入(R)205、第三输入(Y)206和电路输出(Q)207。如下所示，在至少一种情况下，Y 206的值确定Q输出207是S的值还是R的值。Y锁存器201包括第四输入(S)210、第五输入(R)211和中间输出(Y)206。如图2所示，Q锁存器202的第一输入204以及Y锁存器201的第四输入210被配置为接收相同的信号(S)；Q锁存器202的第二输入205以及Y锁存器201的第五输入211被配置为接收相同的第二信号(R)；并且Y锁存器206(Y)的中间输出连接至Q锁存器202的第三输入206(并且因此为相同的电信号)。
在图2的例子中，S输入为Sn，R输入为Rn，中间输出为Yn，中间输出的反相为Yb,n，电路输出为Qn，并且紧邻的前一个电路输出为Qn-1。在该例子中，Y锁存器201根据以下真值表来工作：
Sn Rn Yn
1 0 1
0 1 0
0 0 Yn-1
1 1 Yn-1
Q锁存器根据以下真值表来工作：
Sn Rn Qn
1 0 1
0 1 0
0 0 Qn-1
1 1 Yb,n
因此，Y锁存器201将SR输入的电路状态保持为“11”，并且Q锁存器202将Y锁存器输出用作输入并当SR为“11”时将其反相。
在以上两个表格中，Yn和Qn以相同的方式依赖于Sn和Rn，但最后一行除外，例如当Sn和Rn都为1时。(Sn,Rn)状态11可仅通过等于01或10的(Sn-1,Rn-1)来实现，而对于这两种状态，我们从两个表格中了解到Yn-1＝Qn-1。请注意，Yn和Qn不相等，但如果(Rn,Sn)＝11，则Yn-1和Qn-1相等。因此，在上面最后一个表格的右下角字段中为以下恒等式：Yb,n＝Yb,n-1(鉴于前一个表格)，并且Yb,n-1＝Qb,n-1。这共同意味着：Yb,n＝Qb,n-1。因此，整个SR锁存器，包括Y锁存器和Q锁存器，根据以下真值表来工作：
Sn Rn Qn
1 0 1
0 1 0
0 0 Qn-1
1 1 Qb,n-1
该表格与先前所述的SR锁存器的所期望的工作表格相同。因此，它提供了所期望的SR锁存器工作的一种特定具体实施。美国专利6,291,981中描述了这种类型的SR锁存器的详细具体实施，该美国专利以引用方式并入本文。
在一些具体实施中，可能能够减少或消除SR锁存器的输出级中的存储器元件数量。存储器数量的这种减少可增大电路的工作速度。图3示出了可用于实施SR锁存器101的电路300的例子，该电路在其输出级使用的是多路转接器(“mux”)而不是锁存器。在该例子中，电路300包括Y锁存器301和多路复用器302。多路复用器302包括第一输入(S)304、第二输入(R)305、选通输入(Y)306和电路输出(Q)307。选通输入(Y)306值确定电路输出(Q)307是第一输入(S)还是第二输入(R)。Y锁存器301包括第三输入(S)310、第四输入(R)311和中间输出(Y)(其与选通输入306相同)。如图所示，多路复用器302的第一输入304以及Y锁存器301的第三输入310被配置为接收相同的第一信号(S)；多路复用器305的第二输入305被配置为接收第二信号(R的反相)，Y锁存器301的第四输入311被配置为接收第二信号(R)的反相版本，并且锁存器401(Y)的中间输出连接至多路复用器302的选通输入306。
在图3的例子中，S输入为Sn，R输入为Rn，中间输出为Yn，中间输出的反相为Yb,n，紧邻的前一个中间输出为Yn-1，电路输出为Qn，并且紧邻的前一个电路输出为Qn-1。在该例子中，Y锁存器根据以下真值表来工作：
Sn Rn Yn
1 0 1
0 1 0
0 0 Yn-1
1 1 Yn-1
具有输出Q的多路复用器根据以下真值表来工作：
Sn Rn Qn
1 0 1
0 1 0
0 0 Yn
1 1 Yb,n
在以上两个表格中，对于(Sn,Rn)＝01和10，Yn和Qn以相同的方式依赖于Sn和Rn。(Sn,Rn)状态00和11可仅通过等于01或10的(Sn-1,Rn-1)来实现，而对于这两种状态，我们从两个表格中了解到Yn-1＝Qn-1。同时，以上两个表格中的第一个表格显示，对于(Sn,Rn)＝00，Yn＝Yn-1。对于相同的输入，以上两个表格中的第二个表格示出Qn＝Yn。将最后三个等式合在一起，我们得到，对于(Sn,Rn)＝00，Qn＝Qn-1。类似地，我们可以推导出，对于(Sn,Rn)＝11，Qn＝Qb,n-1。因此，整个SR锁存器，包括Y锁存器和具有Q输出的多路复用器，根据以下真值表来工作：
Sn Rn Qn
1 0 1
0 1 0
0 0 Qn-1
1 1 Qb,n-1
该表格再一次与先前所述的SR锁存器的所期望的工作表格相同。因此，它提供了所期望的SR锁存器工作的另一种具体实施。在该例子中，电路仅包括Y锁存器中的存储器。
SR锁存器101的另一示例性具体实施包括图4的电路400。电路400包括：第一Y锁存器401，该第一Y锁存器具有第一输入(S)402、第二输入(R)403和第一输出(Y)404；第二Y锁存器405，该第二Y锁存器具有第三输入(S)406、第四输入(R)407和第二输出(X)408，其中第四输入407为反相R输入；以及第三Q锁存器410，该第三Q锁存器具有第五输入(Y)404、第六输入(S)412、第七输入(R)414、第八输入(X)408和第三输出(Q)415。第一Y锁存器的第一输入402、第二Y锁存器的第三输入406、以及Q锁存器的第六输入412连接在一起以接收置位(S)信号。第一Y锁存器的第二输入403、第二Y锁存器的第四输入407、以及Q锁存器的第七输入414连接在一起以接收复位(R)信号(第二Y锁存器的第四输入407接收反相R信号)。第一Y锁存器的第一输出(Y)404连接至Q锁存器的第五输入(Y)。第二Y锁存器的第二输出(X)408连接至Q锁存器的第八输入(X)。
电路400根据以下真值表来工作，其中第一信号为Sn，第一信号的紧邻的前一个版本为Sn-1，第二信号为Rn，第二信号的紧邻的前一个版本为Rn-1，电路的输出为Qn，该输出的紧邻的前一个版本为Qn-1：
该表格看起来比两个SR锁存器例子的四行真值表复杂，但其在时域中的实际行为可简单地描述为：如果上一个输入上升沿在S上，则输出Q为高，如果上一个输入上升沿在R上，则输出Q为低。其行为仅对于S波形和R波形的包围状况才不同于先前两个示例性锁存器，但这对于前文所提及的我们的单触发使用情况并不重要。美国专利公布2013/0260483中描述了这种SR锁存器的工作细节，该美国专利公布以引用方式并入本文。
图2至图4示出了可用于实施本文所述的示例性单触发电路的SR锁存器电路的例子。在一些具体实施中，可使用与本文所述的SR锁存器电路不同的SR锁存器电路。
现代的CMOS制造工艺可能得到因装置失配引起的意外脉冲宽度变化，这种脉冲宽度变化可能需要校正。单触发电路，诸如本文所述的那些单触发电路，可提供此类校正。就此而言，本文所述的示例性单触发电路可用在任何相应的技术环境中，并且不限于用在任何一个技术领域中。单触发的一个示例性使用是自动测试设备(ATE)。
就此而言，为了测试部件，制造商通常使用ATE(还称为“测试器”或“测试系统”)。在示例性ATE工作中，响应于测试程序集(TPS)中的指令，ATE自动生成要施加至受测装置(DUT)的输入信号并且监测来自DUT的输出信号。ATE将输出信号与预期的响应进行比较以确定DUT是否有缺陷。ATE通常包括计算机系统和测试仪器或者具有相应功能的单个装置。在一些情况下，测试仪器向DUT提供电源。
ATE还通常包括有接口，该接口可以是、也可以不是装置接口板(DIB)的一部分。接口可被配置为(例如，包括一个或多个接口)以在ATE与一个或多个DUT之间路由信号。在一些具体实施中，接口被配置为在一个或多个ATE与一个或多个DUT之间路由信号。
参见图5，用于测试受测装置(DUT)501(诸如半导体装置)的ATE系统500包括测试仪器502。为了控制测试仪器502，系统500包括通过硬线连接504与测试仪器502连接的测试计算机系统503。通常，计算机系统503向测试仪器502发送命令以发起执行用于测试DUT501的例程和功能。此类执行测试例程可发起生成测试信号并将测试信号传输至DUT 501，并且收集来自DUT的响应。各种类型的DUT都可以通过系统500来测试。例如，DUT可为半导体装置，诸如集成电路(IC)芯片(例如，存储器芯片、微处理器、模数转换器、数模转换器等)。
为了提供测试信号并收集来自DUT的响应，测试仪器502连接至一个或多个连接器引脚，所述连接器引脚为DUT 501的内部电路提供接口。出于说明的目的，在该例子中，半导体装置测试仪器502经由硬线连接连接至DUT 501的一个连接器引脚。导体505(例如，电缆)连接至引脚并且用于将测试信号(例如，参数式测量单位(“PMU”)测试信号、引脚电子装置(“PE”)测试信号等)传送至DUT 501的内部电路。导体505还响应于半导体装置测试仪器502提供的测试信号感测信号。例如，电压信号或电流信号可在引脚处响应于测试信号而被感测到并通过导体505发送至测试仪器502以供分析。也可对DUT501中包括的其他引脚执行此类单端口测试。例如，测试仪器502可向其他引脚提供测试信号并收集通过导体(所述导体传送所提供的信号)反射回的相关信号。通过收集反射信号，引脚的输入阻抗可与其他单端口测试量一同表征。在其他测试场景中，可通过导体505将数字信号发送至引脚以将数字值存储在DUT 501上。一旦被存储，便可访问DUT 501以检索存储的数字值并通过导体505将该存储的数字值发送至测试仪器502。然后可标识检索的数字值以确定DUT 501上是否存储了正确的值。
除执行单端口测量之外，半导体装置测试仪器502还可执行双端口测试。例如，可通过导体505将测试信号注入到引脚中并且可从DUT501的一个或多个其他引脚收集响应信号。该响应信号被提供至半导体装置测试仪器502以确定诸如以下的量：增益响应、相位响应以及其他吞吐量测量的量。
同样参见图6，为了发送并收集来自DUT(或多个DUT)的多个连接器引脚的测试信号，半导体装置测试仪器502包括可与许多引脚通信的接口卡601。例如，接口卡601可将测试信号传输至例如32个、64个或128个引脚并收集相应的响应。到引脚的每个通信链路被称为通道，并且通过将测试信号提供至大量的通道，测试时间就得以减少，因为多个测试可同时执行。除在接口卡上具有许多通道之外，通过在测试仪器502中包括多个接口卡，通道的总数增加，从而进一步减少测试时间。在该例子中，示出了两个附加接口卡602和603以展示多个接口卡可填充测试仪器502。
每个接口卡均包括用于执行特定测试功能的专门的集成电路(IC)芯片(例如，专用集成电路(ASIC))。例如，接口卡603包括用于执行参数式测量单位(PMU)测试和引脚电子装置(PE)测试的一个或多个IC芯片。为了执行这些功能，所述一个或多个IC芯片包括PMU级606和PE级607，PMU级包括用于执行PMU测试的电路，PE级包括用于执行PE测试的电路。此外，接口卡601和602各自包括一个或多个IC芯片，所述一个或多个IC芯片包括PMU和PE电路。
通常，PMU测试涉及将DC电压或电流信号提供至DUT以确定诸如以下的量：输入和输出阻抗、电流泄漏、以及其他类型的DC性能表征。PE测试涉及将AC测试信号或波形发送至DUT(例如，DUT 501)并收集响应以进一步表征DUT的性能。例如，PE级可(向DUT)传输AC测试信号，该AC测试信号表示用于存储在DUT上的二进制值的向量。一旦这些二进制值已被存储，测试仪器502便可访问DUT以确定是否存储了正确的二进制值。由于数字信号通常包括电压突变，因此，较之于PMU级中的电路，PE级中的电路可以高速运行。
为了将来自接口卡601的DC测试信号和AC测试信号都传送至DUT 501，传导迹线610连接接口板连接器611，该接口板连接器允许信号传送到接口板上以及传送离开接口板。接口板连接器611还连接至导体612，该导体允许信号传送至测试仪器502并且从该测试仪器传出。在该例子中，导体612连接至接口连接器611以实现测试仪器502与DUT的引脚之间的双向信号传送。
在该例子中，测试仪器502包括：PMU控制电路614以协调各PMU级的工作等等；PE控制电路615以协调各PE级的工作等等；以及网络接口616，该网络接口用于通过网络或硬接线连接与测试计算机系统503通信。在该例子中，测试器501还包括可编程硬件617，诸如现场可编程门阵列(“FPGA”)半导体装置，该可编程硬件能够被编程为使得测试仪器502对DUT501做出响应。可编程硬件可用于实施一个或多个模式发生器以生成测试模式。同样可在可编程硬件中实施的时序发生器被配置为接收测试模式并基于测试模式为要发送至DUT的信号生成时序。引脚电子装置接收来自时序发生器的信号并将信号发送至DUT。这些电路元件可整体或部分地实施在分立电路元件和/或专用集成电路(ASIC)中，而不是实施在可编程硬件中。
时序发生器可包括参照图1至图4描述的单触发类型的电路。单触发电路可被配置为，如上所述，响应于输入信号上升沿产生具有受控持续时间的输出脉冲，从而提供测试信号的正确时序。
虽然本说明书描述了与“测试”和“测试系统”相关的示例性具体实施，但本文所述的单触发电路以及相关的电路和方法可用于任何适当的系统中，并且不限于测试系统，也不限于本文所述的示例性测试系统。
如本文所述执行的测试可使用硬件或者硬件与软件的组合来实施。例如，如同本文所述的测试系统的测试系统可包括位于各个点处的各控制器和/或处理装置。中央计算机可协调各控制器或处理装置之间的操作。中央计算机、控制器和处理装置可执行各种软件例程以实施对测试和校准的控制和协调。
可至少部分地使用一个或多个计算机程序产品来控制测试，所述一个或多个计算机程序产品例如为有形地实现于一个或多个信息载体中的一个或多个计算机程序，所述一个或多个信息载体诸如一个或多个非暂态机器可读存储介质，所述一个或多个计算机程序供一个或多个数据处理设备执行或者用于控制所述一个或多个数据处理设备的操作，所述一个或多个数据处理设备例如为可编程处理器、计算机、多台计算机、和/或可编程逻辑部件。
计算机程序可以任何形式的编程语言写入，包括编译或解译的语言，并且计算机程序可以任何形式部署，包括作为独立程序或者作为模块、组件、子例程、或适合用在计算环境中的其他单元。计算机程序可被部署为在一台计算机上或在位于一个站点处或者跨多个站点分布并通过网络互联的多台计算机上执行。
与实施全部或部分的测试和校准相关的动作可由一个或多个可编程处理器执行，所述一个或多个可编程处理器执行一个或多个计算机程序以执行本文所述的功能。全部或部分的测试和校准可使用专用逻辑电路，例如FPGA(现场可编程门阵列)和/或ASIC(专用集成电路)来实施。
适用于执行计算机程序的处理器包括例如通用和专用微处理器、以及任意种类的数字计算机的任意一个或多个处理器。一般来讲，处理器将从只读存储区或随机存取存储区或这两者接收指令和数据。计算机(包括服务器)的元件包括用于执行指令的一个或多个处理器以及用于存储指令和数据的一个或多个存储区。一般来讲，计算机还将包括一个或多个机器可读存储介质，或者可操作地耦接以接收来自一个或多个机器可读存储介质的数据并且/或者以将数据传输至一个或多个机器可读存储介质，所述一个或多个机器可读存储介质诸如用于存储数据的海量PCB，例如磁盘、磁光盘或光盘。适用于实现计算机程序指令和数据的机器可读存储介质包括一切形式的非易失性存储区，包括例如半导体存储区装置，例如EPROM、EEPROM以及闪存存储区装置；磁盘，例如内部硬盘或可移除盘；磁光盘；以及CD-ROM和DVD-ROM盘。
本文所用的任何“电连接”可暗示直接的物理连接或者包括中介部件但允许电信号(包括无线信号)在所连接的部件之间流动的连接。除非另外指明，否则无论是否使用“电”这个字来修饰“连接”，涉及本文所提及的电气电路的任何“连接”都是电连接并且不一定是直接的物理连接。
本文所述的不同具体实施的元件可组合以形成上文未具体阐述的其他实施方案。可在不对结构的工作造成不利影响的情况下，将元件排除在本文所述的结构之外。此外，可将各种单独的元件组合成一个或多个独立元件以执行本文所述的功能。

Claims (18)

1.一种单触发电路，包括：
具有置位/复位(SR)锁存器以响应于输入信号上升沿产生具有受控持续时间的输出脉冲的电路，所述SR锁存器包括第一电路输入和第二电路输入；
电路通道，所述电路通道用于向所述第一电路输入提供信号；并且
延迟元件，所述延迟元件连接至所述电路通道并且连接至所述第二电路输入。
2.根据权利要求1所述的单触发电路，其中所述第一电路输入为置位(S)输入，所述第二电路输入为复位(R)输入，并且所述单触发电路被配置为产生正输出脉冲。
3.根据权利要求1所述的单触发电路，其中所述第一电路输入为复位(R)输入，所述第二电路输入为置位(S)输入，并且所述单触发电路被配置为产生负输出脉冲。
4.根据权利要求1所述的单触发电路，其中所述延迟元件是可调节的以产生可调延迟。
5.根据权利要求1所述的单触发电路，其中所述延迟元件包括串联的一个或多个非反相延迟缓冲器。
6.根据权利要求1所述的单触发电路，其中所述延迟元件包括串联的偶数个反相器。
7.根据权利要求1所述的单触发电路，其中所述延迟元件包括一个或多个非反相延迟缓冲器和偶数个反相器的串联组合。
8.根据权利要求1所述的单触发电路，其中所述第一电路输入为置位(S)输入Sn，所述第二电路输入为复位(R)输入Rn，并且所述单触发电路被配置为产生正输出脉冲(Q)Qn，Qn是所述SR锁存器的输出，Qn-1是Qn的上一个状态，并且Qb,n-1是Qn的所述上一个状态的反相；并且
其中所述SR锁存器根据以下真值表来工作：
Sn Rn Qn 1 0 1 0 1 0 0 0 Qn-1 1 1 Qb,n-1
9.根据权利要求8所述的单触发电路，其中所述SR锁存器包括：
具有第一输入、第二输入、选通输入和电路输出的多路转接器，其中所述选通输入的值确定所述电路输出是所述第一输入还是所述第二输入；以及
具有第三输入、第四输入和中间输出的锁存器，其中所述第一输入和所述第三输入被配置为接收相同的第一信号，所述第二输入被配置为接收第二信号，所述第四输入被配置为接收所述第二信号的反相版本，并且所述中间输出连接至所述选通输入；
其中所述第三输入为置位(S)SR锁存器输入，并且所述第四输入为复位(R)SR锁存器输入。
10.根据权利要求9所述的单触发电路，其中所述中间输出为Yn，Yn-1为Yn的上一个状态；并且
其中提供所述中间输出的所述锁存器根据以下真值表来工作：
11.根据权利要求8所述的单触发电路，其中所述SR锁存器包括：
具有第一输入、第二输入、第三输入和电路输出的锁存器；以及
具有第四输入、第五输入和中间输出的锁存器，其中所述第一输入和所述第四输入被配置为接收相同的第一信号，所述第二输入和所述第五输入被配置为接收相同的第二信号，并且所述中间输出连接至所述第三输入；
其中所述第一输入为置位(S)SR锁存器输入，并且所述第二输入为复位(R)SR锁存器输入。
12.根据权利要求11所述的单触发电路，其中所述中间输出为Yn，并且Yb,n为Yn的反相；
其中提供所述电路输出的所述锁存器根据以下真值表来工作：
Sn Rn Qn 1 0 1 0 1 0 0 0 Qn-1 1 1 Yb,n
其中提供所述中间输出的所述锁存器根据以下真值表来工作：
13.根据权利要求1所述的单触发电路，其中所述电路包括：
具有第一输入、第二输入和第一输出的第一锁存器；
具有第三输入、第四输入、和第二输出的第二锁存器，所述第四输入为反相输入；以及
具有第五输入、第六输入、第七输入、第八输入和第三输出的第三锁存器；
其中所述第一输入、所述第三输入和所述第六输入连接在一起以接收具有所述第一电路输入的第一信号；
其中所述第二输入、所述第四输入和所述第七输入连接在一起以接收具有所述第二电路输入的第二信号；
其中所述第一输出连接至所述第五输入；并且
其中所述第二输出连接至所述第八输入。
14.根据权利要求13所述的单触发电路，其中所述第一信号为Sn，所述第一信号的紧邻的前一个版本为Sn-1，所述第二信号为Rn，所述第二信号的紧邻的前一个版本为Rn-1，所述第三输出为Qn，并且所述第三输出的紧邻的前一个版本为Qn-1；并且
其中所述SR锁存器根据以下真值表来工作：
Sn-1 Rn-1 Sn Rn Qn 0 0 1 0 1 0 0 0 1 0 0 1 1 1 1 1 0 1 1 0 1 1 1 0 Qn-1 1 1 0 1 Qn-1 0 1 0 0 Qn-1 1 0 0 0 Qn-1
15.一种自动测试设备(ATE)，包括：
模式发生器，所述模式发生器用于生成测试模式以发送至受测装置(DUT)；
时序发生器，所述时序发生器用于接收所述测试模式并基于所述测试模式为待发送至所述DUT的信号生成时序；以及
引脚电子装置，所述引脚电子装置用于接收所述信号并将所述信号发送至所述DUT；
其中所述时序发生器包括单触发电路，所述单触发电路用于响应于输入信号上升沿产生具有受控持续时间的输出脉冲，所述单触发电路包括：
具有置位/复位(SR)锁存器的电路，所述电路包括第一电路输入和第二电路输入；
电路通道，所述电路通道用于向所述第一电路输入提供信号；以及
延迟元件，所述延迟元件连接至所述电路通道并且连接至所述第二电路输入。
16.根据权利要求15所述的ATE，其中所述SR锁存器包括：
具有第一输入、第二输入、选通输入和电路输出的多路转接器，其中所述选通输入的值确定所述电路输出是所述第一输入还是所述第二输入；以及
具有第三输入、第四输入和中间输出的锁存器，其中所述第一输入和所述第三输入被配置为接收相同的第一信号，所述第二输入被配置为接收第二信号，所述第四输入被配置为接收所述第二信号的反相版本，并且所述中间输出连接至所述选通输入；
其中所述第三输入为所述第一电路输入，并且所述第四输入为所述第二电路输入。
17.根据权利要求15所述的ATE电路，其中所述SR锁存器包括：
具有第一输入、第二输入和第一输出的第一锁存器；
具有第三输入、第四输入、和第二输出的第二锁存器，所述第四输入为反相输入；以及
具有第五输入、第六输入、第七输入、第八输入和第三输出的第三锁存器；
其中所述第一输入、所述第三输入和所述第六输入连接在一起以接收具有所述第一电路输入的第一信号；
其中所述第二输入、所述第四输入和所述第七输入连接在一起以接收具有所述第二电路输入的第二信号；
其中所述第一输出连接至所述第五输入；并且
其中所述第二输出连接至所述第八输入。
18.根据权利要求15所述的单触发电路，其中所述SR锁存器包括：
具有第一输入、第二输入、第三输入和电路输出的锁存器，其中，在至少一种情况下，所述第三输入的值确定所述电路输出是所述第一输入还是所述第二输入；以及
具有第四输入、第五输入和中间输出的锁存器，其中所述第一输入和所述第四输入被配置为接收相同的第一信号，所述第二输入和所述第五输入被配置为接收相同的第二信号，并且所述中间输出连接至所述第三输入；
其中所述第四输入包括所述第一电路输入，并且所述第五输入包括所述第二电路输入。
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