KR20170047222A

KR20170047222A - 원샷 회로

Info

Publication number: KR20170047222A
Application number: KR1020177002653A
Authority: KR
Inventors: 데르 왁트 잔 폴 안토니 반
Original assignee: 테라다인 인코퍼레이티드
Priority date: 2014-08-27
Filing date: 2015-08-20
Publication date: 2017-05-04
Also published as: JP6738798B2; CN106575960A; KR102372550B1; US20160065183A1; JP2017527178A; US10996272B2; WO2016032847A1

Abstract

예시적인 원샷 회로는, 입력 신호 상승 에지에 응답하여 제어된 지속 기간의 출력 펄스를 산출하는 세트-리셋(SR) 래치를 구비하는 회로로서, 상기 SR 래치는 제1 회로 입력 및 제2 회로 입력을 포함하는 상기 회로; 상기 제1 회로 입력에 신호를 제공하는 회로 경로; 및 상기 회로 경로 및 상기 제2 회로 입력에 연결된 지연 소자;를 포함한다.

Description

원샷 회로{ONESHOT CIRCUIT}

본 발명은 일반적으로 원샷 회로에 관한 것이다.

일반적으로, 원샷 회로는 입력 신호 상승 에지에 응답하여 제어된 지속 기간의 출력 펄스를 생성하는 회로를 포함한다. 원샷 회로는 전통적으로 AND 게이트를 이용하여 생성된다. AND 게이트를 이용하여 구현된 원샷 회로에는 발생가능한 단점이 있다. 예를 들면, 입력 펄스 폭이 공칭(nominal) 출력 펄스 폭 미만으로 떨어지면, 출력 펄스 폭은 일정하게 유지되는 것이 아니라 입력 펄스 폭을 따라갈 수 있다. 또한, 입력 펄스에 선행하는 하향 펄스(downward pulse)가 공칭 출력 펄스 폭보다 짧은 경우, 출력 펄스 선단(front edge)이 이탈하여(shift out) 그 폭이 하향 펄스 폭을 따라갈 수 있다.

본 발명에 따르면, 원샷 회로를 제공할 수 있다.

예시적인 원샷 회로는 하기의 엘리먼트: 입력 신호 상승 에지에 응답하여 제어된 지속 기간의 출력 펄스를 생성하는 세트 리셋(SR: set-reset) 래치를 포함하는 회로로서, 상기 SR 래치는 제1 회로 입력 및 제2 회로 입력을 구비하는 상기 회로; 상기 제1 회로 입력에 신호를 제공하는 회로 경로; 및 상기 회로 경로 및 상기 제2 회로 입력에 연결되는 지연 소자;를 포함한다. 예시적인 원샷 회로는 단독으로 또는 조합하여 하기의 특징들 중 하나 이상을 포함할 수 있다.

상기 제1 회로 입력은 세트(S) 입력일 수 있고, 상기 제2 회로 입력은 리셋(R) 입력일 수 있으며, 상기 원샷 회로는 양(positive)의 출력 펄스를 산출하도록 구성될 수 있다. 상기 제1 회로 입력은 리셋(R) 입력일 수 있고, 상기 제2 회로 입력은 세트(S) 입력일 수 있으며, 상기 원샷 회로는 음의 출력 펄스를 산출하도록 구성될 수 있다.

상기 지연 소자는 조정 가능한 지연을 산출하도록 조정 가능할 수 있다. 상기 지연 소자는 직렬로 된 하나 이상의 비-반전(non-inverting) 지연 버퍼를 포함할 수 있고; 직렬로 된 짝수 개의 인버터; 하나 이상의 비-반전 지연 버퍼와 짝수 개의 인버터의 직렬 조합 또는 이들의 조합;을 포함할 수 있다.

상기 제1 회로 입력은 세트(S) 입력 Sn일 수 있고, 상기 제2 회로 입력은 리셋(R) 입력 Rn일 수 있고, 상기 원샷 회로는 양의 출력 펄스(Q) Qn을 산출하도록 구성될 수 있으며, 여기서 Qn은 SR 래치의 출력이고, Qn-1은 Qn의 최근 상태이고, Qb,n-1은 Qn의 상기 최근 상태의 역이다. 상기 SR 래치는 하기의 진리표(true table)에 따라 동작할 수 있다:

상기 SR 래치는: 제1 입력, 제2 입력, 선택 입력 및 회로 출력을 포함하는 멀티플렉서로서, 상기 선택 입력의 값은 상기 회로 출력이 상기 제1 입력인지 또는 상기 제2 입력인지 여부를 판정하는 상기 멀티플렉서; 및 제3 입력, 제4 입력 및 중간 출력을 포함하는 래치로서, 상기 제1 입력 및 제3 입력은 동일한 제1 신호를 수신하도록 구성되고, 상기 제2 입력이 제2 신호를 수신하도록 구성되며, 상기 제4 입력은 상기 제2 신호의 반전된 버전을 수신하도록 구성되고, 상기 중간 출력은 상기 선택 입력에 연결되는, 상기 래치;를 포함한다. 상기 제3 입력은 상기 세트(S) SR 래치 입력일 수 있고 상기 제4 입력은 상기 리셋(R) SR 래치 입력일 수 있다. 상기 중간 출력은 Yn일 수 있고, Yn-1은 Yn의 최근 상태이고; 상기 중간 출력을 제공하는 상기 래치는 하기의 진리표에 따라 동작할 수 있다:

상기 SR 래치는: 제1 입력, 제2 입력, 제3 입력 및 회로 출력을 구비하는 래치; 및 제4 입력, 제5 입력 및 중간 출력을 구비하는 래치로서, 상기 제1 입력 및 제4 입력이 동일한 제1 신호를 수신하도록 구성되고, 상기 제2 입력 및 상기 제5 입력이 동일한 제2 신호를 수신하도록 구성되고, 상기 중간 출력은 상기 제3 입력에 연결되는 상기 래치;를 포함한다. 상기 제1 입력은 상기 세트(S) SR 래치 입력일 수 있고 상기 제2 입력은 상기 리셋(R) SR 래치 입력일 수 있다. 상기 중간 출력은 Yn일 수 있고, Yb,n은 Yn의 역이 될 수 있다. 상기 회로 출력을 제공하는 상기 래치는 하기의 진리표에 따라 동작할 수 있다:

상기 중간 출력을 제공하는 상기 래치는 하기의 진리표에 따라 동작할 수 있다:

상기 회로는: 제1 입력, 제2 입력, 및 제1 출력을 구비하는 제1 래치; 제3 입력, 반전 입력인 제4 입력, 및 제2 출력을 구비하는 제2 래치; 및 제5 입력, 제6 입력, 제7 입력, 제8 입력 및 제3 출력을 구비하는 제3 래치;를 포함한다. 상기 제1 입력, 상기 제3 입력 및 상기 제6 입력은 상기 제1 회로 입력을 구비하는 제1 신호를 수신하도록 함께 연결될 수 있고; 상기 제2 입력, 상기 제4 입력 및 상기 제7 입력은 상기 제2 회로 입력을 구비하는 제2 신호를 수신하도록 함께 연결될 수 있고; 상기 제1 출력은 상기 제5 입력에 연결될 수 있고; 상기 제2 출력은 상기 제8 입력에 연결될 수 있다.

상기 제1 신호는 Sn이고, 상기 제1 신호의 바로 직전 버전은 Sn-1이고, 상기 제2 신호는 Rn이고, 상기 제2 신호의 바로 직전 버전은 Rn-1이고, 상기 제3 출력은 Qn이고, 상기 제3 출력의 바로 직전 버전은 Qn-1이 될 수 있다. 상기 SR 래치는 하기의 진리표에 따라 동작할 수 있다.

예시적인 자동 테스트 장비(ATE)는: 피시험장치(DUT)로 전송할 테스트 패턴을 생성하는 패턴 생성기; 상기 테스트 패턴을 수신하고, 상기 테스트 패턴에 기초하여 상기 신호가 상기 DUT로 전송되는 타이밍을 생성하는 타이밍 생성기; 및 상기 신호를 수신하여 상기 신호를 상기 DUT로 전송하는 핀 전자장치;를 포함할 수 있다. 상기 타이밍 생성기는 입력 신호 상승 에지에 응답하여 제어된 지속 기간의 출력 펄스를 생성하는 원샷 회로를 포함할 수 있다. 상기 원샷 회로는: 제1 회로 입력 및 제2 회로 입력을 구비하고 세트-리셋(SR) 래치를 구비하는 회로; 상기 제1 회로 입력에 신호를 제공하는 회로 경로; 및 상기 회로 경로 및 상기 제2 회로 입력에 연결되는 지연 소자;를 포함한다.

상기 SR 래치는: 제1 입력, 제2 입력, 선택 입력 및 회로 출력을 구비하는 멀티플렉서로서, 상기 선택 입력의 값은 상기 회로 출력이 상기 제1 입력인지 또는 상기 제2 입력인지 여부를 판정하는 상기 멀티플렉서; 및 제3 입력, 제4 입력, 및 중간 출력을 구비하는 래치로서, 상기 제1 입력 및 상기 제3 입력은 동일한 제1 신호를 수신하도록 구성되고, 상기 제2 입력은 제2 신호를 수신하도록 구성되고, 상기 제4 입력은 상기 제2 신호의 반전된 버전을 수신하도록 구성되고, 상기 중간 출력은 상기 선택 입력에 연결되는, 상기 래치;를 포함할 수 있다. 상기 제3 입력은 상기 제1 회로 입력일 수 있고 상기 제4 입력은 상기 제2 회로 입력일 수 있다.

상기 SR 래치는: 제1 입력, 제2 입력, 및 제1 출력을 구비하는 제1 래치; 제3 입력, 반전된 입력인 제4 입력, 제2 출력을 구비하는 제2 래치; 제5 입력, 제6 입력, 제7 입력, 제8 입력 및 제3 출력을 구비하는 제3 래치;를 포함하고, 상기 제1 입력, 상기 제3 입력, 및 상기 제6 입력은 함께 연결되어 상기 제1 회로 입력을 구비하는 제1 신호를 수신하고, 상기 제2 입력, 상기 제4 입력 및 상기 제7 입력은 함께 연결되어 상기 제2 회로 입력을 구비하는 제2 신호를 수신하고, 상기 제1 출력은 상기 제5 입력에 연결되며, 상기 제2 출력은 상기 제8 입력에 연결된다.

상기 SR 래치는: 제1 입력, 제2 입력, 제3 입력, 및 회로 출력을 구비하는 래치로서, 여기서 적어도 하나의 경우에, 상기 제3 입력의 값은 상기 회로 출력이 상기 제1 입력인지 상기 제2 입력인지를 판정하는 상기 래치; 및 제4 입력, 제5 입력, 및 중간 출력을 구비하는 래치로서, 상기 제1 입력 및 상기 제4 입력은 동일한 제1 신호를 수신하도록 구성되고, 상기 제2 입력 및 상기 제5 입력은 동일한 제2 신호를 수신하도록 구성되고, 상기 중간 출력은 상기 제3 입력에 연결되는 상기 래치;를 포함한다. 상기 제4 입력은 상기 제1 회로 입력일 수 있고 상기 제5 입력은 상기 제2 회로 입력일 수 있다.

본 써머리 부분을 포함하여 본원에 기술된 2개 이상의 특징들은 본원에 구체적으로 기술되지 않은 구현을 형성하기 위해 조합될 수 있다.

본원에 기술된 테스트 시스템 및 기술, 또는 그 일부들은 하나 이상의 비 일시적 기계 판독 가능 저장 매체에 저장되고, 본원에 기술된 동작들을 제어(예를 들면, 조정)하기 위한 하나 이상의 처리 장치상에서 실행 가능한 명령어를 포함하는 컴퓨터 프로그램 제품으로서 구현되거나, 그에 의해 구현되고/제어될 수 있다. 본원에 기술된 테스트 시스템 및 기술 또는 그 일부들은 하나 이상의 처리 장치 및 다양한 동작을 구현하기 위한 실행 가능한 명령어를 저장하는 메모리를 포함할 수 있는 장치, 방법 또는 전자 시스템으로서 구현될 수 있다.

하나 이상의 구현의 상세는 첨부 도면 및 하기의 기술에서 기술된다. 다른 특징 및 이점은 상세한 기술, 도면 및 청구 범위로부터 명백해질 것이다.

도 1은 예시적인 원샷 회로의 블록도 및 예시적인 원샷 회로의 예시적인 동작을 도시하는 타이밍도이다.
도 2 내지 도 4는 도 1의 예시적인 원샷 회로에 포함될 수 있는 예시적인 래치 회로의 블록도이다.
도 5 및 도 6은 도 1의 예시적인 원샷 회로를 채용할 수 있는 자동 테스트 장비의 예시적인 구성 요소들의 블록도이다.
상이한 도면에서 유사한 참조 부호는 유사한 구성요소를 나타낸다.

입력 신호 상승 에지에 응답하여 제어된 지속 기간의 출력 펄스를 산출하는 회로를 포함하는 원샷 회로의 예가 본원에 기술된다. 본원에 기술된 예시적인 원샷 회로들은 지연 소자 및 세트(S)-리셋(R) 래치를 포함하는 회로를 이용하여 구현될 수 있다. 일반적으로 SR 래치는 제어 신호와 독립적으로 동작하는 비동기식 장치이고 S 및 R 입력의 상태에 따라 출력 Q를 산출한다.

도 1은 S(et) 및 R(eset) 입력 펄스들에 응답하는 SR 래치를 포함하는 원샷 회로(100)의 예를 도시하고, 예를 들면, 본 예시에서, 출력 상태는 S 또는 R에 따라 최근의 입력 상승 에지에 의해 배타적으로 결정된다. 도 1에 도시된 바와 같이, 원샷 회로(100)는 입력 신호 상승 에지에 응답하여 제어된 지속 기간의 출력 펄스를 산출하는 SR 래치(101)를 구비하는 회로를 포함한다. 본 예시에서, SR 래치(101)는 제1 회로 입력(예를 들면, S)(104) 및 제2 회로 입력(예를 들면, R=S')(105)를 포함한다. 회로 경로(106)는 제1 회로 입력(104) 및 지연 소자(107)에 연결된다. 지연 소자(107)는 도 1에 도시된 바와 같이 회로 경로(106)와 제2 회로 입력(105)에(예를 들면, 사이에서) 연결된다. 도 1의 예시적인 구성에서, 원샷 회로는 입력 신호 상승 에지에 응답하여 제어된 지속 시간의 양의 출력 펄스를 산출한다. 일부 구현에서, S 및 R 입력은 입력 신호 상승 에지에 응답하여 제어된 지속 시간의 음의 출력 펄스를 산출하도록 스위칭 될 수 있다.

SR 래치(101)를 구현하는데 이용될 수 있는 회로의 예시가 도 2, 3 및 4에 도시되어 있으며, 하기에 상술된다.

일부 구현에서, 원샷 회로(100)의 동작 동안, 실제의 S 및 R 펄스 형상은 변할 수 있고 부분적으로 중첩될 수 있다. 그리고, 도 1의 타이밍 도(110)에 도시된 원샷 동작이 달성될 수 있다. 본 예시에서, 공칭 원샷 출력 펄스 폭을 "T"로 정의한다. 시간 T는 S'의 생성을 위한 지연 소자(107)의 지연과 동일하다. 이 예시적인 구현에서, S1 출력(Q) 파형(111)은 정확한 펄스 폭 T를 산출하고, 입력 펄스 S(112) 및 S'(또는 R)(113)의 폭에 관계없이 S의 입력 상승 에지에 대해 동일한 크기만큼 지연된다. 따라서, 화살표(114)로 도시된 바와 같이, S가 하이일 때 S1의 변화는 S'의 상승 에지를 따른다.

본원에 기술된 예시적인 원샷 회로에 대해, SR 래치는 S 및 R이 동시에 하이가 되도록 허용하는데, 예를 들면, S 및 R 펄스는 부분적으로 중첩될 수 있다. 출력이 불확실하거나(indeterminate) 이러한 중첩 상태에 대한 기본 상태를 가정하는 것이 아니라, 출력은 마지막 어써트된(asserted) 입력을 따른다. 예를 들면 S가 R 다음에 오면 래치가 설정되거나, R이 S 다음에 오면 래치가 리셋된다. 따라서 ,SR 래치는 하기의 진리표에 따라 동작하고, 여기서 "Qn-1"은 최근 상태를 유지하는 것을 의미하고 "Qb,n-1"은 최근 상태의 역을 유지하는 것을 의미한다:

결과인 SR 래치 동작은 S 또는 R 중 어느 하나의 상의 최근 상승 입력 에지가 S 상에 있는 경우 Q 출력이 하이(high)인 반면, 최근 상승 에지가 R에 있는 경우, S 및 R 펄스가 부분적으로 겹치는 경우일지라도, Q가 로우(low)에 있는 것으로 기술된다. S 및 R 펄스가 완전히 중첩되는 경우, 예를 들면 S 펄스가 R 펄스를 둘러싸거나 그 반대의 경우에 이러한 일반적으로 바람직한 동작을 확장하는 것이 가능하다. 본원에 기술된 원샷에서는, 그러한 서라운드 상태(surround condition)가 발생하지 않으므로, 그러한 서라운드 조건에 대한 SR 래치 동작이 허용된다. 8개의 라인이 있는 진리표를 가진 하기에 기술된 예시적 SR 래치 중 하나는 서라운드 상태에 대해 방금 언급된 동작을 가지고, 예를 들면 SR 래치 출력은 항상 S 또는 R 상의 최근 입력 상승 에지에 의해 임의의 부분적 중첩 및 임의의 서라운드 상태에 대해 정의된다.

도 1의 예시에서, 지연 소자(107)는 출력 파형의 위치의 대응하는 조정을 가져오는 조정 가능한 지연을 생성하도록 조정될 수 있다. 지연 소자(107)는 임의의 적절한 회로를 이용하여 구현될 수 있다. 일부 구현에서, 지연 소자(107)는: 직렬로 된 하나 이상의 비 반전 지연 버퍼, 직렬로 된 짝수 개의 인버터, 하나 이상의 비 반전 지연 버퍼 및 짝수 개의 인버터의 직렬 조합, 또는 일부 회로 소자의 기타 조합을 포함할 수 있다.

도 2는 SR 래치(101) 구현에 이용될 수 있는 회로(200)의 예를 도시한다. 본 예시에서, 2개의 래치인, Y 래치(201) 및 Q 래치(202)가 있다. Q 래치(202)는 제1 입력(S)(204), 제2 입력(R)(205), 제3 입력(Y)(206) 및 회로 출력(Q)(207)을 포함한다. 하기에 도시된 바와 같이, 적어도 하나의 경우에, Y(20)의 값은 Q 출력(207)이 S 또는 R의 값인지를 판정한다. Y 래치(201)는 제4 입력(S)(210), 제5 입력(R)(211) 및 중간 출력(Y)(206)을 포함한다. 도 2에 도시된 바와 같이, Q 래치(202)의 제1 입력(204) 및 Y 래치(201)의 제4 입력(210)은 동일한 신호(S)를 수신하도록 구성되고; Q 래치(202)의 제2 입력(205) 및 Y 래치(201)의 제5 입력(211)은 동일한 제2 신호(R)를 수신하도록 구성되고; Y 래치(206)(Y)의 중간 출력은 Q 래치(202)의 제3 입력(206)에 연결된다(따라서 동일한 전기 신호이다).

도 2의 예시에서, S 입력은 Sn, R 입력은 Rn, 중간 출력은 Yn, 중간 출력의 역은 Yb,n, 회로 출력은 Qn이며, 바로 직전 회로 출력은 Qn-1이다. 본 예시에서, Y 래치(201)는 하기의 진리표에 따라 동작한다:

Q 래치는 하기의 진리표에 따라 동작한다:

따라서, Y 래치(201)는 "11"의 SR 입력에 대한 회로 상태를 유지하고, Q 래치(202)는 Y 래치 출력을 입력으로 취하고, SR이 "11"일 때 그것을 반전시킨다.

상기 두 테이블에서 Yn과 Qn은 Sn과 Rn이 둘 다 1인 경우와 같이 마지막 행을 제외하고 Sn과 Rn에 동일한 방식으로 따른다. (Sn, Rn) 상태 11은 01 또는 10과 동일한 (Sn-1, Rn-1)로부터만 도달될 수 있고, 두 상태 모두에 대해 두 테이블에서 Yn-1 = Qn-1임을 알 수 있다. Yn과 Qn은 같지 않지만 (Rn, Sn)=11이면 Yn-1과 Qn-1은 동일하다는 것에 유의하라. 따라서 위의 마지막 테이블의 오른쪽 하단 필드에는 다음과 같은: Yb,n=Yb,n-1를 가지고, 그 선행하는 테이블 때문에 Yb,n-1=Qb,n-1을 가진다. 함께, 이것은 Yb,n=Qb,n-1을 의미한다. 따라서, Y 래치 및 Q 래치를 포함하는 전체 SR 래치는 하기의 진리표에 따라 동작한다:

이 표는 상술한 SR 래치의 원하는 동작과 동일하다. 따라서, 이는 원하는 SR 래치 동작의 특정 구현을 제공한다. 이러한 유형의 SR 래치의 상세한 구현은 미국 특허 제6,291,981호에 기술되어 있으며, 이는 본 명세서에 참조에 의해 통합된다.

일부 구현에서, SR 래치의 출력 스테이지에서 메모리 소자의 크기를 감소시키거나 제거하는 것이 가능할 수 있다. 이러한 메모리 크기의 감소는 회로의 동작 속도를 증가시킬 수 있다. 도 3은 래치보다는 멀티플렉서("mux")를 자신의 출력스테이지에서 이용하는 SR 래치(101)를 구현하는데 이용될 수 있은 회로(300)의 예를 도시한다. 본 예시에서, 회로(300)는 Y 래치(301) 및 mux(302)를 포함한다. Mux(302)는 제1 입력(S)(304), 제2 입력(305), 선택 입력(Y)(306) 및 회로 출력(Q)(307)을 포함한다. 선택 입력(Y)(306)의 값은 회로 출력(Q)(307)이 제1 입력(S)인지 또는 제2 입력(R)인지 여부를 판정한다. Y 래치(301)는 제3 입력(310), 제4 입력(R)(311) 및 중간 출력(Y)(선택 입력(306)과 동일한)을 포함한다. 도시된 바와 같이, mux(302)의 제1 입력(304) 및 Y 래치(301)의 제3 입력(310)은 동일한 제1 신호(S)를 수신하도록 구성되고; mux(302)의 제2 입력(305)은 제2 신호(R의 반전)를 수신하도록 구성되고, Y 래치(301)의 제4 입력(311)은 제2 신호(R)의 반전된 버전을 수신하도록 구성되고, 래치(401)(Y)의 중간 출력은 mux(302)의 선택 입력(306)에 연결된다.

도 3의 예시에서, S 입력은 Sn, R 입력은 Rn, 중간 출력은 Yn, 중간 출력의 반전은 Yb,n, 바로 직전의 중간 출력은 Yn-1, 회로 출력은 Qn이며, 바로 직전의 회로 출력은 Qn-1이다. 본 예시에서, Y 래치는 하기의 진리표에 따라 동작한다:

출력 Q를 가진 mux는 하기의 진리표에 따라 동작한다:

위의 두 테이블에서 Yn과 Qn은 (Sn, Rn)= 01 및 10에 대해 Sn과 Rn에 동일한 방식으로 의존한다. (Sn, Rn) 상태 00과 11은 01 또는 10과 동일한 (Sn-1, Rn-1)으로부터만 도달될 수 있고, 두 상태 모두에 대해 두 테이블에서 Yn-1 = Qn-1임을 알 수 있다. 동시에, 위의 두 테이블 중 첫 번째 테이블은 (Sn, Rn)=00, Yn = Yn-1이라고 한다. 동일한 입력에 대해, 위의 두 테이블 중 두 번째 테이블은 Qn = Yn을 제공한다. 마지막 3 개의 방정식을 함께 이용하면, (Sn, Rn)= 00에 대해, Qn = Qn-1이 된다. 유사하게 (Sn, Rn)=11에 대해, Qn=Qb,n-1을 유도할 수 있다. 따라서, Y 래치 및 Q 출력을 갖는 mux를 포함하는 전체 SR 래치는 하기의 진리표에 따라 동작한다:

이 표는 다시 한번 상술한 SR 래치의 원하는 동작의 표와 동일하다. 따라서, 이는 원하는 SR 래치 동작의 또 다른 구현을 제공한다. 본 예시에서, 회로는 Y 래치에서만 메모리를 포함한다.

SR 래치(101)의 다른 예시적 구현은 도 4의 회로(400)를 포함한다. 회로(400)는 제1 입력(S)(402), 제2 입력(R)(403), 및 제1 출력(Y)(404)을 갖는 제1 Y 래치(401); 제3 입력(S)(406), 제4 입력(R)(407) 및 제2 출력(X)(408)을 갖고, 제4 입력(407)은 반전된 R 입력인 제2 Y 래치(405); 제5 입력(Y)(402), 제6 입력(S)(412), 제7 입력(R)(414), 제8 입력(X)(408), 및 제3 출력(Q)(415)을 갖는 제3 Q 래치(410)를 포함한다. 제1 Y 래치의 제1 입력(402), 제2 Y 래치의 제3 입력(406) 및 Q 래치의 제6 입력(412)은 세트(S) 신호를 수신하도록 함께 연결된다. 제1 Y 래치의 제2 입력(403), 제2 Y 래치의 제4 입력(407), 및 Q 래치의 제7 입력(414)은 리셋(R) 신호를 수신하도록 함께 연결된다(제2 Y 래치의 407의 제4 입력은 반전된 R 신호를 수신한다). 제1 Y 래치의 제1 출력(Y)(404)은 Q 래치의 제5 입력(Y)에 연결된다. 제2 Y 래치의 제2 출력(X)(408)은 Q 래치의 제8 입력(X)에 연결된다.

회로(400)는 하기의 진리표에 따라 동작하는데, 여기서 제1 신호는 Sn이고, 제1 신호의 바로 직전 버전은 Sn-1이고, 제2 신호는 Rn이고, 제2 신호의 바로 직전 버전은 Rn-1이고, 회로의 출력은 Qn이며 출력의 바로 직전 버전은 Qn-1이다:

이 표는 두 개의 SR 래치 예의 네 줄의 진리표보다 복잡해 보이지만, 마지막 입력 상승 에지가 각각 S 또는 R 상에 있는 경우 출력 Q가 하이이거나 로우이기 때문에, 시간 도메인에서의 실제동작은 간단히 설명될 수 있다. 그것의 동작은 S와 R 파형의 서라운드 상태에 대해서만 이전 2개의 예시적 래치와 다르지만, 상술한 바와 같이 이것은 우리의 원샷 이용의 경우에 대해서는 문제가 되지 않는다. 이 SR 래치의 동작의 상세는 본원에 참조에 의해 통합된 미국 특허 공개 번호 제2013/0260483호에 기술되어있다.

도 2 내지 도 4는 본원에 기술된 예시적인 원샷 회로를 구현하는데 이용될 수 있는 SR 래치 회로의 예를 도시한다. 일부 구현들에서, 본원에 기술된 것과 상이한 SR 래치 회로가 이용될 수 있다.

현대의 CMOS 제조 프로세스는 보정이 필요한 디바이스 불일치로 유도되는 의도하지 않은 펄스 폭 변화로 이어질 수 있다. 본원에 기술된 것과 같은 원샷 회로는 이러한 보정을 제공할 수 있다. 이와 관련하여, 본원에 기술된 예시적인 원샷 회로는 임의의 적절한 기술적인 측면에서 이용될 수 있고, 임의의 분야의 기술에서의 이용으로 한정되지 않는다. 원샷에 대한 예시적 이용은 자동 테스트 장비(ATE)에 있다.

이에 관련하여, 컴포넌트들을 테스트하기 위해, 제조업체는 일반적으로 ATE(또한 "테스터" 또는 "테스트 시스템"이라고도 함)를 이용한다. 예시적인 ATE 동작에서, 테스트 프로그램 세트(TPS)의 명령에 응답하여, ATE는 피시험장치(DUT)에 적용될 입력 신호를 자동으로 생성하고 DUT로부터의 출력 신호를 모니터링한다. ATE는 출력 신호를 예측된 응답과 비교하여 DUT에 결함이 있는지를 판정한다. ATE는 일반적으로 컴퓨터 시스템 및 테스트 기기, 또는 대응하는 기능을 가진 단일한 장치를 포함한다. 일부 경우에, 테스트 기기는 DUT에 전력을 공급한다.

또한, 일반적으로 ATE에 포함되는 인터페이스는 디바이스 인터페이스 보드(DIB)의 일부이거나 아닐 수도 있다. 인터페이스는 ATE와 하나 이상의 DUT 사이에서 신호를 라우팅하도록 구성될 수 있다(예를 들면, 하나 이상의 인터페이스를 포함). 일부 구현에서, 인터페이스는 하나 이상의 ATE와 하나 이상의 DUT 사이에서 신호를 라우팅하도록 구성된다.

도 5를 참조하면, 반도체 디바이스와 같은 피시험장치(DUT)(501)를 테스트하기 위한 ATE 시스템(500)은 테스트 기기(502)를 포함한다. 테스트 기기(502)를 제어하기 위해, 시스템(500)은 유선 연결(504)을 통해 테스트 기기(502)와 인터페이싱하는 테스트 컴퓨터 시스템(503)을 포함한다. 일반적으로, 컴퓨터 시스템(503)은 DUT(501)를 테스트하기 위한 루틴들 및 기능들의 실행을 개시하기 위해 테스트 기기(502)에 명령들을 전송한다. 이러한 테스트 루틴의 실행은 테스트 신호의 생성 및 DUT(501)로의 전송을 개시하고 DUT로부터의 응답을 수집할 수 있다. 다양한 유형의 DUT가 시스템(500)에 의해 테스트될 수 있다. 예를 들면, DUT는 집적 회로(IC) 칩(예를 들면, 메모리 칩, 마이크로프로세서, 아날로그-디지털 변환기, 디지털-아날로그 변환기 등)과 같은 반도체 디바이스일 수 있다.

테스트 신호를 제공하고 DUT로부터 응답을 수집하기 위해, 테스트 기기(502)는 DUT(501)의 내부 회로에 대한 인터페이스를 제공하는 하나 이상의 커넥터 핀에 연결된다. 예시의 목적을 위해, 본 예시에서, 반도체 디바이스 테스트 기기(502)는 유선 연결을 통해 DUT(501)의 하나의 커넥터 핀에 연결된다. 도전체(505)(예를 들면, 케이블)는 핀에 연결되고 DUT(501)의 내부 회로에 테스트 신호(예를 들면, 파라미터 측정 유닛("PMU") 테스트 신호, 핀 전자장치("PE") 테스트 신호 등)를 전달하는데 이용된다. 도전체(505)는 또한 반도체 디바이스 테스트 기기(502)에 의해 제공되는 테스트 신호에 응답하여 신호를 감지한다. 예를 들면, 전압 신호 또는 전류 신호는 테스트 신호에 응답하여 핀에서 감지되고 분석을 위해 도전체(505)를 통해 테스트 기기(502)로 전송될 수 있다. 이러한 단일 포트 테스트는 또한 DUT(501)에 포함된 다른 핀들에서 수행될 수 있다. 예를 들면, 테스트 기기(502)는 테스트 신호들을 다른 핀들에 제공하고 (제공된 신호들을 전달하는)도전체를 통해 반사된 연관된 신호들을 수집할 수 있다. 반사 신호를 수집함으로써, 핀의 입력 임피던스가 다른 단일 포트 테스트 수량과 함께 특징화 될 수 있다. 다른 테스트 시나리오에서, 디지털 신호는 DUT(501) 상에 디지털 값을 저장하기 위해 도전체(505)를 통해 핀으로 전송될 수 있다. 일단 저장되면, DUT(501)는 저장된 디지털 값을 검색하여 도전체(505)를 통해 테스트 기기(502)로 전송한다. 검색된 디지털 값은 적절한 값이 DUT(501)에 저장되었는지를 판정하도록 식별될 수 있다.

하나의 포트 측정을 수행하는 것과 함께, 2 포트 테스트가 또한 반도체 디바이스 테스트 기기(502)에 의해 수행될 수 있다. 예를 들면, 테스트 신호는 도전체(505)를 통해 핀으로 주입될 수 있고 응답 신호는 DUT(501)의 하나 이상의 다른 핀들로부터 수집될 수 있다. 이 응답 신호는 반도체 디바이스 테스트 기기(502)에 제공되어 이득 응답, 위상 응답 및 다른 처리량 측정량과 같은 양을 판정하도록 한다.

또한 도 6을 참조하면, DUT(또는 다수의 DUT)의 다수의 커넥터 핀들로부터의 테스트 신호들을 송신 및 수집하기 위해, 반도체 장치 테스트 기기(502)는 다수의 핀들과 통신할 수 있는 인터페이스 카드(601)를 포함한다. 예를 들면, 인터페이스 카드(601)는 테스트 신호를 예를 들면 32, 64 또는 128 핀들에 전송하고 대응하는 응답들을 수집할 수 있다. 핀에 대한 각각의 통신 링크는 채널로 지칭되며 다수의 채널에 테스트 신호를 제공함으로써 다수의 테스트가 동시에 수행될 수 있기 때문에 테스트 시간이 단축된다. 테스트 기기(502)에 다수의 인터페이스 카드를 포함함으로써, 인터페이스 카드상에 많은 채널을 갖는 것과 함께, 채널의 전체 수가 증가하고, 이에 따라 테스트 시간이 더욱 단축된다. 본 예시에서, 2개의 추가적인 인터페이스 카드(602 및 603)는 다수의 인터페이스 카드가 테스트 기기(502)를 채울 수 있다는 것을 보여주도록 나타낸다.

각각의 인터페이스 카드는 특정 테스트 기능을 수행하기 위한 전용 집적 회로(IC) 칩(예를 들면, 주문형 집적 회로(ASIC))을 포함한다. 예를 들면, 인터페이스 카드(603)는 파라미터 측정 유닛(PMU: parametric measurement unit) 테스트 및 핀 전자장치(PE) 테스트를 수행하기 위한 하나 이상의 IC 칩을 포함한다. 이들 기능을 수행하기 위해, 하나 이상의 IC 칩은 PMU 테스트를 수행하기 위한 회로를 포함하는 PMU 스테이지(606) 및 PE 테스트를 수행하기 위한 회로를 포함하는 PE 스테이지(607)를 포함한다. 또한, 인터페이스 카드(601 및 602)는 각각 PMU 및 PE 회로를 포함하는 하나 이상의 IC 칩을 포함한다.

일반적으로 PMU 테스트는 입력 및 출력 임피던스, 전류 누출 및 기타 유형의 DC 성능 특성과 같은 양을 결정하기 위해 DUT로 DC 전압 또는 전류 신호를 제공하는 것을 포함한다. PE 테스트는 AC 테스트 신호 또는 파형을 DUT(예를 들면, DUT(501))로 전송하고 응답을 수집하여 DUT의 성능을 더 특징 지우는 것을 포함한다. 예를 들면, PE 스테이지는 DUT에 저장하기 위한 바이너리 값의 벡터를 나타내는 AC 테스트 신호를(DUT로) 전송할 수 있다. 일단 이들 바이너리 값들이 저장되면, DUT는 정확한 바이너리 값들이 저장되었는지를 판정하기 위해 테스트 기기(502)에 의해 액세스 될 수 있다. 디지털 신호는 일반적으로 급격한 전압 전이를 포함하기 때문에, PE 스테이지에서의 회로는 PMU 스테이지의 회로와 비교하여 고속으로 동작할 수 있다.

DC 및 AC 테스트 신호 모두를 인터페이스 카드(601)로부터 DUT(501)로 전달하기 위해, 도전성 트레이스(610)는 신호가 인터페이스 보드에 온 및 오프로 통과될 수 있게 하는 인터페이스 보드 커넥터(611)를 연결한다. 인터페이스 보드 커넥터(611)는 또한 신호가 테스트 기기(502)를 통과할 수 있게 하는 도전체(612)에 연결된다. 본 예시에서, 도전체(612)는 테스트 기기(502)와 DUT의 핀(502) 사이의 양방향 신호 통과를 위해 인터페이스 커넥터에 연결된다.

본 예시에서, 테스트 기기(502)는, 다른 것들 중에서도, 다양한 PMU 스테이지들의 동작들을 조정하기 위한 PMU 제어 회로(614); 다른 것들 중에서, 다양한 PE 스테이지의 동작들을 조정하기 위한 PE 제어 회로(615); 및 네트워크 또는 유선 연결을 통해 테스트 컴퓨터 시스템(503)과 통신하는 네트워크 인터페이스(616);를 포함한다. 테스터(501)는 또한, 본 예시에서, 테스트 기기(502)가 DUT(501)에 응답하도록 프로그래밍될 수 있는, 필드 프로그래머블 게이트 어레이("FPGA") 반도체 장치와 같은 프로그램 가능한 하드웨어(617)를 포함한다. 테스트 패턴을 생성하기 위한 하나 이상의 패턴 생성기를 구현하는데 프로그래밍 가능한 하드웨어가 이용될 수 있다. 프로그램 가능한 하드웨어로 또한 구현될 수 있는 타이밍 생성기는 테스트 패턴을 수신하고 테스트 패턴에 기초하여 신호가 DUT로 전송되는 타이밍을 생성하도록 구성된다. 핀 전자장치는 타이밍 생성기로부터 신호를 수신하고 신호를 DUT로 전송한다. 이들 회로 소자는 프로그래밍 가능한 하드웨어로 구현되는 것이 아니라 개별 회로 소자 및/또는 주문형 집적 회로(ASIC)로 전체적으로 또는 부분적으로 구현될 수 있다.

타이밍 생성기는 도 1 내지 도 4에 대해 기술된 유형의 원샷 회로를 포함할 수 있다. 원샷 회로는 상술한 바와 같이 입력 신호 상승 에지에 응답하여 제어된 지속 시간의 출력 펄스를 생성하도록 구성되어 테스트 신호에 대한 적절한 타이밍을 제공할 수 있다.

본 명세서는 "테스트" 및 "테스트 시스템"과 연관된 예시적 구현을 기술하지만, 본원에 기술된 원샷 회로 및 연관된 회로와 방법은 임의의 적절한 시스템에서 이용될 수 있으며, 본원에 기술된 테스트 시스템 또는 예시적 테스트 시스템에 한정되지 않는다.

본원에 기술된 바와 같이 수행된 테스트는 하드웨어 또는 하드웨어 및 소프트웨어의 조합을 이용하여 구현될 수 있다. 예를 들면, 본원에 기술된 것들과 같은 테스트 시스템은 다양한 지점에 위치한 다양한 컨트롤러 및/또는 처리 장치들을 포함할 수 있다. 중앙 컴퓨터는 다양한 컨트롤러 또는 처리 장치들 간의 동작을 조정할 수 있다. 중앙 컴퓨터, 컨트롤러 및 처리 장치는 테스트 및 교정의 제어 및 조정을 수행하기 위해 다양한 소프트웨어 루틴을 실행할 수 있다.

테스트는, 하나 이상의 데이터 처리 장치, 예를 들면, 프로그래밍 가능한 프로세서, 컴퓨터, 다수의 컴퓨터 및/또는 프로그래밍 가능한 논리 컴포넌트에 의해 실행하거나, 또는 이들의 동작을 제어하기 위해, 하나 이상의 컴퓨터 프로그램 제품, 예를 들면 하나 이상의 비 일시적 기계 판독 가능 매체와 같은 하나 이상의 정보 매체로 유형으로 구현된 하나 이상의 컴퓨터 프로그램을 이용하여 적어도 부분적으로 제어될 수 있다.

컴퓨터 프로그램은 컴파일 언어 또는 인터프리트 언어를 포함하는 임의의 형태의 프로그래밍 언어로 작성될 수 있고, 그것은 독립 실행형 프로그램이나 모듈, 컴포넌트, 서브 루틴 또는 컴퓨팅 환경에서 이용하기에 적합한 기타 유닛으로서 포함하는 임의의 형태로 전개될 수 있다. 하나의 컴퓨터 또는 하나의 위치의 여러 대의 컴퓨터 또는 여러 위치에서 분산되어 네트워크로 상호 연결되는 여러 대의 컴퓨터 상에서 실행되도록 컴퓨터 프로그램을 배포할 수 있다.

테스트 및 교정의 전부 또는 일부를 구현하는 것과 연관된 동작은 본원에서 기술된 기능을 수행하기 위해 하나 이상의 컴퓨터 프로그램을 실행하는 하나 이상의 프로그래밍 가능한 프로세서에 의해 수행될 수 있다. 테스트 및 교정의 전부 또는 일부는 예를 들면 FPGA(필드 프로그래머블 게이트 어레이) 및/또는 ASIC(주문형 집적 회로)과 같은 전용 논리 회로를 이용하여 구현될 수 있다.

컴퓨터 프로그램의 실행에 적합한 프로세서는 예를 들면 범용 및 전용 마이크로프로세서 및 임의의 종류의 디지털 컴퓨터의 임의의 하나 이상의 프로세서를 포함한다. 일반적으로, 프로세서는 판독 전용 저장 영역 또는 랜덤 액세스 저장 영역 또는 둘 모두로부터 명령 및 데이터를 수신할 것이다. 컴퓨터(서버를 포함)의 엘리먼트는 명령을 실행하기 위한 하나 이상의 프로세서 및 명령 및 데이터를 저장하기 위한 하나 이상의 저장 영역 장치를 포함한다. 일반적으로, 컴퓨터는 데이터를 저장하기 위한 대량 PCB와 같은 하나 이상의 기계 판독 가능 저장 매체, 예를 들면 자기, 광 자기 디스크, 또는 광학 디스크를 포함하거나, 또는 그로부터 데이터를 수신하거나 또는 그로 송신하거나, 또는 송수신하도록 동작가능하게 결합될 것이다. 컴퓨터 프로그램 명령 및 데이터를 구현하기에 적합한 기계 판독 가능 저장 매체는 예를 들면 EPROM, EEPROM 및 플래시 저장 영역 장치와 같은 반도체 저장 영역 장치; 내장 하드 디스크 또는 착탈가능한 디스크와 같은 자기 디스크; 광 자기 디스크; 및 CD-ROM 및 DVD-ROM 디스크를 포함하는 모든 형태의 비 휘발성 저장 영역을 포함한다.

본원에 이용된 모든 "전기적 연결"은 직접적인 물리적 연결 또는 중간에 있는 컴포넌트를 포함하지만 연결되어있는 컴포넌트 간에 전기 신호(무선 신호 포함)가 흐를 수 있는 연결을 의미할 수 있다. 달리 언급되지 않는 한 본원에 언급된 전기 회로를 포함하는 모든 "연결"은 전기적 연결이고 "전기적"이라는 단어가 "연결"을 수정하는 데에 이용되는지에 관계없이 반드시 직접적인 물리적 연결일 필요는 없다.

본원에 기술된 상이한 구현들의 엘리먼트들은 상기에 구체적으로 기술되지 않은 다른 실시예들을 형성하기 위해 조합될 수 있다. 엘리먼트들은 그들의 동작에 악영향을 미치지 않고 본원에 기술된 구조들로부터 생략될 수 있다. 또한, 본원에 기술된 기능을 수행하기 위해 다양한 개별 엘리먼트들이 하나 이상의 개별 엘리먼트들로 조합될 수 있다.

Claims

입력 신호 상승 에지에 응답하여 제어된 지속 기간의 출력 펄스를 생성하는 세트-리셋(SR) 래치로서, 제1 회로 입력 및 제2 회로 입력을 구비하는 상기 SR 래치를 포함하는 회로;
상기 제1 회로 입력에 신호를 제공하는 회로 경로; 및
상기 회로 경로 및 상기 제2 회로 입력에 연결되는 지연 소자;
를 포함하는 것을 특징으로 하는 원샷 회로.
제1 항에 있어서, 상기 제1 회로 입력은 세트(S) 입력이고, 상기 제2 회로 입력은 리셋(R) 입력이고, 상기 원샷 회로는 양의 출력 펄스를 산출하도록 구성되는 것을 특징으로 하는 원샷 회로.
제1 항에 있어서, 상기 제1 회로 입력은 리셋(R) 입력이고, 상기 제2 회로 입력은 세트(S) 입력이며, 상기 원샷 회로는 음의 출력 펄스를 산출하도록 구성되는 것을 특징으로 하는 원샷 회로.
제1 항에 있어서, 상기 지연 소자는 조정 가능한 지연을 생성하도록 조정 가능한 것을 특징으로 하는 원샷 회로.
제1 항에 있어서, 상기 지연 소자는 직렬로 된 하나 이상의 비 반전 지연 버퍼를 포함하는 것을 특징으로 하는 원샷 회로.
제1 항에 있어서, 상기 지연 소자는 직렬로 된 짝수 개의 인버터를 포함하는 것을 특징으로 하는 원샷 회로.
제1 항에 있어서, 상기 지연 소자는 하나 이상의 비 반전 지연 버퍼와 짝수 개의 인버터의 직렬 결합을 포함하는 것을 특징으로 하는 원샷 회로.
제1 항에 있어서, 상기 제1 회로 입력은 세트(S) 입력 Sn이고, 상기 제2 회로 입력은 리셋(R) 입력 Rn이고, 상기 원샷 회로는 양의 출력 펄스(Q) Qn을 산출하도록 구성되고, Qn은 SR 래치의 출력이고, Qn-1은 Qn의 최근 상태이고, Qb,n-1은 Qn의 최근 상태의 역이고; 및
상기 SR 래치는 하기의 진리표:

에 따라 동작하는 것을 특징으로 하는 원샷 회로.
제8 항에 있어서, 상기 SR 래치는:
제1 입력, 제2 입력, 선택 입력 및 회로 출력을 구비하는 멀티플렉서로서, 상기 선택 입력의 값은 상기 회로 출력이 상기 제1 입력인지 또는 상기 제2 입력인지 여부를 판정하는 상기 멀티플렉서; 및
제3 입력, 제4 입력, 및 중간 출력을 구비하는 래치로서, 상기 제1 입력 및 상기 제3 입력은 동일한 제1 신호를 수신하도록 구성되고, 상기 제2 입력은 제2 신호를 수신하도록 구성되고, 상기 제4 입력은 상기 제2 신호의 반전된 버전을 수신하도록 구성되고, 상기 중간 출력은 상기 선택 입력에 연결되는 상기 래치;
를 포함하고,
상기 제3 입력은 상기 세트(S) SR 래치 입력이고 상기 제4 입력은 상기 리셋(R) SR 래치 입력인 것을 특징으로 하는 원샷 회로.
제9 항에 있어서, 상기 중간 출력은 Yn이고, Yn-1은 Yn의 최근 상태이고; 및
상기 중간 출력을 제공하는 상기 래치는 하기의 진리표:

에 따라 동작하는 것을 특징으로 하는 원샷 회로.
제8 항에 있어서, 상기 SR 래치는:
제1 입력, 제2 입력, 제3 입력 및 회로 출력을 구비하는 래치; 및
제4 입력, 제5 입력, 및 중간 출력을 구비하는 래치로서, 상기 제1 입력 및 상기 제4 입력은 동일한 제1 신호를 수신하도록 구성되고, 상기 제2 입력 및 상기 제5 입력은 동일한 제2 신호를 수신하도록 구성되고, 상기 중간 출력은 상기 제3 입력에 연결되는 상기 래치;
를 포함하고,
상기 제1 입력은 세트(S) SR 래치 입력이고 상기 제2 입력은 리셋(R) SR 래치 입력인 것을 특징으로 하는 원샷 회로.
제11 항에 있어서, 상기 중간 출력은 Yn이고, Yb,n은 Yn의 역이고,
상기 회로 출력을 제공하는 상기 래치는 하기의 진리표:

에 따라 동작하고,
상기 중간 출력을 제공하는 상기 래치는 하기의 진리표:

에 따라 동작하는 것을 특징으로 하는 원샷 회로.
제1 항에 있어서, 상기 회로는:
제1 입력, 제2 입력, 및 제1 출력을 구비하는 제1 래치;
제3 입력, 제4 입력, 및 제2 출력을 구비하고 상기 제4 입력은 반전 입력인 제2 래치; 및
제5 입력, 제6 입력, 제7 입력, 제8 입력 및 제3 출력을 구비하는 제3 래치;
를 포함하고,
상기 제1 입력, 상기 제3 입력 및 상기 제6 입력은 함께 연결되어 상기 제1 회로 입력을 구비하는 제1 신호를 수신하고;
상기 제2 입력, 상기 제4 입력 및 상기 제7 입력은 함께 연결되어 상기 제2 회로 입력을 구비하는 제2 신호를 수신하고;
상기 제1 출력은 상기 제5 입력에 연결되고;
상기 제2 출력은 상기 제8 입력에 연결되는 것을 특징으로 하는 원샷 회로.
제13 항에 있어서, 상기 제1 신호는 Sn이고, 상기 제1 신호의 바로 직전 버전은 Sn-1이고, 상기 제2 신호는 Rn이고, 상기 제2 신호의 바로 직전 버전은 Rn-1이고, 상기 제3 출력은 Qn이고, 상기 제3 출력의 바로 직전 버전은 Qn-1이고;
상기 SR 래치는 하기의 진리표:

에 따라 동작하는 것을 특징으로 하는 원샷 회로.
자동 테스트 장비(ATE)로서,
피시험장치(DUT)로 전송하는 테스트 패턴을 생성하는 패턴 생성기;
상기 테스트 패턴을 수신하고, 상기 테스트 패턴에 기초하여 신호가 상기 DUT로 전송되는 타이밍을 생성하는 타이밍 생성기; 및
상기 신호를 수신하고 상기 신호를 상기 DUT로 전송하는 핀 전자장치;
를 포함하고,
상기 타이밍 생성기는 입력 신호 상승 에지에 응답하여 제어된 지속 기간의 출력 펄스를 산출하는 원샷 회로를 구비하고,
상기 원샷 회로는:
세트-리셋(SR) 래치를 구비하고, 제1 회로 입력 및 제2 회로 입력을 포함하는 회로;
상기 제1 회로 입력에 신호를 제공하는 회로 경로; 및
상기 회로 경로 및 상기 제2 회로 입력에 연결되는 지연 소자;
를 포함하는 것을 특징으로 하는 자동 테스트 장비.
제15 항에 있어서, 상기 SR 래치는:
제1 입력, 제2 입력, 선택 입력 및 회로 출력을 구비하는 멀티플렉서로서, 상기 선택 입력의 값은 상기 회로 출력이 상기 제1 입력인지 또는 상기 제2 입력인지 여부를 판정하는 상기 멀티플렉서; 및
제3 입력, 제4 입력, 및 중간 출력을 구비하는 래치로서, 상기 제1 입력 및 상기 제3 입력은 동일한 제1 신호를 수신하도록 구성되고, 상기 제2 입력은 제2 신호를 수신하도록 구성되고, 상기 제4 입력은 상기 제2 신호들의 반전된 버전을 수신하도록 구성되고, 상기 중간 출력은 상기 선택 입력에 연결되는 상기 래치;
를 포함하고,
상기 제3 입력은 상기 제1 회로 입력이고, 상기 제4 입력은 상기 제2 회로 입력인 것을 특징으로 하는 자동 테스트 장비.
제15 항에 있어서, 상기 SR 래치는:
제1 입력, 제2 입력, 및 제1 출력을 구비하는 제1 래치;
제3 입력, 제4 입력, 및 제2 출력을 구비하는 제2 래치로서, 상기 제4 입력은 반전 입력인 상기 제2 래치; 및
제5 입력, 제6 입력, 제7 입력, 제8 입력 및 제3 출력을 구비하는 제3 래치;
를 포함하고,
상기 제1 입력, 상기 제3 입력, 및 상기 제6 입력은 함께 연결되어 상기 제1 회로 입력을 구비하는 제1 신호를 수신하고;
상기 제2 입력, 상기 제4 입력 및 상기 제7 입력은 함께 연결되어 상기 제2 회로 입력을 구비하는 제2 신호를 수신하고;
상기 제1 출력은 상기 제5 입력에 연결되고;
상기 제2 출력은 상기 제8 입력에 연결되는 것을 특징으로 하는 자동 테스트 장비.
제15 항에 있어서, 상기 SR 래치는:
제1 입력, 제2 입력, 제3 입력 및 회로 출력을 구비하는 래치로서, 적어도 하나의 경우에, 상기 제3 입력의 값은 상기 회로 출력이 상기 제1 입력인지 상기 제2 입력인지 여부를 판정하는 상기 래치; 및
제4 입력, 제5 입력, 및 중간 출력을 구비하는 래치로서, 상기 제1 입력 및 상기 제4 입력은 동일한 제1 신호를 수신하도록 구성되고, 상기 제2 입력 및 상기 제5 입력은 동일한 제2 신호를 수신하도록 구성되고, 및 상기 중간 출력은 상기 제3 입력에 연결되는 상기 래치;
를 포함하고,
상기 제4 입력은 상기 제1 회로 입력을 구비하고 상기 제5 입력은 상기 제2 회로 입력을 구비하는 것을 특징으로 하는 자동 테스트 장비.