JP7273790B2 - 回路パスのために実行される方法、回路構成、及び自動試験装置 - Google Patents

Description

本明細書は一般に回路パス内のタイミングスキューの低減に関する。

ある文脈において、スキューとは、ある信号の予想タイミングとその信号の実際のタイミングとの差を指す。立ち上がりエッジスキューは、信号の立ち上がりエッジの遅延から生じる信号パルスの歪みであり、立ち下がりエッジスキューは、信号の立ち下がりエッジの遅延から生じる信号パルスの歪みであり、立ち上がり／立ち下がりスキュー（ＲＦＳ）は、信号の立ち上がりエッジと信号の立ち下がりエッジの両方における遅延から生じる信号パルスの歪みである。

回路パスのために実行される例示的方法は、回路パス内で信号を受信するステップと、回路パス内の信号の状態を回路パス内で直列に電気的に接続された回路により生成されるスキューに基づいて制御するステップと、を含む。状態は、回路パス内の異なる回路により生成されるスキューが少なくとも部分的に取り消されるように、回路パス内で信号を反転させるか反転させないことによって制御される。この例示的方法は、以下のうちの１つ又は複数を単独で、又は組み合わせて含み得る。

回路パス内の回路は、回路パス内で直列に電気的に接続されたＮ（Ｎ≧２）個の回路を含み得、Ｎ個の回路の各々はＮ番目の信号を、Ｎ番目の信号の状態に基づいて第１の方向又は第２の方向へと歪める。信号の状態を制御するステップは、Ｎ個の回路のうち１つ又は複数について、Ｎ番目の信号の状態を制御するステップを含み得る。Ｎ個の回路のうちの１つ又は複数は、調整可能な遅延を有し得る。信号の状態を制御するステップは、調整可能な遅延の設定に基づいて、Ｎ個の回路のうちの１つ又は複数を制御するステップを含み得る。

回路パスは、第１の信号を第１の信号の状態に基づいて第１の方向又は第２の方向に歪める第１の回路と、第２の信号を第２の信号の状態に基づいて第１の方向又は第２の方向に歪める第２の回路と、を含み、第１の回路と第２の回路は回路パス内で直列に電気的に接続される。状態を制御するステップは、第１の回路に第１の信号を第１の方向に歪めさせるステップ及び第２の回路に第２の信号を第２の方向に歪めさせるステップ又は、第１の回路に第１の信号を第２の方向に歪めさせるステップ及び第２の回路に第２の信号を第１の方向に歪めさせるステップを含み得る。第１の信号と第２の信号は、回路パスを通る信号の成分を含み得る。第１の信号を第１の方向に、及び第２の信号を第２の方向に歪めることによって、回路パスを通る信号のスキューを減少させ得、又は第１の信号を第２の方向に、及び第２の信号を第１の方向に歪めることによって、回路パスを通る信号のスキューを減少させ得る。

回路パスは、回路パス内のスキューを、第１の信号の状態、第２の信号の状態、及び第２の回路の出力後の状態のうちの１つ又は複数を制御することによって制御する制御回路構成を含み得る。例示的方法は、制御回路構成への１つ又は複数の入力を制御して、第１の回路に第１の信号を第１の方向に歪めさせ、第２の回路に第２の信号を第２の方向に歪めさせるステップ、又は第１の回路に第１の信号を第２の方向に歪めさせ、第２の回路に第２の信号を第１の方向に歪めさせるステップ、のうちの一方を実行するステップを含み得る。

回路パス内の信号を反転させるか、反転させないことは、対応するインバータ回路構成と組み合わせられた１つ又は複数のマルチプレクサを使って実行され得る。回路パス内の信号を反転させるか、反転させないことは、回路パス内で使用される差動信号のワイヤパスを切り替えることによって実行され得る。

例示的方法は、回路により生成されるスキューに関する情報を記憶するステップであって、情報は回路の各々の中で提供されるスキュー量に関するようなステップと、この情報を使って回路内の信号の状態を制御するステップと、を含み得る。回路パスは、自動試験装置の一部であり得、回路パスは自動試験装置のピンエレクトロニクスと、被試験装置が接続される装置インタフェースボードとの間にある。状態は、立ち上がり及び立ち下がり信号エッジスキューを独立して移動させるために制御され得る。

例示的回路パスは、第１の信号を第１の信号の状態に基づいて第１の方向又は第２の方向に歪める第１の回路と、第２の信号を第２の信号の状態に基づいて第１の方向又は第２の方向に歪める第２の回路と、を含み、第１の回路と第２の回路は回路パス内で直列に電気的に接続され、また、回路パス内のスキューを、第１の信号の状態、第２の信号の状態、及び第２の回路の出力後の状態のうちの１つ又は複数を制御することによって制御する制御回路構成を含む。例示的な回路パスは、以下のうちの１つ又は複数を単独で、又は組み合わせて含み得る。

第１及び第２の回路は、回路パス内の直列のＮ（Ｎ≧２）個の回路の中にあり得、Ｎ個の回路の各々はＮ番目の信号を、Ｎ番目の信号の状態に基づいて第１の方向又は第２の方向に歪める。制御回路構成は、回路パス内のスキューを、Ｎ個の回路のうちの２つ又はそれ以上について、Ｎ番目の信号の状態を制御することによって制御するように構成され得る。回路パス内のスキューの制御は、回路パス内のスキューの量を非ゼロ値まで低減させることを含み得る。例示的回路パスは、スキューの量を非ゼロ値から低減させる追加の回路構成を含み得る。例示的回路パスは、Ｎ個の回路の中から選択し、Ｎ個の回路の中の選択されたものに対応する信号の状態を制御するように構成され得る。

例示的回路パスは、回路パス内で第１の回路に先行し、それに電気的に接続される第１の制御可能インバータであって、第１の信号の状態を生成する第１の制御可能インバータと、回路パス内で第１の回路と第２の回路との間にあり、それらの両方に電気的に接続される第２の制御可能インバータであって、第２の信号の状態を生成する第２の制御可能インバータと、回路パス内で第２の回路の後方にあり、それに電気的に接続される第３の制御可能インバータであって、第２の回路の出力後の状態を生成する第３の制御可能インバータと、を含み得る。第１の制御可能インバータは、第１の信号を反転させるか、又は第１の信号を反転させないように制御可能であり得、第１の信号の状態は反転されるか、反転されない。第２の制御可能インバータは、第２の信号を反転させるか、第２の信号を反転させないように制御可能であり得、第２の信号の状態は反転されるか、反転されない。第３の制御可能インバータは、第２の回路の出力を反転させるか、出力を反転させないように制御可能であり得、出力の状態は反転されるか、反転されない。第１の制御可能インバータは、インバータと組み合わされたマルチプレクサを含み得、第２の制御可能インバータは、インバータと組み合わされたマルチプレクサを含み得、第３の制御可能インバータは、インバータと組み合わされたマルチプレクサを含み得る。

制御回路構成は、第１の信号の状態、第２の信号の状態、及び第２の回路の出力後の状態のうちの全部ではなく２つを制御するように構成され得る。回路パス内で生成される全体的スキューは、第１の回路により生成される第１のスキューと第２の回路により生成される第２のスキューの合計を含み得る。制御回路構成は、第１の信号の状態、第２の信号の状態、及び第２の回路の出力後の状態のうちの１つ又は複数を制御して、第１の回路及び第２の回路に起因する回路パス内のスキューを打ち消すように構成され得る。

例示的回路ペイは、第１の回路により生成された第１の方向と第２の方向の両方へのスキューに関する第１の情報と第１の回路により生成された第１及び第２の方向の両方へのスキューに関する第２の情報を記憶するメモリを含み得る。第１の情報又は第２の情報の少なくとも一方は、第１の信号の状態、第２の信号の状態、又は第２の回路の出力後の状態のうちの少なくとも１つを設定するために使用される。

例示的回路ペイは、第１の回路に先行する第１の素子と、第１の回路と第２の回路との間の第２の素子と、第２の回路の後方の第３の素子と、を含み得る。第１の素子又は第２の素子の少なくとも一方は、回路パス内の信号を反転させるように構成され、第２の素子又は第３の素子の少なくとも一方は、回路パス内の信号を反転させるように構成される。

例示的回路ペイは、調整可能な遅延ラインを含み得る。制御回路構成は、回路パス内のスキューを、調整可能遅延ラインに関連する遅延に関する記憶された情報にも基づいて制御するように構成され得る。

制御回路構成は、回路パス内のスキューを、第１の信号を反転させるか、反転させないことにより第１の回路に起因するスキューを少なくとも部分的に打ち消すことによって制御するように構成され得る。制御回路構成は、回路パス内のスキューを、第２の信号を反転させ、又は反転させないことにより第２の回路に起因するスキューを少なくとも部分的に打ち消すことによって制御するように構成され得る。

例示的回路パスは、第１の信号の状態、第２の信号の状態、及び第２の回路の出力後の状態のうちの１つ又は複数に対する制御を通じた場合より精密なスキュー低減を生じさせる回路構成を含む。

例示的方法により、及び例示的回路パス内で制御される状態は、信号の極性であり得る。

例示的自動試験装置（ＡＴＥ：ａｕｔｏｍａｔｉｃ ｔｅｓｔ ｅｑｕｉｐｍｅｎｔ）は、第１の信号を第１の信号の状態に基づいて第１の方向又は第２の方向に歪める第１の回路と、第２の信号を第２の信号の状態に基づいて第１の方向又は第２の方向に歪める第２の回路と、を含み、第１回路と第２の回路は回路パス内で直列に電気的に接続され、また、回路パス内のスキューを、第１の信号の状態、第２の信号の状態、及び第２の回路の出力後の状態のうちの１つ又は複数を制御することによって制御する制御回路構成を含む。例示的ＡＴＥはまた、被試験装置が接続される装置インタフェースボードも含み、回路パスは装置インタフェースボードとの信号の送受信を行う。

本明細書において具体的に述べられない実施形態を形成するために、この概要章内を含む本明細書で述べる特徴のうちの任意の２つ以上が組み合わせられ得る。

本明細書で述べるシステム、技術及びプロセス、又はその一部は、１つ又は複数の非一時的機械可読記憶媒体上に格納される命令であって本明細書で述べる動作を制御（例えば、調整）するために１つ又は複数の処理装置上で実行可能である命令を含むコンピュータプログラム製品として実現され得る、又は上記コンピュータプログラム製品により制御され得る。本明細書で述べるシステム、技術及びプロセス、又はその一部は、１つ又は複数の処理装置と、様々な動作を実施するための実行可能命令を格納するメモリとを含み得る装置、方法又は電子システムとして実現され得る。

一つ又は複数の実施態様の詳細について、添附図面と以下の明細書において述べる。他の機能、対象及び利点は、本明細書と添付図面と特許請求の範囲から明白になる。

極性スイッチを含まない例示的回路パス－このケースでは遅延ライン－のブロック図である。 ＲＦＳ遅延を制御するための極性スイッチを含む例示的回路パス－この場合、遅延ライン－のブロック図である。 ＲＦＳ低減のために制御可能な回路パスを含み得る自動試験装置（ＡＴＥ）のブロック図である。

異なる図面内の同様な参照符号は同様な要素を示す。

本明細書で述べるのは、直列に電気的に接続された回路を含む回路パス内のスキューを低減する例示的技術である。例示的技術は、回路パス内の信号の状態を、回路により生成されるスキューに基づいて制御することを含む。これに関する「状態」の例は信号の極性である。状態は、回路パス内の信号を反転させ、又は反転させないことにより、回路パス内の異なる回路により生成されるスキューが少なくとも部分的に取り消されるようにすることによって制御され得る。例えば、回路パスは、第１の信号を第１の信号の状態に基づいて第１の方向又は第２の方向に歪める第１の回路と、第２の信号を第２の信号の状態に基づいて第１の方向又は第２の方向に歪める第２の回路と、回路パス内のスキューを、第１の信号の状態、第２の信号の状態、及び第２の回路の出力後の状態のうちの１つ又は複数を制御することによって制御する制御回路構成と、を含み得る。例えば、状態は、回路パス内の回路により生成される負又は正のスキューが少なくとも部分的に取り消され（例えば、あるケースには完全ではなく取り消され、あるケースには完全に取り消され）、それによって回路パスの全体的なスキュー（例えば、スキューの絶対値）を低減させるように制御され得る。第１及び第２の回路は、回路パス内の直列のＮ（Ｎ≧２）個の回路の中にあり得、Ｎ個の回路の各々は、Ｎ番目の信号をＮ番目の信号の状態に基づいて第１の方向又は第２の方向に歪める。制御回路構成は、本明細書に記載のようにスキューを低減するために、Ｎ個の回路のうちの２つ又はそれ以上についてＮ番目の信号の状態を制御することによって回路パス内のスキューを制御するように構成され得る。

いくつかの実施形態において、回路パスは自動試験装置（ＡＴＥ）の一部である。例えば、回路パスは、ＡＴＥのピンエレクトロニクスと、被試験装置（ＤＵＴ：ｄｅｖｉｃｅ ｕｎｄｅｒ ｔｅｓｔ）が接続される装置インタフェースボード（ＤＩＢ：ｄｅｖｉｃｅ ｉｎｔｅｒｆａｃｅ ｂｏａｒｄ）との間にあってよい。しかしながら、本明細書に記載の技術とプロセスは、この種の回路パスに限定されず、試験に関するものに限定されない。むしろ、技術とプロセスは何れの適当なスキュー制御に関しても使用され得る。

この点で、例示的回路パスにおいて、信号は直列の回路を通って送られる。これらの回路の例にはバッファステージが含まれるが、何れの適当な回路も使用され得る。このような直列回路の場合に発生する信号劣化には、入力信号の立ち上がり及び立ち下がりエッジが異なるパス遅延を有することに起因する立ち上がり／立ち下がりスキュー（ＲＦＳなどのデューティサイクル歪曲が含まれる。平均ＲＦＳはある程度まで対応可能であるが、ある例示的な集積回路では、個々の回路パスが加工のばらつきによるダイ上のミスマッチから独自のＲＦＳを示す。これは、複数の回路パスを通じた統計量であり、各回路パスが満たさなければならない実際のパフォーマンスに対する歩留まりがあることを示唆する。回路パス内では（正及び負のパルスのどちらについても）パルス幅は常に最小より大きいことが望ましいため、ＲＦＳは設計マージンを低下させ得る。例えば、信号のパルス幅が最小幅を下回ると、パルスは回路パス、ＤＵＴ、又ＡＴＥの中で検出不能となり得る。

図１は、例示的回路パス５－この場合、遅延ライン－を示し、これは２つの回路「０」６と「１」７として概念的に表されている。図１には２つの回路しか示されていないが、回路パス５は回路６の入力及び／又は回路７の出力に接続された追加の回路（図示せず）を含み得る。この点で、本明細書で述べる技術とプロセスは、何れの適当な数の回路を使って実装されてもよい。回路は、例えば単純な送信ラインからバッファ、さらに、より複雑な論理回路構成まで、何れの適当な回路構成も含み得る。

回路６は、ＲＦ０のＲＦＳを有し、回路７はＲＦ１のＲＦＳを有する。この点で、ＲＦＳは相加量であり、すなわち、回路６及び７を含むパッチの全体的なＲＦＳはＲＦ０プラスＲＦ１である。換言すれば、立ち上がりエッジ遅延と立ち下がりエッジ遅延は、図１に示されるもののような直列配置の回路の場合、累積的である。

図２は、図１に示される種類の例示的回路パスを示し、これは３つの制御可能信号インバータも含み、これらはすなわち、回路パスの入力１１に１つ、回路パスの中央１２に１つ、及び回路パスの端１３に１つである。図２の例では、各制御可能信号インバータは、各マルチプレクサ１５（ｉ＿ｐｏｌ［０］）、１６（ｉ＿ｐｏｌ［１］）、及び１７（ｉ＿ｐｏｌ［２］）と、各マルチプレクサの入力にある反転回路と、を含む。各反転回路は、何れの適当な反転技術でも実装され得る。反転回路は、１５ａ、１６ａ、及び１７ａとして示され、それぞれ１５、１６、及び１７で示される対応するマルチプレクサとの関連を示している。各マルチプレクサは、回路パス１０に沿った出力のために、原入力信号又はその反転バージョンの何れかを選択するように制御される。いくつかの実施形態において、図２に示されるものとは異なる数の回路及び異なる数のインバータがあり得る。

図２の例では、回路の入力における、例えば回路７の入力における信号が反転されていると、その信号はその回路の出力で再び反転され、回路パス１０は、その信号に正味の反転をもたらさない。しかしながら、この反転の結果として、この回路パスに対する回路７のＲＦＳへの寄与の符号が変わる。すなわち、回路７は、ＲＦ１に寄与するのではなく、－ＲＦ１に寄与する。これは、立ち上がり及び立ち下がりエッジにより生成されるＲＦＳが異なる極性を有し、多くの場合、異なる絶対値を有するからである。そのため、この例では、回路パスの全体的ＲＦＳはＲＦ０マイナスＲＦ１（すなわち、ＲＦ０プラス－ＲＦ１）と等しい。したがって、ＲＦ０とＲＦ１の累積効果の結果、回路パス上の全体的なスキューは低減される。例えば、ＲＦ１はＲＦ０を少なくとも部分的に取り消し得、あるケースでは、ＲＦ１はＲＦ０を過補償し得る。何れのケースも、絶対的な全体的スキューが低減される。

本明細書で述べるのは、回路パス上の反転設定を、その回路パスの全体的（例えば絶対的）ＲＦＳを低減させるように構成する技術とプロセスである。例えば、図２の例において、マルチプレクサ１５は、回路６に第１の信号２０を第１の方向に歪めさせる（例えば、信号２０を反転させないことによる）ように動作し得、マルチプレクサ１６は、回路７に第２の信号２１（これは、この例では信号２０の伝搬バージョン）を、第１の信号が歪められたのと反対の方向に歪めさせる（例えば、信号２１の反転による）ように動作し得る。例えば、第１の信号は正のＲＦＳを有し得、第２の信号は負のＲＦＳを有し得る。ＲＦＳは直列回路では累積的であるため、その結果としての第１及び第２の信号におけるＲＦＳは少なくとも部分的に取り消され、それによって回路パス１０内の全体的ＲＦＳは低減する。

マルチプレクサは、独立して制御され得る。例えば、マルチプレクサの動作を相互に調整する必要はない。その結果、本明細書で述べる技術とプロセスは、スキューを取り消すためだけでなく、回路パス内のスキューを制御するためにも使用され得る。例えば、この技術は、回路パスに正又は負のＲＦＳを付加することにより、例えば信号パルス幅を制御して所望の目的を達成するために使用され得る。いくつかの実施形態において、コンピューティングシステム（例えば、テストコンピュータ）、１つ又は複数のマイクロプロセッサ、１つ又は複数のコントローラ、又はプログラマブルロジックがマルチプレクサの動作を制御し得る。

上述の例において、インバータのＲＦＳへの寄与は考慮されていない。前述のように、図２の例示的実施形態では、各制御可能信号インバータ（これは、本明細書内では極性スイッチ又は極性切替回路とも呼ばれる）は２：１マルチプレクサを含み得る。この例では、２：１マルチプレクサは、それぞれ信号とその反転型を受信する２つの入力を含む。各マルチプレクサ１５、１６、及び１７は、回路パス１０内の全体的スキューを低減させるための適当な信号反転を行うように制御され得る。しかしながら、いくつかのケースでは、２つの極性スイッチ（例えば、マルチプレクサ）の入力間にＲＦＳの差があり得る。すなわち、反転されていない入力を通過させることにより生成されるＲＦＳは、反転された入力を通過させることにより生成されるＲＦＳとは異なり得る。

シングルエンド回路パスでは、極性スイッチの２つの入力間のＲＦＳ差は以下のように対応され得る。いくつかの実施形態では、極性スイッチ間の回路が比較的多くのステージ、例えば１０又はそれ以上の程度のステージを含むかぎり、極性スイッチにより導入される未知のＲＦＳは、低減対象の全体的回路パスＲＦＳに関して小さいであろう。したがって、全体的回路パスＲＦＳに関するその大きさから、極性スイッチにより導入されるＲＦＳの全体的ＲＦＳに対する影響はほとんどないか、又は少なくとも無視できる程度であり得る。

差動回路を利用する回路パスの場合、反転動作を利用する必要がない。この種の実施形態では、反転（各マルチプレクサの「１」の入力）は、単純に正と負の極性ワイヤの役割を切り替えるだけで実装できる。したがって、いくつかの実施形態では、回路パス内の信号を反転させること、又は反転させないことは、回路パス内で使用される差動信号のワイヤパスを切り替えることにより実行される。差動のケースでは、図２の信号ラインは例えば２つの実際のワイヤを表し、一方は信号の正電圧用、もう一方は負電圧用である（すると、信号は定義上、これら２つの電圧の差である）ことに留意されたい。これは、遅延誤差及び、したがって追加のＲＦＳを導入しないかもしれない。差動のケースでも、異なる内部部品間にマルチプレクサ内部パスの違いがあり得る。いくつかの実施形態では、この寄与はゼロではないかもしれないが、各回路のＲＦＳに関して限定され得る（図２のＲＦ０及びＲＦ１）。したがって、全体的回路パスＲＦＳに関するその大きさから、マルチプレクサ内部パスの違いの結果として導入されるＲＦＳの全体的ＲＦＳに対する影響はほとんどないか、又は少なくとも無視できる程度であり得る。

図２は、回路パス内のＲＦＳを低減するための反転を行うのに必要であり得る数より多くのスイッチを示している。より具体的には、下の表１に関して、３つの制御可能マルチプレクサ（ｉ＿ｐｏｌ［０］）１５、（ｉ＿ｐｏｌ［１］）１６、及び（ｉ＿ｐｏｌ［２］）１７は合計８つの状態を生じさせ、表１にはそのうちの４つのみが示されている。これらの状態の４つは、正味の信号反転をもたらさない。すなわち、回路パスの出力で非反転信号を生成するためには、下の表１に示されるように、スイッチのうちの何れも動作しないか、３つのスイッチのうちの２つが信号を反転するように動作する。これらの非反転設定の２つ、すなわち［０１１］と［１１０］の結果として、本明細書で述べるように、回路パス内のＲＦＳは少なくとも部分的に取り消される。奇数のマルチプレクサ（ｉ＿ｐｏｌ［０］）１５．（ｉ＿ｐｏｌ［１］）１６、及び（ｉ＿ｐｏｌ［２］）１７が同時に動作すると、結果として得られる回路上の出力信号は反転される。それゆえ、下の表１に示されていない４つの状態は信号全体を反転させ、したがって、いくつかの実施形態では使用されないであろう。

すべてのスイッチが使用されるわけではないとしても、回路パス１０のような回路パスの前方２４又は後方２５の何れかに余分なスイッチを含めることにはいくつかの利点があり得る。例えば、いくつかの例では、回路パスの中で負パルス幅より小さい正パルス幅を保持するほうが重要であり得、これは例えば、パス入力がより大きい負パルスにより分離される狭い正パルスの連続を有しているケースである。このケースでは、回路パスを調整して全体として幾分正のＲＦＳを得ることにより、例えば入力される正パルスを故意に引き延ばすこと（及び負パルスを小さくすること）が望ましいかもしれない。これは、どの信号が反転されるか、したがってどの回路が正又は負のＲＦＳを適用するかを制御することにより行われ得る。

いくつかの実施形態では、ある回路パスの中に、周囲に極性スイッチのない、例えば図２に示されるパスの外部の１つ又は複数の回路があり得る。回路パスのこの部分は、正かもしれないし負かもしれないＲＦＳを有し得る。この点で、問題の回路パスの正又は負のＲＦＳにより全体的ＲＦＳの特定が変わり得る。したがって、余分なスイッチがあれば、その回路パスに関する全体的ＲＦＳ（例えば、ＲＦＳの絶対値）がより低くなるような２つの反対の符号のＲＦＳの結果のうちのよりよい方を選択する選択肢がある。

いくつかの実施形態では、回路パス全体の中で信号の極性を切り替えることのできる値があり得る。例えば、２つの設定に関するパス全体（ライン及び極性スイッチ）を通じた立ち上がりエッジ遅延を比較することにより、回路パス全体のＲＦＳを直接測定することが可能であり得る。このことは、極性スイッチについて多数の非デフォルト設定が選択された後でも当てはまる点に留意されたい。最終的なスイッチ選択が選択されると、どのような２つの外部設定が使用されても、（前述のようなスイッチ自体によるわずかな誤差とは別に）結果として得られるライン全体のＲＦＳを測定することが可能である。

いくつかの実施形態では、回路６及び７のうちの一方又は複数は、調整可能遅延ラインであり得るか、又はそれを含み得る。調整可能遅延ラインは、少なくとも特定の周波数範囲について制御可能な遅延を有する回路パスである。本明細書で述べられる技術とプロセスが調整可能遅延ラインに対してどのように作用するかを理解するために、１つの調整可能遅延ラインに関する２つの単純な遅延のケースを比較する。ケース１では、回路６及び７がどちらも最大遅延に設定される。ケース２では、回路６は依然として最大遅延にあるが、回路７は最小遅延設定に調整される。すると、回路７のＲＦＳであるＲＦ１がケース１及び２間で反転された符号を有し得る可能性が無視できない。その結果、ケース１及びケース２に関する所望の極性スイッチの設定は一致しないかもしれない。この問題は、図２の例のケースのように、３つ以上の回路、例えば、ｎ（ｎ＞１）個の回路が存在し、ｎ個の回路の各々が調整可能遅延ラインであり、回路パスに沿ってｎ＋１個の極性スイッチが配置され、各回路が２つの極性スイッチ間にある場合、より複雑となり得る。

ＲＦＳは、より長い遅延設定を有する回路パス（例えば、遅延ライン）の場合に統計的により悪くなる傾向があるため、制御回路構成は、最も長い遅延設定を有する回路パスについてのＲＦＳを低減させる極性スイッチ設定を選択するように構成され得る。いくつかのケースで、これは、特定の、より短い遅延設定で、より大きいＲＦＳがあり得ることを意味し得る。しかし、より長い遅延ラインだけの（例えば、所定の閾値より長い遅延を有する回路ペアの）極性を制御することにより、最終的に予想されるＲＦＳ分布は改善され得る。いくつかの実施形態では、調整可能遅延ラインが使用されるケースでＲＦＳを低減させるために、異なる方法が使用され得る。例えば、すべての考え得るライン設定及び極性スイッチ設定に関するライン全体のＲＦＳを特定し、その後、すべてのライン遅延設定の中から最も小さい最大ＲＦＳが得られる極性スイッチ設定を決定することが可能である。すると、極性スイッチはすべてのライン遅延設定を通じて最も小さい最大ＲＦＳを実現するように制御され得る。

いくつかの実施形態では、ある回路パスについてのＲＦＳの全体的低減が最大となるような極性スイッチの設定を得るためのプロセスが使用される。これらのプロセスを実行するために、回路パスを通じた立ち上がりエッジ遅延を測定してこれを再測定することを何度も繰り返す、ある技術が使用され得る。使用され得る例示的技術は、“Ｅｄｇｅ Ｔｒｉｇｇｅｒｅｄ Ｃａｌｉｂｒａｔｉｏｎ”と題する米国特許第９，１４７，６２０号明細書に記載されており、これを参照によって本願に援用する。しかしながら、関心対象のラインを通じた立ち上がりエッジ遅延を測定するための何れの適当な方法も使用できる。

例示的プロセスにおいて、ある回路パス内のｎ（ｎ＞１）個の回路及びｎ＋１個のスイッチについて、スイッチの状態の総数は２^ｎ＋１である。表１に関して先に述べたように、これらのスイッチ状態の半分だけが全体的信号極性を保持する（正味の反転が存在しない）。前述のように、これらの切替構成の各々の全体的ＲＦＳは、選択されたスイッチ状態と、外側の２つのスイッチが、それらがあったどの位置からも反転されたこの状態との間の回路パスを通じた立ち上がりエッジ遅延の差を測定することによって証明できる。その結果、ＲＦＳの数は２^ｎとなる。全体的ＲＦＳが最も低いスイッチ設定が選択され得、これらのスイッチがそれにしたがって構成される。

いくつかの実施形態では（例えば、上記ｎ＞３の場合）、回路パス内の各回路の周囲のスイッチペアの極性設定を単純に切り替えてＲＦＳを決定する線形方式が採用され得る。これによりｎ個の測定値が生成され、その結果、数はｎとなる。すると、ＲＦ０＋ＲＦ１＋．．．＋ＲＦｎの絶対値が最小となる２^ｎ通りの考え得る組合せが数学的に特定され得る。全体的ＲＦＳが最も低いスイッチ設定が選択され得、これらのスイッチがそれにしたがって構成される。

いくつかの実施形態では、回路パス内の回路により生成されるスキューに関する情報（例えば、スキューの量と極性）は、コンピュータメモリの中に記憶され得る。この情報は、回路パス内のスイッチを構成して、所望の量のスキュー、例えば最小スキュー、正のスキュー、負のスキューなどを実現するように構成するために読み出され得る。

いくつかの実施形態では、本明細書で述べる技術とプロセスは、遅延ライン（例えば、回路パス）を含むタイミング発生器アナログ回路に関して使用され得る。現代のＣＭＯＳ（相補型金属と酸化膜半導体）製造プロセスによれば、デバイスのミスマッチにより誘発される意図しないパルス幅のばらつきが生じ得るが、これは本明細書で述べる技術とプロセスを使って補正され得る。ある例では、本明細書で述べる技術とプロセスは、データ（ＤＱ）及びストローブ（ＤＱＳ）信号の両方について、長いソース同期信号パスに関連する遅延ライン上でＲＦＳデスキューを実行するためにタイミング発生器と併用され得る。

いくつかの実施形態では、本明細書で述べる技術とプロセスは、粗いＲＦＳ低減プロセスを構成する。例えば、この技術とプロセスは、ある実施形態ではＲＦＳを例えば５ピコ秒（ｐｓ）まで低減させるために実装され得る。この技術とプロセスは、いくつかの実施形態において例えば１ｐｓ又は２ｐｓまでの、より精密なスキュー低減を提供し得る“Ａｄｊｕｓｔｉｎｇ Ｓｉｇｎａｌ Ｔｉｍｉｎｇ”と題する米国特許出願第 号明細書（代理人ドケット番号第２０１２３１８－０４３１／２４４４－ＵＳ）に記載されているものと組み合わせられてよく、同出願は本願と同時に出願され、参照により本願に援用される。

図３は、本明細書で述べる技術とプロセスが実装され得る一般的なＡＴＥ構成を示している。しかしながら、本明細書で述べる技術とプロセスは、図３のそれを含め、何れの特定のＡＴＥ構成にも限定されず、この技術と方法は、試験に関するもの以外の何れの適当なものに関しても使用され得ることが強調される。

図３を参照すると、本明細書で述べるものなどのＤＵＴ５８を試験するための例示的ＡＴＥシステム５０はテスター（すなわち「試験装置」）５２を含む。ＤＵＴ５８は、ＤＩＢ６０とインターフェースし得る。テスター５２は多数のチャネルを含み得、その各々は、本明細書で述べる技術とプロセスを使って制御可能なＲＦＳを有する回路パスであり得る。テスター５２を制御するために、システム５０はハードワイヤ接続５６上でテスター５２とインターフェースするコンピュータシステム５４を含む。いくつかの実施形態では、コンピュータシステムは、必要に応じて、本明細書で述べる極性スイッチを制御してチャネルの１つ又は複数上でのＲＦＳ低減を実行し得る。

例示的動作では、コンピュータシステム５４は、ＤＵＴ５８を試験するためのルーチンの実行及び機能を開始するためにテスター５２へ命令を送信する。このような実行試験ルーチンは、ＤＵＴ５８に対する試験信号の生成及び送信を開始し、ＤＵＴから応答を収集し得る。様々な種類のＤＵＴがシステム５０により試験され得る。いくつかの実施形態では、ＤＵＴは、集積回路（ＩＣ）チップ（例えばメモリチップ、マイクロプロセッサ、アナログディジタル変換器、Ｄ－Ａ変換器など）又は他の装置などの、適切な半導体又は他の装置であり得る。

試験信号を提供しＤＵＴから応答を収集するために、テスター５２はＤＵＴ５８の内部回路へのインターフェースへ接続される。例えば、ＤＵＴは、ＤＵＴとテスターとの電気的接続へのンターフェースを含み得るＤＩＢ６１内のソケット内に挿入され得る。導体６０（例えば１つ又は複数の導電性経路）がインターフェースへ接続され、試験信号（例えば、スイッチング又はＤＣテスト信号など）をＤＵＴ５８の内部回路へ配送するために使用される。導体６０はまた、テスター５２により提供される試験信号に応答して信号を感知する。例えば、電圧信号又は電流信号が、試験信号に応答してピン６２において感知され、解析のために導体６０上でテスター５２へ送信され得る。このような単一ポート試験はまた、ＤＵＴ５８内に含まれる他のピンに対して行われ得る。例えば、テスター５２は、試験信号を他のピンへ提供し、（提供信号を配送する）導体上で後方へ反射された関連信号を収集し得る。反射信号を収集することにより、ピンの入力インピーダンスが他の信号ポート試験量と共に特徴付けられ得る。他の試験シナリオでは、ディジタル値をＤＵＴ５８上に格納するためにディジタル信号が導体６０上でピン６２へ送信され得る。格納されると、ＤＵＴ５８は、格納されたディジタル値を導体６０上で取り出しテスター５２へ送信するためにアクセスされ得る。次に、取り出されたディジタル値は、適正値がＤＵＴ５８上に格納されていたかどうかを判断するために識別され得る。

単一ポート測定を行うと共に、２ポート又はマルチポート試験がまたテスター５２により行われ得る。例えば、印加電圧モード中に電圧信号が導体６０上でピン６２内に注入され得、応答信号がＤＵＴ５８の１つ又は複数の他のピンから収集され得る。この応答信号は、利得応答、位相特性及び他のスループット測定量などの量を判断するためにテスター５２へ提供され得る。その他の試験も実行され得る。テスター５２は、必要な試験に基づいて、本明細書で述べるように印加電圧モード中にＤＵＴに電流を供給し得る。

本明細書で述べる技術とプロセスは、ハードウェア又はハードウェアとソフトウェアの組合せにより実装され得、及び／又はこれを使って制御され得る。例えば、本明細書で述べるものと同様のシステムは、自動化された素子の動作を制御するために、システム内の様々な地点にある各種のコントローラ及び／又は処理装置を含み得る。中央コンピュータが、様々なコントローラ又は処理装置間の動作を調整し得る。中央コンピュータ、コントローラ、処理装置は、様々な自動化された素子の制御及び調整を行うために、様々なソフトウェアルーチンを実行し得る。

本明細書で述べる技術及びプロセスは、１つ又は複数のコンピュータプログラム製品（例えば、実行のために又は１つ又は複数のデータ処理装置（例えば、プログラム可能プロセッサ、コンピュータ、複数のコンピュータ及び／又はプログラマブルロジック部品）の動作を制御するために、１つ又は複数の非一時的機械可読媒体など１つ又は複数の情報キャリア内に明確に具現化された１つ又は複数のコンピュータプログラム）を使用することにより少なくとも部分的に制御され得る。

コンピュータプログラムは、コンパイル型又はインタープリタ型言語を含み任意の様式のプログラミング言語で書かれ得、任意の様式（スタンドアロンプログラムとして又はモジュールとして、コンポーネント、サブルーチン、又はコンピュータ環境の使用に好適な他のユニットを含む）で配備され得る。コンピュータプログラムは、１つのサイトにおいて１つのコンピュータ又は複数のコンピュータ上で実行されるように配備され得る、又は複数のサイトにわたって分散されネットワークにより相互接続されるように配備され得る。

試験のすべて又は一部を実施することに伴う行為は、本明細書で述べる機能を行うために１つ又は複数のコンピュータプログラムを実行する１つ又は複数のプログラム可能プロセッサにより行われ得る。試験のすべて又は一部は、専用論理回路、例えばＦＰＧＡ（フィールドプログラマブルゲートアレイ：ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）及び／又はＡＳＩＣ（特定用途向け集積回路：ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）を使用することにより実施され得る。

コンピュータプログラムの実行に好適なプロセッサは、一例として、汎用及び専用マイクロプロセッサと、任意のタイプのデジタルコンピュータからなる一つ又は複数のプロセッサとの両方を含む。通常、プロセッサは、読み取り専用記憶領域又はランダムアクセス記憶領域から又はその両方から命令とデータを受信する。コンピュータ（サーバを含む）の要素としては、命令を実行するための１つ又は複数のプロセッサと、命令とデータを格納するための一つ又は複数の記憶領域装置とが挙げられる。通常、コンピュータはまた、データを格納するための格納装置など１つ又は複数の機械可読記憶媒体（例えば、磁気、光磁気ディスク、又は光ディスクなど）を含むことになる、又はそれらからデータを受信する又はそれらへデータを送信する又はその両方を行うように作動可能に結合されることになる。コンピュータプログラム命令とデータを具現化するのに好適な機械可読記憶媒体は、一例として半導体記憶領域装置、例えばＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュ記憶領域；磁気ディスク、例えば内蔵ハードディスク又は取り外し可能ディスク；光磁気ディスク；ＣＤ－ＲＯＭ及びＤＶＤ－ＲＯＭディスクを含むすべての様式の不揮発性記憶領域を含む。

本明細書で使用されるような任意の「電気的接続」は、直接的物理的接続、又は介在部品を含むか若しくは含まない有線若しくは無線接続であるが、それにもかかわらず電気信号が接続部品間で流れるようにする接続を意味し得る。本明細書で述べる電気回路に関わる任意の「接続」は、別途記載のないかぎり、電気的接続であるが、用語「電気的」が「接続」を修正するために使用されるかどうかにかかわらず必ずしも直接的物理的接続ではない。

本明細書で述べる異なる実施形態の要素は、上に具体的に記載されない他の実施形態を形成するために組み合わせられ得る。要素は、それらの動作に悪影響を与えることなく、本明細書で述べた構造から省かれ得る。さらに、様々な要素は、本明細書で述べた機能を行うために１つ又は複数の個々の要素に組み合わせられ得る。

Claims (24)

1. 回路パスのために実行される方法であって、
   前記回路パスにおいて複数の信号を受信するステップと、
   前記回路パスにおいて直列に接続された複数の回路によって生成されたスキューに関する情報を記憶するステップと、
   前記回路パスにおける前記信号の状態を制御するステップと
   を含み、
   前記情報は各回路にとってのスキュー量に関連し、
   前記状態は、前記情報に基づいて、前記回路パスにおいて直列に接続された複数の極性切替回路を制御するステップによって制御され、
   前記複数の極性切替回路は、前記回路パスにおいて直列に接続された異なる回路によって生成されたスキューが少なくとも部分的に取り消されて前記直列に接続された異なる回路間のスキューが低減されるように、前記回路パスにおける前記信号のうちの少なくとも２つを反転させるべく制御可能であり、
   前記回路パスによって生じる前記信号の正味の反転が存在せず、
   前記複数の極性切替回路はそれぞれが、対応するインバータ回路構成と組み合わされたマルチプレクサを含み、
   複数のマルチプレクサはそれぞれが、同じ直列回路において、スキューが低減される回路を介して前記複数のマルチプレクサのうちの少なくとも一つの他のマルチプレクサと接続される、方法。
2. 前記回路パスにおける前記複数の極性切替回路は、前記回路パスにおいて電気的に直列に接続されたＮ個（Ｎ≧２）の極性切替回路を含み、
   前記Ｎ個の極性切替回路はそれぞれが、Ｎ番目の信号の状態を制御し、
   前記信号の状態を制御するステップは、前記Ｎ個の極性切替回路の１つ又は複数について、前記Ｎ番目の信号の状態を制御するステップを含む、請求項１の方法。
3. 前記Ｎ個の極性切替回路の１つ又は複数が調整可能遅延を有し、
   前記信号の状態を制御するステップは、前記Ｎ個の極性切替回路の前記１つ又は複数を前記調整可能遅延の設定に基づいて制御するステップを含む、請求項２の方法。
4. 前記複数の極性切替回路は、
   第１の信号の状態を制御する第１の極性切替回路と、
   第２の信号の状態を制御する第２の極性切替回路と
   を含み、
   前記第１の極性切替回路と前記第２の極性切替回路とは前記回路パスにおいて電気的に直列に接続され、
   前記信号の状態を制御するステップは、
   前記第１の極性切替回路に前記第１の信号を反転させて前記第２の極性切替回路に前記第２の信号を反転させないステップ、又は
   前記第１の極性切替回路に前記第１の信号をさせないで前記第２の極性切替回路に前記第２の信号を反転させるステップ
   を含む、請求項１の方法。
5. 前記第１の信号及び前記第２の信号は、前記回路パスを通る信号の成分を含み、
   前記第１の信号を反転させて前記第２の信号を反転させないステップによって、前記回路パスを通る前記信号のスキューを減少させ、又は、
   前記第１の信号を反転させないで前記第２の信号を反転させるステップによって、前記回路パスを通る前記信号のスキューを減少させる、請求項４の方法。
6. 前記複数の極性切替回路を制御するステップは、
   前記複数の極性切替回路への１つ又は複数の入力を制御して、
   前記第１の極性切替回路に前記第１の信号を反転させて前記第２の極性切替回路に前記第２の信号を反転させないステップ、又は、
   前記第１の極性切替回路に前記第１の信号を反転させないで前記第２の極性切替回路に前記第２の信号を反転させるステップ
   のうちの一方を実行するステップを含む、請求項４の方法。
7. 前記回路パスにおいて使用される差動信号のワイヤパスを切り替えることによって前記信号のうちの少なくとも一つの他の信号を反転させるステップをさらに含む、請求項１の方法。
8. 前記回路パスは自動試験装置の一部であり、
   前記回路パスは、前記自動試験装置のピンエレクトロニクスと、被試験装置が接続される装置インタフェースボードとの間にある、請求項１の方法。
9. 前記状態は、独立して制御される、請求項１の方法。
10. 回路構成であって、
    第１の信号を第１の方向又は第２の方向に歪める第１の回路と、
    第２の信号を前記第１の方向又は前記第２の方向に歪める第２の回路であって、前記第１の回路と前記第２の回路とは回路パスにおいて直列に接続される、第２の回路と、
    前記第１の信号の状態及び前記第２の信号の状態を制御することによって前記回路パスにおけるスキューを制御する複数の極性切替回路であって、前記第１の回路及び前記第２の回路と前記回路パスにおいて電気的に直列に接続された複数の極性切替回路と、
    前記第１の回路によって生成されたスキューに関する第１の情報と前記第２の回路によって生成されたスキューに関する第２の情報とを記憶するメモリと、
    直列に接続された前記第１の回路と前記第２の回路との間のスキューが低減されるように前記複数の極性切替回路のうちの１つ又は複数を制御して前記第１の信号の状態又は前記第２の信号の状態を制御するべく、前記第１の情報又は前記第２の情報の少なくとも一方を使用するコントローラと、
    を含み、
    前記回路パスによって生じる正味の信号反転が存在せず、
    前記複数の極性切替回路はそれぞれが、対応するインバータ回路構成と組み合わされたマルチプレクサを含み、
    複数のマルチプレクサはそれぞれが、同じ直列回路において、前記第１の回路又は前記第２の回路を介して前記複数のマルチプレクサのうちの少なくとも一つの他のマルチプレクサと接続される、回路構成。
11. 前記第１の回路及び前記第２の回路は、前記回路パスにおいて直列のＮ個（Ｎ≧２）の回路の中にあり、
    前記Ｎ個の回路はそれぞれがスキューを生成し、
    前記コントローラは、前記Ｎ個の回路のうちの２つ又はそれ以上について、前記複数の極性切替回路のうちの１つ又は複数を制御してＮ番目の信号の状態を制御することによって、前記回路パスにおけるスキューを制御するように構成される、請求項１０の回路構成。
12. 前記回路パスにおける前記スキューの制御は、前記回路パス内の前記スキューの量を非ゼロ値まで低減させることを含む、請求項１１の回路構成。
13. 前記スキューの前記量を前記非ゼロ値から低減させる追加の回路構成をさらに含む、請求項１２の回路構成。
14. 前記Ｎ個の回路の中から選択し、
    前記Ｎ個の回路の中の選択されたものに対応する信号の状態を制御するように構成される、請求項１１の回路構成。
15. 前記複数の極性切替回路は、
    前記回路パスにおいて前記第１の回路に先行し、それに電気的に接続される第１の制御可能インバータであって、前記第１の信号の状態を生成する第１の制御可能インバータと、
    前記回路パスにおいて前記第１の回路と前記第２の回路との間にあり、それらの両方に電気的に接続される第２の制御可能インバータであって、前記第２の信号の状態を生成する第２の制御可能インバータと、
    前記回路パスにおいて前記第２の回路に追従し、それに電気的に接続される第３の制御可能インバータであって、前記第２の回路の出力後の状態を生成する第３の制御可能インバータと
    をさらに含む、請求項１０の回路構成。
16. 前記第１の制御可能インバータは、前記第１の信号を反転させるか又は前記第１の信号を反転させないように制御可能であり、前記第１の信号の状態は反転されるか又は反転されず、
    前記第２の制御可能インバータは、前記第２の信号を反転させるか又は前記第２の信号を反転させないように制御可能であり、前記第２の信号の状態は反転されるか又は反転されず、
    前記第３の制御可能インバータは、前記第２の回路の出力後の状態を反転させるか又は前記出力を反転させないように制御可能であり、前記出力後の状態は反転されるか又は反転されない、請求項１５の回路構成。
17. 前記第１の制御可能インバータは、入力においてインバータと組み合わされたマルチプレクサを含み、
    前記第２の制御可能インバータは、入力においてインバータと組み合わされたマルチプレクサを含み、
    前記第３の制御可能インバータは、入力においてインバータと組み合わされたマルチプレクサを含む、請求項１５の回路構成。
18. 前記コントローラは、前記第１の信号の状態、前記第２の信号の状態、及び前記出力後の状態を制御する前記複数の極性切替回路のうちの１つ又は複数のうちの全部ではなく２つを制御するように構成される、請求項１６の回路構成。
19. 前記回路パスにおいて生成される全体的な累積スキューは、前記第１の回路により生成される第１のスキューと前記第２の回路により生成される第２のスキューとの合計を含み、
    前記コントローラは、記第１の信号の状態又は前記第２の信号の状態のうちの１つ又は複数を制御するように複数の極性切替回路の１つ又は複数を制御して前記累積スキューを低減するべく構成される、請求項１０の回路構成。
20. 前記複数の極性切替回路は、
    前記第１の回路に先行する第１の素子と、
    前記第１の回路と前記第２の回路との間の第２の素子と、
    前記第２の回路に追従する第３の素子と
    を含み、
    前記第１の素子又は前記第２の素子の少なくとも一方は、前記回路パスにおいて信号を反転させるように構成され、
    前記第２の素子又は前記第３の素子の少なくとも一方は、前記回路パスにおいて信号を反転させるように構成される、請求項１９の回路構成。
21. 前記第１の回路又は前記第２の回路は調整可能遅延ラインを含み、
    前記コントローラは、前記回路パスにおけるスキューを、前記調整可能遅延ラインに関連する遅延に関する記憶された情報にも基づいて制御するように構成される、請求項１０の回路構成。
22. 前記コントローラは、前記複数の極性切替回路のうちの１つ又は複数を制御して前記回路パスにおけるスキューを、前記第１の信号を反転させるか若しくは反転させないことにより前記第１の回路に起因するスキューを少なくとも部分的に打ち消すことによって制御するように構成され、又は
    前記コントローラは、前記複数の極性切替回路のうちの１つ又は複数を制御して前記回路パスにおけるスキューを、前記第２の信号を反転させるか若しくは反転させないことにより前記第２の回路に起因するスキューを少なくとも部分的に打ち消すことによって制御するように構成される、請求項１０の回路構成。
23. 自動試験装置であって、
    請求項１０の回路構成と、
    被試験装置が接続される装置インタフェースボードと
    を含み、
    前記回路パスは前記装置インタフェースボードから及び前記装置インタフェースボードへ信号を通過させる、自動試験装置。
24. 前記第１の信号の状態及び前記第２の信号の状態のうちの１つ又は複数に対する制御を介した場合より精密なスキュー低減を生じさせる回路構成をさらに含む、請求項１０の回路構成。
    

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