KR200273009Y1 - 고정밀테스트패턴발생회로 - Google Patents

Abstract

본 고안은 반도체 회로 기술에 관한 것으로, 특히 짧은 시간 해상도(time resolution)를 갖는 고정밀 테스트 패턴 발생 회로에 관한 것이며, 100×10^-12초 이내의 짧은 시간 해상도를 가지는 테스트 패턴을 얻을 수 있는 테스트 패턴 발생회로를 제공하는데 그 목적이 있다. 본 고안의 기술적 원리는 두 지연 시간의 차를 이용하여 게이트 딜레이보다 더 작은 시간 해상도를 얻는 것이다. 클럭 라인과 데이터 라인에 지연 소자를 삽입하고, 그 데이터 라인을 통한 신호 전달 경로의 지연 시간과 클럭 라인을 통한 신호 전달 경로의 지연 시간차에 따라 시간 해상도가 결정되도록 회로를 구성하였다.

Description

고정밀 테스트 패턴 발생 회로{High precision test pattern generator}

본 고안은 반도체 회로 기술에 관한 것으로, 특히 짧은 시간 해상도(timeresolution)를 갖는 고정밀 테스트 패턴 발생 회로에 관한 것이다.

일반적으로, 반도체 회로의 제조 과정 중 마지막 단계에서 회로 동작의 이상 유무를 측정하게 된다. 이러한 테스트는 주로 측정 장비 내에서 이루어지는데, 이때 회로의 입력 핀 또는 별도의 테스트 핀에 다양한 테스트 패턴 신호를 인가하여 회로를 테스트하게 된다.

데이터 속도가 빨라짐에 따라 측정 장비 등에서 고속의 짧은 시간 해상도를 갖는 신호를 발생시켜야 하는 필요성이 증대되고 있다. 측정 장비 등에서의 데이터 샘플링(sampling)은 시간 간격이 매우 작은 규칙적인 펄스(pulse)의 발생을 요구한다. 또한, 데이터 발생기에서는 짧은 시간 해상도를 가지며, 원하는 패턴을 만들 수 있어야 한다.

종래에는 짧은 시간 해상도를 얻기 위하여 플립플롭(f/f)이나, 게이트 지연(gate delay)을 이용하여 왔다. 이러한 종래기술에서 얻을 수 있는 최소의 시간 해상도는 반도체 기술에 따라 결정이 되는데, 게이트 지연이 최소의 시간 해상도였으며, 아직까지 100×10^-12초 이내의 짧은 시간 해상도를 가지는 테스트 패턴을 얻을 수 있는 기술은 구현되지 않았다.

본 고안은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 100×10^-12초 이내의 짧은 시간 해상도를 가지는 테스트 패턴을 얻을 수 있는 테스트 패턴 발생회로를 제공하는데 그 목적이 있다.

도 1은 본 고안의 일 실시예에 따른 테스트 패턴 발생 회로의 구성도.

* 도면의 주요 부분에 대한 부호의 설명

f/f1, f/f2, …, f/fN : T 플립플롭

D1, D2, …, DN : 데이터 신호

CK : 클럭

DL1, DL2, DL3, …: 지연소자

t_C: 게이트 지연 시간

t_L: 지연 소자 지연 시간

상기 기술적 과제를 달성하기 위한 본 고안의 일 측면에 따르면, 각각, 클럭 라인에 삽입된 지연수단과, 데이터 신호를 입력단으로 입력받고 상기 클럭 라인의 신호를 클럭단으로 입력받는 T 플립플롭과, 상기 T 플립플롭의 출력 및 이전 스테이지의 출력을 입력으로 하여 해당 스테이지의 출력을 제공하는 논리 게이트로 이루어진 다수의 스테이지를 구비하며, 상기 논리 게이트를 통한 신호 전달 경로의 총 지연 시간과 상기 지연 소자를 통한 신호 전달 경로의 총 지연 시간의 차에 의해 펄스의 폭이 결정되는 것을 특징으로 하는 테스트 패턴 발생 회로가 제공된다.

본 고안의 기술적 원리는 두 지연 시간의 차를 이용하여 게이트 딜레이보다 더 작은 시간 해상도를 얻는 것이다. 클럭 라인과 데이터 라인에 지연 소자를 삽입하고, 그 데이터 라인을 통한 신호 전달 경로의 지연 시간과 클럭 라인을 통한 신호 전달 경로의 지연 시간차에 따라 시간 해상도가 결정되도록 회로를 구성하였다.

이하, 본 고안이 속한 기술분야에서 통상의 지식을 가진 자가 본 고안을 보다 용이하게 실시할 수 있도록 하기 위하여 본 고안의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 1은 본 고안의 일 실시예에 따른 테스트 패턴 발생 회로를 도시한 것으로, 이하 이를 참조하여 설명하기로 한다.

도시된 테스트 패턴 발생기는 입력단(T) 및 클럭단(C)을 가진 T 플립플롭(f/f1, f/f2, …, f/fN), 클럭 라인에 삽입된 지연 소자(DL1, DL2 …) 및 배타적 논리합(exclusive OR) 게이트로 이루어진 다수(N)의 스테이지로 이루어진다.

우선, 첫 번째 스테이지만을 살펴보면, T 플립플롭(f/f1)은 입력단(T)로 입력되는 데이터 신호 D1이 논리 레벨 '1'인 경우, 클럭(CK)의 라이징 에지(rising edge)에서 그 출력(Q)이 토글(toggle) 되도록 하고, 입력단(T)에 논리 레벨 '0'이 입력되는 경우, 출력값이 그대로 유지되도록 한다. 그리고, 지연 소자(DL1)는 일반적인 버퍼를 사용할 수 있다.

각 스테이지의 T 플립플롭(f/f1, f/f2, …, f/fN)에 입력되는 클럭(CK)은 외부의 클럭이 직접 인가되며, 지연 소자(DL1, Dl2, …)에 의해서 각각 t_c만큼 지연된 클럭 신호가 다음 단의 T 플립플롭에 인가되고, 그 이후의 스테이지에서도 계속 t_c만큼 더 지연되어 인가된다.

또한, 각 스테이지의 T 플립플롭(f/f1, f/f2, …, f/fN)의 출력은 XOR 게이트의 입력 신호로 인가되며, XOR 게이트는 이전 스테이지의 XOR 게이트의 출력을 또 다른 입력으로 인가받아 이를 T 플립플롭의 출력과 배타적 논리합한다. 단, 첫 스테이지의 XOR 게이트의 경우에는 초기 데이터 라인 입력으로 논리 레벨 '0'을 인가 받는다. XOR 게이트 각각은 t_L의 지연 시간을 가진다.

각 스테이지에서 클럭(CK)이 라이징되는 순간부터 XOR 게이트의 출력이 나올때까지의 지연 시간을 t_stage라 한다.

종래기술에서는 최소 지연 시간 즉, 시간 해상도는 t_C나 t_L에 의해 결정되는 반면, 본 고안에서의 시간 해상도는에 의해 결정되므로 시간 해상도를 수십 피코초(psec) 이내로 줄일 수 있다.

그 일례로, 두 번째 스테이지의 XOR 게이트의 출력에서 생기는 펄스 폭(pulse width)을 계산해 보자. 우선, t_L〉t_C인 경우를 가정한다. 물론 이 역의 경우로 성립한다.

데이터 신호 D1, D2의 값이 모두 논리 레벨 '1'이라 가정하면, 각 T 플립플롭(f/f1, f/f2)에 입력되는 클럭(CK)이 라이징될 때 그 출력이 변하게 된다. t=0에서 클럭(CK)이 라이징되면 t_stage만큼의 시간 경과 후에 첫 번째 스테이지의 XOR 게이트의 출력이 변하고, 이는 두 번째 스테이지의 XOR 게이트에 입력되어, 두 번째 스테이지의 출력이 변하는 시간은 t_stage+t_L이 된다.

또한, t=0에서의 클럭(CK)의 변화는 클럭 라인의 지연 소자(DL1)에서 t_C만큼 지연되어 두 번째 스테이지의 T 플립플롭(f/f2)의 클럭단에 입력된다. 이는 두 번째 스테이지의 XOR 게이트 출력이 t=0으로부터 t_stage+t_C의 시간 후에 변화하게 됨을 의미한다. 즉, 신호 전달 경로와 지연 소자에 의해 (t_stage+t_L)-(t_stage+t_C) = t_L-t_C의 폭을 가진 펄스가 발생하게 된다.

한편, T 플립플롭의 입력단(T)에 입력되는 신호를 프로그램하여 어떠한 모양의 패턴도 만들 수 있으며, 스테이지 수를 조절함으로써 반복되는 패턴의 지연 시간을 조절할 수 있다.

이상에서 설명한 본 고안은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 고안의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 고안이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 고안은 테스트 패턴 발생기의 시간 해상도를 크게 향상시키는 효과가 있으며, 이로 인하여 측정의 정확도 및 신뢰도를 높일 수 있는 효과를 기대할 수 있다.

Claims (6)

1. 각각, 클럭 라인에 삽입된 지연수단과, 데이터 신호를 입력단으로 입력받고 상기 클럭 라인의 신호를 클럭단으로 입력받는 T 플립플롭과, 상기 T 플립플롭의 출력 및 이전 스테이지의 출력을 입력으로 하여 해당 스테이지의 출력을 제공하는 논리 게이트로 이루어진 다수의 스테이지를 구비하며,

   상기 논리 게이트를 통한 신호 전달 경로의 총 지연 시간과 상기 지연 소자를 통한 신호 전달 경로의 총 지연 시간의 차에 의해 펄스의 폭이 결정되는 것을 특징으로 하는 테스트 패턴 발생 회로.
2. 제1항에 있어서,

   상기 T 플립플롭이 정 에지 트리거링되는 것을 특징으로 하는 테스트 패턴 발생 회로.
3. 제1항에 있어서,

   상기 논리 게이트가 배타적 논리합 게이트인 것을 특징으로 하는 테스트 패턴 발생 회로.
4. 제1항에 있어서,

   상기 데이터 신호를 프로그램하여 최종 스테이지의 출력인 패턴의 모양을 결정하는 것을 특징으로 하는 테스트 패턴 발생 회로.
5. 제1항에 있어서,

   상기 스테이지의 수를 조절함으로써 반복되는 패턴의 지연 시간을 조절하는 것을 특징으로 하는 테스트 패턴 발생 회로.
6. 제3항에 있어서,

   상기 첫 번째 스테이지의 상기 논리 게이트에 초기값으로 논리 레벨 '0'이 인가되는 것을 특징으로 하는 테스트 패턴 발생 회로.