JPH04264907A - リセット信号回路及びリセット信号出力方法 - Google Patents
リセット信号回路及びリセット信号出力方法Info
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- JPH04264907A JPH04264907A JP3026034A JP2603491A JPH04264907A JP H04264907 A JPH04264907 A JP H04264907A JP 3026034 A JP3026034 A JP 3026034A JP 2603491 A JP2603491 A JP 2603491A JP H04264907 A JPH04264907 A JP H04264907A
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- 239000004065 semiconductor Substances 0.000 claims description 14
- 238000005259 measurement Methods 0.000 claims description 8
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- 238000010586 diagram Methods 0.000 description 6
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、リセット信号回路及び
リセット信号の出力方法に関し、特に外部信号に応答し
て内部リセット信号の出力継続時間を選択して、異なる
内部リセット時間が得られるようにしたリセット信号回
路及びリセット信号の出力方法に関する。
リセット信号の出力方法に関し、特に外部信号に応答し
て内部リセット信号の出力継続時間を選択して、異なる
内部リセット時間が得られるようにしたリセット信号回
路及びリセット信号の出力方法に関する。
【０００２】マイクロコンピュータを始めとする小型計
算機等においては、一般に電源がオンとなる時或いは外
部からリセットトリガが入力される時には、内部リセッ
ト信号を発生させてコンピュータの記憶装置内部の信号
を初期値に戻すこととして内部リセットが行われる。半
導体集積回路装置の近年の進歩は著しく、このような小
型計算機を構成する半導体集積回路も極めて多機能化す
ると共にその回路内部もますます複雑化している。
算機等においては、一般に電源がオンとなる時或いは外
部からリセットトリガが入力される時には、内部リセッ
ト信号を発生させてコンピュータの記憶装置内部の信号
を初期値に戻すこととして内部リセットが行われる。半
導体集積回路装置の近年の進歩は著しく、このような小
型計算機を構成する半導体集積回路も極めて多機能化す
ると共にその回路内部もますます複雑化している。
【０００３】
【従来の技術】上記の如き半導体集積回路装置（以下半
導体装置と呼ぶ）では、一般に内部リセット信号の継続
時間は、クロック回路を構成する発振回路の出力周波数
が安定することで安定なクロック信号が発生して、各構
成要素について信頼性の高い作動が可能となる安定時間
を考慮し、且つ余裕時間を含めて設計時に定められ、こ
の定められたリセット時間に対応して半導体装置の機器
構成が決められている。
導体装置と呼ぶ）では、一般に内部リセット信号の継続
時間は、クロック回路を構成する発振回路の出力周波数
が安定することで安定なクロック信号が発生して、各構
成要素について信頼性の高い作動が可能となる安定時間
を考慮し、且つ余裕時間を含めて設計時に定められ、こ
の定められたリセット時間に対応して半導体装置の機器
構成が決められている。
【０００４】
【発明が解決しようとする課題】半導体装置では、通常
そのウェハー状態でのプローブテスト及び完成時の性能
試験については全数テストが行われ、このテストは順次
に試験位置に搬送される各半導体装置について、所定の
プログラムに従ってＬＳＩテスタを介して順次自動的に
行われる。
そのウェハー状態でのプローブテスト及び完成時の性能
試験については全数テストが行われ、このテストは順次
に試験位置に搬送される各半導体装置について、所定の
プログラムに従ってＬＳＩテスタを介して順次自動的に
行われる。
【０００５】上記の如きマイクロコンピュータを含む半
導体装置のテストでは、想定される種々のケースに従っ
て所要の性能を確認する必要があるため、高集積化で多
機能化した半導体装置にあっては特に、度々内部リセッ
トをかけてのテストが行われる。この場合、大量生産さ
れる半導体装置では、その試験時間をできるだけ短縮し
て短時間にできるだけ多くの個数のテストを行いたいと
いう要請がある。この短縮化は、できるだけ内部リセッ
ト時間を短縮することによって可能であるが、前記の如
く発振回路の出力安定に要する時間との関連があり、リ
セット時間の短縮によって信頼性の低下につながること
は避ける必要がある。このためこの点に着目して試験時
間の短縮を考えることは従来行われていなかった。
導体装置のテストでは、想定される種々のケースに従っ
て所要の性能を確認する必要があるため、高集積化で多
機能化した半導体装置にあっては特に、度々内部リセッ
トをかけてのテストが行われる。この場合、大量生産さ
れる半導体装置では、その試験時間をできるだけ短縮し
て短時間にできるだけ多くの個数のテストを行いたいと
いう要請がある。この短縮化は、できるだけ内部リセッ
ト時間を短縮することによって可能であるが、前記の如
く発振回路の出力安定に要する時間との関連があり、リ
セット時間の短縮によって信頼性の低下につながること
は避ける必要がある。このためこの点に着目して試験時
間の短縮を考えることは従来行われていなかった。
【０００６】従って、本発明は、マイクロコンピュータ
等の半導体装置において、製品の信頼性を低下させるこ
となく内部リセット時間の短縮が可能なリセット信号回
路及びリセット信号の出力方法を提供し、もって試験等
の作業時間を短縮して作業能率を向上させ、コストの低
減を図ることを目的とする。
等の半導体装置において、製品の信頼性を低下させるこ
となく内部リセット時間の短縮が可能なリセット信号回
路及びリセット信号の出力方法を提供し、もって試験等
の作業時間を短縮して作業能率を向上させ、コストの低
減を図ることを目的とする。
【０００７】
【課題を達成するための手段】図１は本発明のリセット
信号回路の原理図、図２は本発明のリセット信号出力方
法の原理図である。
信号回路の原理図、図２は本発明のリセット信号出力方
法の原理図である。
【０００８】前記目的を達成するため、図１に示したよ
うに本発明のリセット信号回路では、リセットトリガに
応答しリセット開始信号を出力するリセット開始信号出
力手段、前記リセットトリガ又は前記リセット開始信号
に応答して計時を開始し、相互に異なる二以上の計時完
了信号を出力可能な計時手段、外部信号に応答し、前記
計時完了信号の一つを選択してリセット解除信号として
出力するリセット時間選択手段、前記リセット開始信号
及び前記リセット解除信号から成る内部リセット信号を
出力する内部リセット信号制御手段を備えるように構成
する。
うに本発明のリセット信号回路では、リセットトリガに
応答しリセット開始信号を出力するリセット開始信号出
力手段、前記リセットトリガ又は前記リセット開始信号
に応答して計時を開始し、相互に異なる二以上の計時完
了信号を出力可能な計時手段、外部信号に応答し、前記
計時完了信号の一つを選択してリセット解除信号として
出力するリセット時間選択手段、前記リセット開始信号
及び前記リセット解除信号から成る内部リセット信号を
出力する内部リセット信号制御手段を備えるように構成
する。
【０００９】また図２に示したように本発明のリセット
信号出力方法では、リセットトリガに応答し、内部リセ
ット開始信号を出力すると共に計時を開始するステップ
（Ｓ１、Ｓ２、Ｓ３）と、外部信号に応答してリセット
時間を選択するステップ（Ｓ４）と、前記選択されたリ
セット時間まで計時すると内部リセット終了信号を出力
するステップ（Ｓ５、Ｓ６）とを含むように構成する。
信号出力方法では、リセットトリガに応答し、内部リセ
ット開始信号を出力すると共に計時を開始するステップ
（Ｓ１、Ｓ２、Ｓ３）と、外部信号に応答してリセット
時間を選択するステップ（Ｓ４）と、前記選択されたリ
セット時間まで計時すると内部リセット終了信号を出力
するステップ（Ｓ５、Ｓ６）とを含むように構成する。
【００１０】
【作用】本発明のリセット信号回路及びリセット信号出
力方法では、外部信号の内容に従ってリセット信号の継
続時間を選択することができるため必要に応じて内部リ
セットの時間を短縮できると共に製品の信頼性を低下さ
せることがない。
力方法では、外部信号の内容に従ってリセット信号の継
続時間を選択することができるため必要に応じて内部リ
セットの時間を短縮できると共に製品の信頼性を低下さ
せることがない。
【００１１】特に試験時等において、リセット信号を頻
繁に発生させる必要があり、且つ長いリセット時間をさ
ほど要しないときには、外部信号によって内部リセット
時間を短縮し試験等の作業時間を短縮できる。一方実際
の製品使用時においては、外部信号によって発振回路の
安定時間及び余裕時間を十分にとることができ、信頼性
の高い作動が行われる。
繁に発生させる必要があり、且つ長いリセット時間をさ
ほど要しないときには、外部信号によって内部リセット
時間を短縮し試験等の作業時間を短縮できる。一方実際
の製品使用時においては、外部信号によって発振回路の
安定時間及び余裕時間を十分にとることができ、信頼性
の高い作動が行われる。
【００１２】
【実施例】図面に基づいて本発明を更に説明する。図３
は本発明の一実施例のリセット信号回路を有する半導体
装置のパワーオンリセット回路の構成を示すブロック図
であり、半導体装置がマイクロプロセッサである例を示
したものである。図３において、３０は実施例のリセッ
ト信号回路であり、このリセット信号回路３０には、Ｖ
ｃｃセンサ５からリセットトリガａ、テスト端子６から
外部信号を成すセレクト信号ｂ、及びクロック回路７か
らクロックパルスｃが夫々入力され、内部リセット信号
ｄが出力される。
は本発明の一実施例のリセット信号回路を有する半導体
装置のパワーオンリセット回路の構成を示すブロック図
であり、半導体装置がマイクロプロセッサである例を示
したものである。図３において、３０は実施例のリセッ
ト信号回路であり、このリセット信号回路３０には、Ｖ
ｃｃセンサ５からリセットトリガａ、テスト端子６から
外部信号を成すセレクト信号ｂ、及びクロック回路７か
らクロックパルスｃが夫々入力され、内部リセット信号
ｄが出力される。
【００１３】リセット信号回路３０は、リセット開始信
号出力手段及び内部リセット信号制御手段を構成するリ
セット信号制御部１１と、リセット時間選択手段を構成
するセレクタ１２と、計時手段を構成する二つのプリス
ケーラ、即ち、通常モードプリスケーラ１３及び試験モ
ードプリスケーラ１４とを備える。
号出力手段及び内部リセット信号制御手段を構成するリ
セット信号制御部１１と、リセット時間選択手段を構成
するセレクタ１２と、計時手段を構成する二つのプリス
ケーラ、即ち、通常モードプリスケーラ１３及び試験モ
ードプリスケーラ１４とを備える。
【００１４】Ｖｃｃセンサ５は、このマイクロコントロ
ーラの電源が投入されたことを検知してリセットトリガ
ａを出力し、リセット信号制御部１１に入力する。リセ
ット信号制御部１１はリセットトリガａを受け取ると内
部リセット信号を直ちに出力すると共に、二つのプリス
ケーラ１３、１４に対してリセットスタート信号ｅをそ
のＲ端子に出力する。テスト端子６は、半導体装置の試
験時には論理レベル“Ｌ”を、通常使用時には論理レベ
ル“Ｈ”を、夫々選択されてセレクト信号ｂとして出力
する。
ーラの電源が投入されたことを検知してリセットトリガ
ａを出力し、リセット信号制御部１１に入力する。リセ
ット信号制御部１１はリセットトリガａを受け取ると内
部リセット信号を直ちに出力すると共に、二つのプリス
ケーラ１３、１４に対してリセットスタート信号ｅをそ
のＲ端子に出力する。テスト端子６は、半導体装置の試
験時には論理レベル“Ｌ”を、通常使用時には論理レベ
ル“Ｈ”を、夫々選択されてセレクト信号ｂとして出力
する。
【００１５】二つのプリスケーラ１３、１４は、夫々Ｃ
ＬＫ端子においてクロック回路７からのクロック信号ｃ
を入力として受けており、リセット信号制御部１１から
リセットスタート信号ｅをＲ端子に受けると、夫々２の
１８乗個及び２の５乗個のクロック信号をカウントした
後、セレクタ１２に対して計時完了信号ｆ及びｇを出力
する。
ＬＫ端子においてクロック回路７からのクロック信号ｃ
を入力として受けており、リセット信号制御部１１から
リセットスタート信号ｅをＲ端子に受けると、夫々２の
１８乗個及び２の５乗個のクロック信号をカウントした
後、セレクタ１２に対して計時完了信号ｆ及びｇを出力
する。
【００１６】セレクタ１２は、セレクト信号ｂがＨレベ
ルのときには通常モードプリスケーラ１３からの計時完
了信号ｆを選択し、またセレクト信号ｂがＬレベルのと
きは試験モードプリスケーラ１４からの計時完了信号ｇ
を選択し、この選択に従って計時完了信号ｆ又はｇをリ
セット解除信号ｈとしてリセット信号制御部１１に与え
る。
ルのときには通常モードプリスケーラ１３からの計時完
了信号ｆを選択し、またセレクト信号ｂがＬレベルのと
きは試験モードプリスケーラ１４からの計時完了信号ｇ
を選択し、この選択に従って計時完了信号ｆ又はｇをリ
セット解除信号ｈとしてリセット信号制御部１１に与え
る。
【００１７】リセット信号制御部１１がリセット解除信
号を受けとって内部リセット信号の出力を停止すると内
部リセットは終了し、この結果マイクロプロセッサは初
期化されて再びスタートする。
号を受けとって内部リセット信号の出力を停止すると内
部リセットは終了し、この結果マイクロプロセッサは初
期化されて再びスタートする。
【００１８】上記のリセット信号回路３０によると、マ
イクロプロセッサの試験時にテスト端子をＬレベルにす
ることで内部リセットをきわめて短時間に終了させるこ
とができ、大量の製品を迅速に試験できるため試験能率
が向上する。一方、この短い内部リセット信号を採用し
ても、一般に通常使用時を想定して定めてあるリセット
時間には十分な余裕がみこんであることから、この余裕
を省いたとしても、試験時に特に誤作動が多く発生する
こともない。仮に、短いリセット時間のためクロック信
号が安定せず誤作動が偶々発生し、試験で不良と判定さ
れる例があったとしても、それは試験を厳しい側で行っ
たことに相当し、製品の信頼性の低下が生ずることはな
い。
イクロプロセッサの試験時にテスト端子をＬレベルにす
ることで内部リセットをきわめて短時間に終了させるこ
とができ、大量の製品を迅速に試験できるため試験能率
が向上する。一方、この短い内部リセット信号を採用し
ても、一般に通常使用時を想定して定めてあるリセット
時間には十分な余裕がみこんであることから、この余裕
を省いたとしても、試験時に特に誤作動が多く発生する
こともない。仮に、短いリセット時間のためクロック信
号が安定せず誤作動が偶々発生し、試験で不良と判定さ
れる例があったとしても、それは試験を厳しい側で行っ
たことに相当し、製品の信頼性の低下が生ずることはな
い。
【００１９】上記実施例において本発明の好適な例とし
て試験時及び通常使用時の二種類のリセット時間の採用
について述べたが、本発明のリセット信号回路は、二以
上の内部リセット時間を選択できるリセット信号回路で
あれば足り、特に試験時及び通常使用時の或いは単に二
種類のみのリセット時間に限定されるものではない。
て試験時及び通常使用時の二種類のリセット時間の採用
について述べたが、本発明のリセット信号回路は、二以
上の内部リセット時間を選択できるリセット信号回路で
あれば足り、特に試験時及び通常使用時の或いは単に二
種類のみのリセット時間に限定されるものではない。
【００２０】また、計時手段が二つのプリスケーラから
構成される例を示したが、例えば計時回路自体は一つと
し外部信号が任意の時間或いは予め設定された二以上の
時間の一つを計時を終了させる時間として指定し、計時
手段がこの指定された時間に従って計時完了信号を出力
するようにしてもよい。
構成される例を示したが、例えば計時回路自体は一つと
し外部信号が任意の時間或いは予め設定された二以上の
時間の一つを計時を終了させる時間として指定し、計時
手段がこの指定された時間に従って計時完了信号を出力
するようにしてもよい。
【００２１】
【発明の効果】以上説明したように、本発明によると、
外部信号を入力して二以上の内部リセット時間を選択で
きるので、リセットトリガが度々必要な試験時等におい
て、不必要に長いリセット時間を短縮することが可能と
なり、試験等の作業時間を短縮できるので、作業能率の
向上及びコストダウンに寄与すること大である。
外部信号を入力して二以上の内部リセット時間を選択で
きるので、リセットトリガが度々必要な試験時等におい
て、不必要に長いリセット時間を短縮することが可能と
なり、試験等の作業時間を短縮できるので、作業能率の
向上及びコストダウンに寄与すること大である。
【図１】本発明の原理図（１）である。
【図２】本発明の原理図（２）である。
【図３】本発明の実施例のリセット信号回路を有する半
導体装置のパワーオンリセット回路の構成を示すブロッ
ク図である。
導体装置のパワーオンリセット回路の構成を示すブロッ
ク図である。
１…リセット開始信号出力手段
２…計時手段
３…リセット時間選択手段
４…内部リセット信号制御出力手段
２０，３０…リセット信号回路
Claims (2)
- 【請求項１】リセットトリガ（ａ）に応答しリセット開
始信号を出力するリセット開始信号出力手段（１）、前
記リセットトリガ（ａ）又は前記リセット開始信号に応
答して計時を開始し、相互に異なる二以上の計時完了信
号を出力可能な計時手段（２）、外部信号に応答し、前
記計時完了信号の一つを選択してリセット解除信号とし
て出力するリセット時間選択手段（３）、前記リセット
開始信号及び前記リセット解除信号から成る内部リセッ
ト信号を出力する内部リセット信号制御手段（４）を備
える半導体装置のリセット信号回路。 - 【請求項２】リセットトリガに応答し、内部リセット開
始信号を出力すると共に計時を開始するステップ（Ｓ１
、Ｓ２、Ｓ３）と、外部信号に応答してリセット時間を
選択するステップ（Ｓ４）と、前記選択されたリセット
時間まで計時すると内部リセット終了信号を出力するス
テップ（Ｓ５、Ｓ６）とを含む半導体装置のリセット信
号の出力方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026034A JPH04264907A (ja) | 1991-02-20 | 1991-02-20 | リセット信号回路及びリセット信号出力方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026034A JPH04264907A (ja) | 1991-02-20 | 1991-02-20 | リセット信号回路及びリセット信号出力方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04264907A true JPH04264907A (ja) | 1992-09-21 |
Family
ID=12182423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3026034A Withdrawn JPH04264907A (ja) | 1991-02-20 | 1991-02-20 | リセット信号回路及びリセット信号出力方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04264907A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6023770A (en) * | 1997-10-03 | 2000-02-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2005284356A (ja) * | 2004-03-26 | 2005-10-13 | Secom Co Ltd | 監視装置 |
| JP2012083296A (ja) * | 2010-10-14 | 2012-04-26 | Lapis Semiconductor Co Ltd | 検査装置及び方法 |
-
1991
- 1991-02-20 JP JP3026034A patent/JPH04264907A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6023770A (en) * | 1997-10-03 | 2000-02-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2005284356A (ja) * | 2004-03-26 | 2005-10-13 | Secom Co Ltd | 監視装置 |
| JP4514488B2 (ja) * | 2004-03-26 | 2010-07-28 | セコム株式会社 | 監視装置 |
| JP2012083296A (ja) * | 2010-10-14 | 2012-04-26 | Lapis Semiconductor Co Ltd | 検査装置及び方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |