JPS58215047A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS58215047A JPS58215047A JP57097306A JP9730682A JPS58215047A JP S58215047 A JPS58215047 A JP S58215047A JP 57097306 A JP57097306 A JP 57097306A JP 9730682 A JP9730682 A JP 9730682A JP S58215047 A JPS58215047 A JP S58215047A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- pulse signal
- external terminal
- level
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は集積回路装置に係り、特にその装置を検査す
る際に外部から任意の周波数を有する・ぐルス信号が与
えられる英積回路装置しこ関する。
る際に外部から任意の周波数を有する・ぐルス信号が与
えられる英積回路装置しこ関する。
集積回路装置の製造に当たっては、その能力？十分に把
握した上で所望の特性を満足するように製造パラメータ
、たとえばトランゾスタにおけるしきい値電圧等を予め
決定しておかなければならない。そして集積回路装置（
以下ＩＣと略称する）の能力を調らべる１つの目安とし
て最高および最低動作周波数がある。これらの周波数を
測定する場合には、発振回路を内蔵するＩＣにあっても
、外部から任意の周波数の・Ｑルス信号を印加する必要
がある。
握した上で所望の特性を満足するように製造パラメータ
、たとえばトランゾスタにおけるしきい値電圧等を予め
決定しておかなければならない。そして集積回路装置（
以下ＩＣと略称する）の能力を調らべる１つの目安とし
て最高および最低動作周波数がある。これらの周波数を
測定する場合には、発振回路を内蔵するＩＣにあっても
、外部から任意の周波数の・Ｑルス信号を印加する必要
がある。
一方、固定記憶回路（読み出し専用メモリ丁なわちいわ
ゆるｎｏＭ）を内蔵するＩＣでは、その機能確認検査に
要する時間の短縮を図るため、ＲＯＭテストと呼ばれる
方法による枦ｍ ７１１）広く行なわれている。この方
法は、内蔵されているＲＯＭの出力を外部端子を通して
ＩＣ外部に出力できるように予めＩＣそのものを設３↑
してＳさ、既に機能の研認されている基蘂用のＩＣと被
検査ＩＣとの間で互いのＲＯＭの出力企比蚊することに
より、被検査ＩＣの５能検食を行なうものである。そし
てこのＲＯＭテスト３行なうためには、上記２つのＩＣ
を同一の動作周頗数で動作させる必要がある。また、Ｒ
ＯＭテストに要する時間をできるだけ短縮するため、上
記動作周波数は極力高くすることが望ましい。したがっ
て、上記最高および゛最低動作周波数を測定する必要の
あるＩＣや上記ＲＯＭテストを行なうＩＣでは、外部か
ら、４１ルス信号を印加するための外部端子を設ける必
要がある。
ゆるｎｏＭ）を内蔵するＩＣでは、その機能確認検査に
要する時間の短縮を図るため、ＲＯＭテストと呼ばれる
方法による枦ｍ ７１１）広く行なわれている。この方
法は、内蔵されているＲＯＭの出力を外部端子を通して
ＩＣ外部に出力できるように予めＩＣそのものを設３↑
してＳさ、既に機能の研認されている基蘂用のＩＣと被
検査ＩＣとの間で互いのＲＯＭの出力企比蚊することに
より、被検査ＩＣの５能検食を行なうものである。そし
てこのＲＯＭテスト３行なうためには、上記２つのＩＣ
を同一の動作周頗数で動作させる必要がある。また、Ｒ
ＯＭテストに要する時間をできるだけ短縮するため、上
記動作周波数は極力高くすることが望ましい。したがっ
て、上記最高および゛最低動作周波数を測定する必要の
あるＩＣや上記ＲＯＭテストを行なうＩＣでは、外部か
ら、４１ルス信号を印加するための外部端子を設ける必
要がある。
第１図は発振回路？内蔵すると共に外部からのパルス信
号も印加される、従来の集積回路装置の・やルス信号発
生部分の回路図である。筺１図において１は内部の発振
回路である。この発振回路１から出力されるパルス信号
φｉは椰ケ゛−ト２の一方入力端に与えられる。３は外
部からの・七ルス信号φ。が印加される外部端子であり
、この端子３に印加される・やルス信号φ。はＡＮＤケ
°−ト４の一方入力端に与えられる。５は上記両用・２
ルス信号φ１．φ０のうちのいずちか一方を選択するた
めの制御計信号ＳＬが印加される外部端子であり、この
端子５に印加される制御信号ＳＬは上記ＡＮＤケ゛−ト
４の他方入力端に与えられると共にインバータ６牙介し
て上記ＡＮＤ ｒ −） ２の他方入力端に与えられる
。そして上記両ＡＮＤケ゛−ト２，４の出力は共にＯＲ
ケ９−ドアに与えられ、このＯＲケ゛−ドアからはこの
集積回路装置内部へパルス信号φが供給される。
号も印加される、従来の集積回路装置の・やルス信号発
生部分の回路図である。筺１図において１は内部の発振
回路である。この発振回路１から出力されるパルス信号
φｉは椰ケ゛−ト２の一方入力端に与えられる。３は外
部からの・七ルス信号φ。が印加される外部端子であり
、この端子３に印加される・やルス信号φ。はＡＮＤケ
°−ト４の一方入力端に与えられる。５は上記両用・２
ルス信号φ１．φ０のうちのいずちか一方を選択するた
めの制御計信号ＳＬが印加される外部端子であり、この
端子５に印加される制御信号ＳＬは上記ＡＮＤケ゛−ト
４の他方入力端に与えられると共にインバータ６牙介し
て上記ＡＮＤ ｒ −） ２の他方入力端に与えられる
。そして上記両ＡＮＤケ゛−ト２，４の出力は共にＯＲ
ケ９−ドアに与えられ、このＯＲケ゛−ドアからはこの
集積回路装置内部へパルス信号φが供給される。
このような構成において、この集積回路装置の機能確認
検査を行なう場合、外部端子３に任意の周波数を持つパ
ルス信号φ。を印加すると共に、もう１つの外部端子５
に“１”レベルの制御信号ＳＬｆ印加する。この場合、
−万のＡＮＤケゝ−ト４が開き、また他方のＡＮＤケ゛
−ト２が閉じるので、０Ｒｒ−）７からは外部から印加
されているパルス信号φ。がφとして集積回路装置内部
に供給される。そしてこのときに、前記した最高および
最低動作周波数の測定やＲＯＭテストか行なわれる。
検査を行なう場合、外部端子３に任意の周波数を持つパ
ルス信号φ。を印加すると共に、もう１つの外部端子５
に“１”レベルの制御信号ＳＬｆ印加する。この場合、
−万のＡＮＤケゝ−ト４が開き、また他方のＡＮＤケ゛
−ト２が閉じるので、０Ｒｒ−）７からは外部から印加
されているパルス信号φ。がφとして集積回路装置内部
に供給される。そしてこのときに、前記した最高および
最低動作周波数の測定やＲＯＭテストか行なわれる。
次に制御信号ＳＬを゛０−レベルにすると、今度はＡＮ
Ｄケ゛−ト２が開き、またＡＮＤケ゛−ト４が閉じるの
で、ＯＲデート７からは発振回路１からのパルス信号φ
１へφとして集積回路装置内部に供給される。そしてこ
のときは通常の動作が行なわれることになる。
Ｄケ゛−ト２が開き、またＡＮＤケ゛−ト４が閉じるの
で、ＯＲデート７からは発振回路１からのパルス信号φ
１へφとして集積回路装置内部に供給される。そしてこ
のときは通常の動作が行なわれることになる。
上記第１図に示す従来回路では、Ｐ石部て４：生フーる
パルス信号φ１と７を部がら印加するパルス信号φ。を
ノ択するための制御信号ＳＬを印加する１つの外部端子
５の他に・々ルス化号φ。そのものを印加するためのも
う１つの外部礼子３が必要である。
パルス信号φ１と７を部がら印加するパルス信号φ。を
ノ択するための制御信号ＳＬを印加する１つの外部端子
５の他に・々ルス化号φ。そのものを印加するためのも
う１つの外部礼子３が必要である。
ところで、ＩＣご用いである機能を拌つ回路を構成する
場合、その眸の徂二てコスト低弗゛のため、ＩＣのビン
数すなわち外に’Ｊ Ｘ子数はできるだけ少ない方が望
ましい。このため、最近のＩＣではビン数を少なくする
ための努力がなされている。たとえば、内部に設けられ
てし・６ろ、振回路では、所定周波数の・−ルス信号を
イニるために通常は外付は抵抗を必要としているっ）、
この外付は抵抗用の外部端子を省略するために拡散抵抗
によって抵抗を構成するようにしている。
場合、その眸の徂二てコスト低弗゛のため、ＩＣのビン
数すなわち外に’Ｊ Ｘ子数はできるだけ少ない方が望
ましい。このため、最近のＩＣではビン数を少なくする
ための努力がなされている。たとえば、内部に設けられ
てし・６ろ、振回路では、所定周波数の・−ルス信号を
イニるために通常は外付は抵抗を必要としているっ）、
この外付は抵抗用の外部端子を省略するために拡散抵抗
によって抵抗を構成するようにしている。
このような状況において、第１図に示す従来回路で２つ
もの外部端子３ 、５ ｉ 設けることは極めて不利で
あり、しかもこの２つのタ二部二′、→子３．５は機能
確認検査後は不必要となり、ビン数削減の要求に反する
ものである。
もの外部端子３ 、５ ｉ 設けることは極めて不利で
あり、しかもこの２つのタ二部二′、→子３．５は機能
確認検査後は不必要となり、ビン数削減の要求に反する
ものである。
この発明は上記のような事情を考慮してなされたもので
あり、その目的はただ１つの外部６゛７子を用いて内部
パルス信号の代りに外′−Ａｊ？らの・ぐルス信号を選
択供給することができ、もってビン数を削減することが
できる塁、積回路装Ｊを提供すること４こある。
あり、その目的はただ１つの外部６゛７子を用いて内部
パルス信号の代りに外′−Ａｊ？らの・ぐルス信号を選
択供給することができ、もってビン数を削減することが
できる塁、積回路装Ｊを提供すること４こある。
上記目的を達成するためこの発明にあっては、外部端子
から入力されるパルス１を号によってセットされる７リ
ツプ７０．ｆと、このフリ、プフロップの出力信号に応
じて内部発振回路の出力および上記外部端子から入力さ
れる・やルス信号のうちのいずれか一方を選択する選択
回路とを設け、外部からのノ々ルス仁号を用いる報告に
は上記外部端子にその・（ルス信号を入力するようにし
たものである。
から入力されるパルス１を号によってセットされる７リ
ツプ７０．ｆと、このフリ、プフロップの出力信号に応
じて内部発振回路の出力および上記外部端子から入力さ
れる・やルス信号のうちのいずれか一方を選択する選択
回路とを設け、外部からのノ々ルス仁号を用いる報告に
は上記外部端子にその・（ルス信号を入力するようにし
たものである。
第、２図はこの発明の一実施例の回路懲成図で、第１図
と同様にパルス信号発生部分のみを示している。なお、
第２図において第１図と対応する箇所には同一符号を付
しその詳しい説明は省略する。発振回路ｌから出される
・ぐルス信号φ１はＡＮＤｒ−）、’の一方入力端に与
えられる。また外部端子３に印加されるパルス信号φ。
と同様にパルス信号発生部分のみを示している。なお、
第２図において第１図と対応する箇所には同一符号を付
しその詳しい説明は省略する。発振回路ｌから出される
・ぐルス信号φ１はＡＮＤｒ−）、’の一方入力端に与
えられる。また外部端子３に印加されるパルス信号φ。
は椰ｒ−ト４の一方入力端に与えられると共にセットリ
セット形のフリツメフロップ８のセット入力端Ｓに与え
られる。このフリップフロップ８の出力端Ｑからの信号
ＣＨは上記椰ケ゛−ト４の他方入力端に与えられると共
にインバータ６を介して上記ＡＮＤケ゛−ト２の他方入
力端に与えられる。上記両椰ケ゛−ト２．４の出力は共
にＯＲケゞ−ドアに与えられ、この２つのＡＮＤケ゛−
）２，４．インバータ６δよびＯＲゲート７は上記フリ
ップフロ７プ８がらの出力信号ＣＨを制御信号として２
つのパルス信号ψ１．φｏのいずれか一方を選択する辺
挟回Ｙ’ｒ９を構成して“ハる。
セット形のフリツメフロップ８のセット入力端Ｓに与え
られる。このフリップフロップ８の出力端Ｑからの信号
ＣＨは上記椰ケ゛−ト４の他方入力端に与えられると共
にインバータ６を介して上記ＡＮＤケ゛−ト２の他方入
力端に与えられる。上記両椰ケ゛−ト２．４の出力は共
にＯＲケゞ−ドアに与えられ、この２つのＡＮＤケ゛−
）２，４．インバータ６δよびＯＲゲート７は上記フリ
ップフロ７プ８がらの出力信号ＣＨを制御信号として２
つのパルス信号ψ１．φｏのいずれか一方を選択する辺
挟回Ｙ’ｒ９を構成して“ハる。
また第２図に巧いて、１０！：この未〒四品与二云全体
に電源電圧十Ｅが与えた後っ）ら所定勇Ｊ市ル・経過す
るまでの間“０”レベル信号を発生する遅延回路であり
、この遅延回路１θの出力に号ＡＣＬはインバータＩＩ
を介して上記フリップフロップ８のリセット入力端Ｒに
与えらｎる。
に電源電圧十Ｅが与えた後っ）ら所定勇Ｊ市ル・経過す
るまでの間“０”レベル信号を発生する遅延回路であり
、この遅延回路１θの出力に号ＡＣＬはインバータＩＩ
を介して上記フリップフロップ８のリセット入力端Ｒに
与えらｎる。
次に上記のように佑尼された「路の動作？≧明する。ま
ず、この回路全体に電、■碇圧＝−Ｅが与えられると、
その伝、遅延回路１ｏの出力信号ＡＬＣが所定期間“０
”レベルとなる。上記信号ＡＬＣが″′Ｏ″レベルとな
っている期亀１てはインバータ１１の出力伝号は”■”
レベルとなっている。
ず、この回路全体に電、■碇圧＝−Ｅが与えられると、
その伝、遅延回路１ｏの出力信号ＡＬＣが所定期間“０
”レベルとなる。上記信号ＡＬＣが″′Ｏ″レベルとな
っている期亀１てはインバータ１１の出力伝号は”■”
レベルとなっている。
このた乙〕、電源−圧＋Ｅが与えらちた工６丁フリッグ
フロップ８がリセットし、この出力信号ＣＨは″０″レ
ベルに設定ざゎ、る。このｔ）（態のミまてあれば選択
回路ユは発振回路１がらのパルス伝号φ１を選択して、
第３図のタイミングチャートに示すようにこれをφとし
て出力する。そしてこの場合には通通常の動作が行なわ
れる。
フロップ８がリセットし、この出力信号ＣＨは″０″レ
ベルに設定ざゎ、る。このｔ）（態のミまてあれば選択
回路ユは発振回路１がらのパルス伝号φ１を選択して、
第３図のタイミングチャートに示すようにこれをφとし
て出力する。そしてこの場合には通通常の動作が行なわ
れる。
一方、最高および最低動作周波数の測定やＲＯＭテス）
Ｆ行なう場合には、外部端子３に任意の周波数を持つパ
ルス信号φ。を印加する。上記パルス信号φ。が外部端
子３に印加さｎｌその最初ノ″１″レベルの立上り時点
で７リツプフロツプ８がセットし、その後、この出力信
号ＣＨは゛１″レベルに設定される。すると今度は選択
回路旦が外部端子３に印加されているパルス信号φ。を
選択するため、第３図に示すようにＣＨが″１＃レベル
に設定された後は、選択回路Ｊがφ。をφとして出力す
る。したがって、任意の周波数を持つ外部からのノ４ル
ス信号φ。がφとして集積回路装置内部に供給されて、
前記した最高および最低動作周波数の湿・１定やＲＯｉ
テストか行なわれる。以下、この状態は電源電圧が与え
られている限り続き、上記測定やテストか終了した後に
電源号遮断すれば、再び電源電圧？与えた際には内部の
発振回路１からのパルス信号φ１か選択回路旦によって
選択される。
Ｆ行なう場合には、外部端子３に任意の周波数を持つパ
ルス信号φ。を印加する。上記パルス信号φ。が外部端
子３に印加さｎｌその最初ノ″１″レベルの立上り時点
で７リツプフロツプ８がセットし、その後、この出力信
号ＣＨは゛１″レベルに設定される。すると今度は選択
回路旦が外部端子３に印加されているパルス信号φ。を
選択するため、第３図に示すようにＣＨが″１＃レベル
に設定された後は、選択回路Ｊがφ。をφとして出力す
る。したがって、任意の周波数を持つ外部からのノ４ル
ス信号φ。がφとして集積回路装置内部に供給されて、
前記した最高および最低動作周波数の湿・１定やＲＯｉ
テストか行なわれる。以下、この状態は電源電圧が与え
られている限り続き、上記測定やテストか終了した後に
電源号遮断すれば、再び電源電圧？与えた際には内部の
発振回路１からのパルス信号φ１か選択回路旦によって
選択される。
このように上記実施例では１つの外部端子３を用いて内
部／外部パルスの選択と・ぞルスそのものの印加を行な
うようにしている。このたのにピン数は従来にくらべて
１不削減することができる。
部／外部パルスの選択と・ぞルスそのものの印加を行な
うようにしている。このたのにピン数は従来にくらべて
１不削減することができる。
ところで、集積回路装置Ｇこδいて外部Ｍ％子に印加ぎ
れる信号をそのまよフリップフロラｆ８の制御信号とし
て使用することは好よしいことではない。その理由は、
外部端子３に・長大つ−るノイズによってフリップフロ
ップ８刀）誤下ってセットされる恐れがあるからである
。このような誤動作を防止するための最も簡単な対策と
しては、外部端子３とフリップフロップ８との１ｉｉｉ
に偶数個のインバータを縦伐押人する方法かある。その
他の対策には第４図に示すように、外部端子３に印加さ
れるＡ’ルス信号φ。をｎ１０の１ビツトシフトレノス
タ２１からなるｎビットのシフトシフトレジスタｎに入
力し、各と、トの１ビツトシフトレジスタ２１からの一
刀そ並列的に駒ケ”−ト２３に入力し、このＡＮＤケ゛
−ト２３からの出力信号φ。′を前記フリップフロップ
８０セツト入力とする方ぬつ）ある。この算４図回路で
は、パルス１イ号φ。の″１″ルベルの期間がｎビット
以上あった後に始めてフリップフロツｆ８がセットざｎ
るため、ノイズによる誤動作はほとんど完全に防止する
ことができる。
れる信号をそのまよフリップフロラｆ８の制御信号とし
て使用することは好よしいことではない。その理由は、
外部端子３に・長大つ−るノイズによってフリップフロ
ップ８刀）誤下ってセットされる恐れがあるからである
。このような誤動作を防止するための最も簡単な対策と
しては、外部端子３とフリップフロップ８との１ｉｉｉ
に偶数個のインバータを縦伐押人する方法かある。その
他の対策には第４図に示すように、外部端子３に印加さ
れるＡ’ルス信号φ。をｎ１０の１ビツトシフトレノス
タ２１からなるｎビットのシフトシフトレジスタｎに入
力し、各と、トの１ビツトシフトレジスタ２１からの一
刀そ並列的に駒ケ”−ト２３に入力し、このＡＮＤケ゛
−ト２３からの出力信号φ。′を前記フリップフロップ
８０セツト入力とする方ぬつ）ある。この算４図回路で
は、パルス１イ号φ。の″１″ルベルの期間がｎビット
以上あった後に始めてフリップフロツｆ８がセットざｎ
るため、ノイズによる誤動作はほとんど完全に防止する
ことができる。
また、フリップフロノア８の？ｊ−％ ＶＪ作は、第５
１に示すように、第４図中のｎビットシフトレジスタ２
２とＡＮＤケ゛−ト２３の代りにｎ ｊ４カウンタ３１
？用いた５ｔド成にしても回分に防止することかできる
。
１に示すように、第４図中のｎビットシフトレジスタ２
２とＡＮＤケ゛−ト２３の代りにｎ ｊ４カウンタ３１
？用いた５ｔド成にしても回分に防止することかできる
。
なお、このン！３Ａは上記宗］汐・１に１足されるもの
ではなく、たとえば這択回路ユは２個のＡｉＮＤケ゛−
）２．４ 、インバータ６るよびＯＲダート７カ）ら構
成される場合についてれ明しにか、これはこのような回
ＷＣイ成てなくともよく要するＧこクリップフロラｆ８
からの出力信号ＣＨに応じて２つのパルス信号φ１．φ
０を選択でさるようなものであｇ ｌ；Ｉとのような回
路構成であってもよい。
ではなく、たとえば這択回路ユは２個のＡｉＮＤケ゛−
）２．４ 、インバータ６るよびＯＲダート７カ）ら構
成される場合についてれ明しにか、これはこのような回
ＷＣイ成てなくともよく要するＧこクリップフロラｆ８
からの出力信号ＣＨに応じて２つのパルス信号φ１．φ
０を選択でさるようなものであｇ ｌ；Ｉとのような回
路構成であってもよい。
以上説明したようにこの発明によれ１丁、７ニた１つの
外部端子を用いて内部・ぐルス伝号の代りに外部からの
パルス信号を選択供給するようにしたので、従来にくら
べてビン数を削減することができる集積回路装置をヂ供
することができる。
外部端子を用いて内部・ぐルス伝号の代りに外部からの
パルス信号を選択供給するようにしたので、従来にくら
べてビン数を削減することができる集積回路装置をヂ供
することができる。
第１図は従来の構成を示す回路図１、第２ワ（＝この発
明の一実施例の構成を示す回路図、第３図は上記実施例
回路の動作を；−明するためのタイミングチャート、第
４図および筆５図はそれぞれ誤動作を防止対策を図るた
めの一因を示す回路図である。 １・・・内部の発振回路、２，４・・・静ＩＤケ９−ト
、３・・・外部端子、６，１１・・・イン・ぐ−夕 ７
− ＯＲケ゛−ト、８・・・フリップフロ、ｆｌ ９・
・・選択回１ｖｆ、１θ・・・遅延回路、２２・・・ｎ
ビットシフトレノスタ、３１・・・ｎ進カウンタ。 ＳＬ φ 第２図 戸 φ 第３図 第４図 互 第５図
明の一実施例の構成を示す回路図、第３図は上記実施例
回路の動作を；−明するためのタイミングチャート、第
４図および筆５図はそれぞれ誤動作を防止対策を図るた
めの一因を示す回路図である。 １・・・内部の発振回路、２，４・・・静ＩＤケ９−ト
、３・・・外部端子、６，１１・・・イン・ぐ−夕 ７
− ＯＲケ゛−ト、８・・・フリップフロ、ｆｌ ９・
・・選択回１ｖｆ、１θ・・・遅延回路、２２・・・ｎ
ビットシフトレノスタ、３１・・・ｎ進カウンタ。 ＳＬ φ 第２図 戸 φ 第３図 第４図 互 第５図
Claims (1)
- 内部発振回路と、外部端子と、この外部端子から入力さ
れる・ギルス信号によってセットさｎるフリ、ｆ７０ツ
ブと、このフリップフロップの出力信号に応じて上記内
部発振回路の出力および上記外部端子から入力されるパ
ルス信号のうちのいずれか一方を選択する選択回路とを
具備したことを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57097306A JPS58215047A (ja) | 1982-06-07 | 1982-06-07 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57097306A JPS58215047A (ja) | 1982-06-07 | 1982-06-07 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58215047A true JPS58215047A (ja) | 1983-12-14 |
Family
ID=14188800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57097306A Pending JPS58215047A (ja) | 1982-06-07 | 1982-06-07 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58215047A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4697140A (en) * | 1985-02-20 | 1987-09-29 | Fujitsu Limited | Semiconductor integrated circuit having a test circuit for testing an internal circuit |
| JPH022962A (ja) * | 1988-06-15 | 1990-01-08 | Fujitsu Ltd | 超大規模集積回路の試験容易化方法 |
-
1982
- 1982-06-07 JP JP57097306A patent/JPS58215047A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4697140A (en) * | 1985-02-20 | 1987-09-29 | Fujitsu Limited | Semiconductor integrated circuit having a test circuit for testing an internal circuit |
| JPH022962A (ja) * | 1988-06-15 | 1990-01-08 | Fujitsu Ltd | 超大規模集積回路の試験容易化方法 |
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