JP3463666B2 - 半導体集積回路とその検査方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路と
その検査方法の技術に関するものである。

【０００２】

【従来の技術】近年、様々な携帯小型機器が急速に浸透
しており、それらの動作を司る半導体集積回路はクロッ
ク信号で制御が行われている。クロック信号の発生には
発振子等が用いられている。この発振子は発振開始時に
不安定な周波数を発振することが認められており、不安
定なクロックを半導体集積回路内に供給すると、半導体
集積回路自体が誤動作する恐れがある。これを解決する
ために、図８に示す従来の半導体集積回路１は、発振子
２を外部入力とするクロック発生器３と、前記クロック
発生器３から発生されたクロック信号４を計数するカウ
ンタ部５と、前記カウンタ部５の出力信号６に従ってセ
ット状態になるRSフリップフロップ７と、前記RSフリッ
プフロップ７の出力信号８と前記クロック発生器３の出
力信号４とを入力とするANDゲート回路９と、前記ANDゲ
ート回路９の出力１０をクロック信号とするプロセッサ
部１１とを備え、前記プロセッサ部１１からの出力であ
るクロック制御信号１２によって前記クロック発生器３
の動作を停止させて、カウンタ部５とフリップフロップ
７をリセットする構成をとっていた。この構成により、
発振の立ち上がり時は、クロック発生器３で発生したク
ロック信号４をカウンタ部５で計数し、一定値を計数し
たらRSフリップフロップ７をセットしてＡＮＤゲート回
路９の入力を'Ｌ'から'Ｈ'にすることで、クロック発生
器２で発生したクロックをプロセッサ部１１に供給する
ようにしていた。また、発振の停止時は、プロセッサ部
１１からのクロック制御信号１２によってフリップフロ
ップ７をリセットしてクロック発生器２の発振を止めて
プロセッサ部１１へのクロック供給をストップしていた
（特許第１４３４７１２号）。

【０００３】カウンタ部５は、不安定な周波数のクロッ
クを入力しても誤動作しないように、図９に示すような
非同期カウンタで構成する場合がある。非同期カウンタ
を構成するフリップフロップ２０は、信号４をクロック
として入力しＮＱ出力２２を自身のＤ入力とする。フリ
ップフロップ２３は、信号２２をクロックとして入力し
ＮＱ出力２４を自身のＤ入力とする。他のフリップフロ
ップも同様である。最上位のフリップフロップ３０のＮ
Ｑ信号がカウンタ部の出力信号６である。

【０００４】一方、一般的にクロックに同期した半導体
集積回路は、その検査方法としてスキャンテストによる
方法が用いられる。しかし、カウンタ部５を図９に示す
ような非同期カウンタで構成した場合、付加回路を追加
しない限り、スキャンテストでの検査方法が適用できな
い。そこで、図８に示す半導体集積回路を検査する場合
は、まず非同期カウンタの検査を行い、その後プロセッ
サ部のスキャンテストを行う必要があった。

【０００５】

【発明が解決しようとする課題】しかしながら、クロッ
ク制御信号１２とカウンタ部５の出力信号６はクロック
信号４に対して多少の遅延がある。したがって、図８の
半導体集積回路１はプロセッサ部１１へのクロック供給
が開始または停止するタイミング（図１０のＴ１のタイ
ミングやＴ２のタイミング）でプロセッサ部１１に供給
するクロック１０が極小パルスとなる場合があり、プロ
セッサ部１１が誤動作する問題があった。

【０００６】また、図８の半導体集積回路１のカウンタ
部５が図９に示すような非同期カウンタである場合は、
検査としてスキャンテストだけでなく、非同期カウンタ
の検査を順番に行う必要があり、検査時間が増大する問
題があった。

【０００７】本発明は、このような従来の課題を解決す
るものであり、プロセッサ部へのクロックに極小パルス
が発生しない半導体集積回路と、非同期カウンタが含ま
れている回路であっても検査時間を短縮させることがで
きる半導体集積回路の検査方法を提供することを目的と
するものである。

【０００８】

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、 請求項１に記載の半導体集積回路は、通常動作状
態と検査状態のどちらであるかを設定する外部入力信号
ピンと、クロック制御信号を出力するプロセッサ部と、
前記外部入力信号ピンの状態が通常動作状態であれば前
記クロック制御信号を出力し検査状態であれば固定値を
出力する第１のゲート回路と、前記第１のゲート回路か
らの信号の変化タイミングを制御して出力する信号制御
部と、前記信号制御部が出力する信号をコントロール入
力としてクロックを発生する発振回路部と、前記発振回
路部が発生するクロックの数を計数して所定値を計数し
たら計数完了信号を発生するカウンタ部と、前記第１の
ゲート回路の出力信号と前記カウンタ部の計数完了信号
と前記発振回路部のクロック信号とを入力としてクロッ
クに同期した制御信号を出力するゲート制御部と、前記
発振回路部からのクロック信号と前記ゲート制御部から
の制御信号とを入力して前記ゲート制御部からの制御信
号によって次段へのクロック供給を制御する第２のゲー
ト回路と、前記外部入力信号ピンの信号が通常動作状態
のときは前記第2のゲート回路からのクロックを前記プ
ロセッサ部のクロックとし前記外部入力信号ピンの信号
が検査状態のときは前記発振回路部のクロック信号を前
記プロセッサ部のクロックとするセレクタと、前記第２
のゲート回路の出力信号をモニタする外部出力信号ピン
とを備えた構成をとる。この構成により、外部入力信号
ピンを通常動作状態としたときは、ゲート制御部でクロ
ックに同期させた制御信号を第２のゲート回路に入力す
ることができるので、プロセッサ部のクロック入力に極
小パルスが発生せず、外部入力信号ピンを検査状態とし
たときは、セレクタを用いてプロセッサ部のクロックを
発振回路部から供給しながら、カウンタ部の計数完了後
に発振を開始する第２のゲート回路の出力を、外部出力
信号ピンでモニタできる半導体集積回路を実現すること
ができる。

【００１０】請求項２に記載の半導体集積回路の検査方
法は、請求項１に記載の半導体集積回路の検査方法であ
り、前記外部入力信号ピンの状態を検査状態に設定し
て、発振回路部からのクロックでプロセッサ部のスキャ
ンテストを行うと同時に外部出力信号ピンをモニタする
ことでカウンタ部のテストを行うことを特徴とする。こ
の方法により、プロセッサ部のスキャンテストとカウン
タ部のテストとを順番に行う必要がないので、半導体集
積回路の検査時間を短縮させることができる。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。

【００１２】（実施の形態１）図１は、本発明を適用し
た半導体集積回路の一構成例を示している。半導体集積
回路２００は、発振回路部２０１と、カウンタ部２０２
と、ゲート制御部２０３とゲート回路２０４とプロセッ
サ部２０５と信号制御部２０６とで構成する。

【００１３】発振回路部２０１は発振子２１０を外付け
にしており、クロック信号２１１を出力する。

【００１４】プロセッサ部２０５は、クロック停止要求
時は'Ｌ'、クロック発振要求時は'Ｈ'であるクロック制
御信号２１２を出力する。

【００１５】信号制御部２０６は、フリップフロップ２
２０とフリップフロップ２２１とゲート回路２２２とで
構成する。フリップフロップ２２０は信号２１１をクロ
ックとして入力し、信号２１２をＤ入力として信号２２
３を出力する。フリップフロップ２２１は信号２１１を
クロックとして入力し、信号２２３をＤ入力として信号
２２４を出力する。ゲート回路２２２は信号２１２と信
号２２４を入力として、そのＯＲ論理である信号２２５
を出力する。

【００１６】カウンタ部２０２は、図９に示すような非
同期カウンタで構成し、信号２１１をクロックとして入
力し、信号２２３をリセットとして入力し、信号２３１
を出力する。

【００１７】ゲート制御部２０３は、フリップフロップ
２４０とフリップフロップ２４１とで構成する。フリッ
プフロップ２４０は信号２３１をクロックとして入力
し、信号２２３をリセットとして入力し、'Ｈ'信号をデ
ータ入力としてＱ出力２４２を発生する。フリップフロ
ップ２４０は信号２１１をクロックとして入力し、信号
２４２をリセットとして入力し、信号２１２をデータ入
力としてＮＱ出力２４３を発生する。

【００１８】ゲート回路２０４は、信号２１１と信号２
４３を入力してそのＯＲ論理である信号２５０を出力す
る。

【００１９】次に、本実施の形態１にある半導体集積回
路２００の動作を、具体例（Ａ：プロセッサ部からのク
ロック制御信号２１２が'Ｌ'から'Ｈ'に変化したとき、
Ｂ：プロセッサ部からのクロック制御信号２１２が'Ｈ'
から'Ｌ'に変化したとき）を挙げて説明する。

【００２０】Ａ：プロセッサ部からのクロック制御信号
２１２が'Ｌ'から'Ｈ'に変化したとき（クロック開始
時） 図２を用いて説明する。

【００２１】クロック制御信号２１２がＴ１のタイミン
グで'Ｈ'になると、ゲート回路２２２の出力信号２２５
も'Ｈ'となり、発振回路部２０１はクロック信号２１１
を発生する。クロック信号２１１の発振開始を受けて、
カウンタ部２０２が計数を始め、Ｔ２のタイミングでカ
ウンタ部の最上位桁の出力信号２３１が発生する。これ
に応じて、フリップフロップ２４０はＴ３のタイミング
で信号２４２を'Ｌ'から'Ｈ'とする。これによりフリッ
プフロップ２４１のリセットが解除され、Ｔ４のタイミ
ングで信号２４３が'Ｈ'から'Ｌ'となる。これにより、
ゲート回路２０４を通してプロセッサ部２０５へクロッ
クが供給される。

【００２２】以上のように、図１の構成をとることで、
クロック２１１に同期した信号２４３をゲート回路２０
４の入力にするので、クロック制御信号が'Ｌ'から'Ｈ'
へ変化したときでも極小パルスが発生しない半導体集積
回路を提供することができる。

【００２３】Ｂ：プロセッサ部からのクロック制御信号
２１２が'Ｈ'から'Ｌ'に変化したとき（クロック停止
時） 図３を用いて説明する。

【００２４】図３のＴ１のタイミングでクロック制御信
号２１２が'Ｈ'から'Ｌ'に変化する。これに応じてＴ２
のタイミングで信号２２３が'Ｈ'から'Ｌ'に変化し、信
号２４３が'Ｌ'から'Ｈ'に変化する。これにより、信号
２５０は極性'Ｈ'の定常状態となりプロセッサ部へのク
ロック供給が停止する。発振回路部２０１は信号２２５
が'Ｈ'から'Ｌ'となるＴ３のタイミングで停止する。

【００２５】以上のように、図１の構成をとることで、
クロック制御信号２１２の変化のタイミングを信号制御
部２０６で遅らせている間にクロック２１１で同期させ
た信号２４３をゲート回路２０４に入力することができ
るので、クロック制御信号が'Ｈ'から'Ｌ'へ変化したと
きでも極小パルスが発生しない半導体集積回路を提供す
ることができる。

【００２６】（実施の形態２）図４では、本発明を適用
した半導体集積回路の一構成例を示している。半導体集
積回路３００は、発振回路部３０１と、カウンタ部３０
２と、ゲート制御部３０３とゲート回路３０４とプロセ
ッサ部３０５と信号制御部３０６と外部入力信号ピン３
０７と外部出力信号ピン３０８とセレクタ３０９とゲー
ト回路３１３とで構成する。

【００２７】発振回路部３０１は、通常動作時は発振子
外付け、検査状態時は半導体テスタからの安定したクロ
ックを入力すること想定し、クロック信号３１１を出力
する。

【００２８】プロセッサ部３０５は、クロック停止要求
時は'Ｌ'、クロック発振要求時は'Ｈ'であるクロック制
御信号３１２を出力する。

【００２９】外部入力信号ピン３０７は、通常動作状態
のときに'Ｌ'、検査状態のとき'Ｈ'を入力し、信号３１
５を発生する。

【００３０】ゲート回路３１３は、信号３１２と信号３
１５とを入力として、そのＯＲ論理である信号３１６を
出力する。

【００３１】信号制御部３０６は、フリップフロップ３
２０とフリップフロップ３２１とゲート回路３２２とで
構成する。フリップフロップ３２０は信号３１１をクロ
ックとして入力し、信号３１６をＤ入力として信号３２
３を出力する。フリップフロップ３２１は信号３１１を
クロックとして入力し、信号３２３をＤ入力として信号
３２４を出力する。ゲート回路３２２は信号３１６と信
号３２４を入力として、そのＯＲ論理である信号３２５
を出力する。

【００３２】カウンタ部３０２は、図９に示すような非
同期カウンタで構成する。信号３１１をクロックとして
入力し、信号３２３をリセットとして入力し、信号３３
１を出力する。

【００３３】ゲート制御部３０３は、フリップフロップ
３４０とフリップフロップ３４１とで構成する。フリッ
プフロップ３４０は信号３３１をクロックとして入力
し、信号３２３をリセットとして入力し、'Ｈ'信号をデ
ータ入力としてＱ出力３４２を発生する。フリップフロ
ップ３４０は信号３１１をクロックとして入力し、信号
３４２をリセットとして入力し、信号３１６をデータ入
力としてＮＱ出力３４３を発生する。

【００３４】ゲート回路３０４は、信号３１１と信号３
４３を入力してそのＯＲ論理である信号３５０を出力す
る。

【００３５】外部出力信号ピン３０８は、信号３５０を
出力とする。

【００３６】セレクタ３０９は、信号３１５を制御信号
として、信号３１５が'Ｈ'であれば入力信号３１１を、
信号３１５が'Ｌ'であれば入力信号３５０を選択し、選
択した信号を出力信号３５１とする。

【００３７】次に、本実施の形態２にある半導体集積回
路３００の動作を、３つの具体例（Ａ：外部入力信号３
０７が'Ｌ'で、プロセッサ部からのクロック制御信号３
１２が'Ｌ'から'Ｈ'に変化したとき、Ｂ：外部入力信号
３０７が'Ｌ'で、プロセッサ部からのクロック制御信号
３１２が'Ｈ'から'Ｌ'に変化したとき、Ｃ：外部入力信
号３０７が'Ｈ'の場合）を挙げて説明する。 Ａ：外部入力信号３０７が'Ｌ'で、プロセッサ部からの
クロック制御信号３１２が'Ｌ'から'Ｈ'に変化したとき
（通常動作状態でのクロック開始時） 図５を用いて説明する。

【００３８】クロック制御信号３１２がＴ１のタイミン
グで'Ｈ'になると、ゲート回路３１３の出力３１６とゲ
ート回路３２２の出力信号３２５も'Ｈ'となり、発振回
路部３０１はクロック信号３１１を発生する。クロック
信号３１１の発振開始を受けて、カウンタ部３０２が計
数を始め、Ｔ２のタイミングでカウンタ部の最上位桁の
出力信号３３１が発生する。これに応じて、フリップフ
ロップ３４０はＴ３のタイミングで信号３４２を'Ｌ'か
ら'Ｈ'とする。これによりフリップフロップ３４１のリ
セットが解除され、Ｔ４のタイミングで信号３４３が'
Ｈ'から'Ｌ'となる。これにより、ゲート回路３０４の
出力信号３５０はクロックとなる。信号３１５が'Ｌ'で
あるのでセレクタ３０９の出力３５１もクロックとな
り、プロセッサ部３０５へクロックが供給される。

【００３９】以上のように、図４の構成をとることで、
外部入力信号３０７が'Ｌ'の場合に、クロック３１１に
同期した信号３４３をゲート回路３０４の入力にするの
で、クロック制御信号が'Ｌ'から'Ｈ'へ変化したときで
も極小パルスが発生しない半導体集積回路を提供するこ
とができる。

【００４０】Ｂ：外部入力信号３０７が'Ｌ'で、プロセ
ッサ部からのクロック制御信号３１２が'Ｈ'から'Ｌ'に
変化したとき（通常動作状態でのクロック停止時） 図６を用いて説明する。

【００４１】図６のＴ１のタイミングでクロック制御信
号２１２が'Ｈ'から'Ｌ'に変化する。これに応じてＴ２
のタイミングで信号３１６が'Ｈ'から'Ｌ'に変化する。
これに応じてＴ３のタイミングで信号３２３が'Ｈ'か
ら'Ｌ'に変化し、信号３４３が'Ｌ'から'Ｈ'に変化す
る。これにより、信号３５０は'Ｈ'固定となる。外部入
力信号３０７は'Ｌ'であるので、セレクタ３０９は信号
３５０を選択し、出力３５１が'H'固定となる。よって
プロセッサ部へのクロック供給が停止する。発振回路部
３０１はそのコントロール信号３２５が'Ｈ'から'Ｌ'と
なるＴ４のタイミングで停止する。

【００４２】以上のように、図４の構成をとることで、
外部入力信号３０７が'Ｌ'の場合に、クロック制御信号
３１２の変化のタイミングを信号制御部３０６で遅らせ
ている間にクロック３１１で同期させた信号３４３をゲ
ート回路３０４に入力することができるので、クロック
制御信号が'Ｈ'から'Ｌ'へ変化したときでも極小パルス
が発生しない半導体集積回路を提供することができる。

【００４３】Ｃ：外部入力信号３０７が'Ｈ'のとき（検
査状態時） 図７を用いて説明する。

【００４４】Ｔ１のタイミングで電源投入時、信号３１
５は'Ｈ'であるので、ゲート回路３１３の出力信号３１
６は'Ｈ'固定となる。よってゲート回路３２２の出力信
号３２５も'Ｈ'となり、発振回路部３０１はクロック信
号３１１を発生する。クロック信号３１１は、半導体テ
スタからの安定なクロックである。セレクタ３０９は信
号３１１を選択しているので、セレクタの出力３５１は
クロックとなり、プロセッサ部３０５へ供給される。

【００４５】一方、クロック信号３１１の発振開始を受
けて、カウンタ部３０２が計数を始め、Ｔ２のタイミン
グでカウンタ部の最上位桁の出力信号３３１が発生す
る。これに応じて、フリップフロップ３４０はＴ３のタ
イミングで信号３４２を'Ｌ'から'Ｈ'にする。これによ
りフリップフロップ３４１のリセットが解除され、Ｔ４
のタイミングで信号３４３が'Ｈ'から'Ｌ'となる。これ
により、ゲート回路３０４の出力３５０はクロックとな
る。

【００４６】以上のように、図４の構成をとることで、
外部入力信号３０７が'Ｈ'の場合に、電源投入時からプ
ロセッサ部３０５へクロックを供給しつつ、カウンタ部
３０２の計数完了後に発振を開始する信号３５０を外部
出力信号ピン３０８でモニタできる半導体集積回路を提
供することができる。

【００４７】（実施の形態３）本発明を適用した半導体
集積回路の一構成例である図４の回路は、外部入力信号
ピン３０７への入力が'Ｈ'の場合に、電源投入時からプ
ロセッサ部３０５へクロックを供給しつつ、カウンタ部
３０２の計数終了後のクロック信号３５０を外部出力信
号ピン３０８でモニタできる。そこで、プロセッサ部３
０５のスキャンテストを行いながら、カウンタ部３０２
で計数が終わった時刻に外部出力信号ピン３０８からク
ロックが出力されれば、カウンタ部３０２が正常に動作
していることになる。

【００４８】この方法により、プロセッサ部のスキャン
テストとカウンタ部のテストとを順番に行う必要がない
ので、半導体集積回路の検査時間を短縮させることがで
きる。

【００４９】なお、本実施の形態１において、クロック
制御信号２１２の極性が'Ｈ'のときにクロック動作状
態、'Ｌ'のときにクロック停止状態としたが、極性が逆
であってもクロック極性信号２１２の受け側にインバー
タを付加するだけでいいので、クロック制御信号２１２
の極性に何ら意味を有さない。

【００５０】また、本実施の形態１において、発振停止
時の信号２５０の極性は'Ｈ'であるが、'Ｌ'にしたいと
きはフリップフロップ２４１のＱ出力を信号２４３とし
て、ゲート回路２０４をＮＡＮＤゲート回路に変えれば
いいだけである。

【００５１】また、本実施の形態１において、発振回路
部２０１のコントロール信号２２５の極性を変えたいと
きは、ゲート回路２２２としてＮＯＲゲート回路を用い
ればいいだけである。

【００５２】また、本実施の形態２において、外部入力
信号ピン３０７からの入力の極性が、通常動作時に'
Ｌ'、検査状態時に'Ｈ'としているが、この極性を逆に
したいときは、セレクタ３０９の入力信号を入れ替え、
ゲート回路３１３をＡＮＤゲートに変えればいいだけで
ある。

【００５３】

【発明の効果】上記発明の実施の形態で詳細に説明した
ように、本発明の半導体集積回路は、クロック制御信号
を出力するプロセッサ部と、前記クロック制御信号の変
化タイミングを制御して出力する信号制御部と、前記信
号制御部が出力する信号をコントロール入力としてクロ
ックを発生する発振回路部と、前記発振回路部が発生す
るクロックの数を計数して所定値を計数したら計数完了
信号を発生するカウンタ部と、前記クロック制御信号と
前記カウンタ部の計数完了信号と前記発振回路部の出力
クロックとを入力としてクロックに同期した制御信号を
出力するゲート制御部と、前記発振回路部からのクロッ
ク信号と前記ゲート制御部からの制御信号とを入力して
前記ゲート制御部からの制御信号によってプロセッサ部
へのクロック供給を制御するゲート回路とを備えた構成
によって、ゲート制御部でクロックに同期させた制御信
号をゲート回路に入力することができるので、プロセッ
サ部のクロック入力に極小パルスが入らない半導体集積
回路を実現することができる。

【００５４】また、本発明の半導体集積回路は、通常動
作状態と検査状態のどちらであるかを設定する外部入力
信号ピンと、クロック制御信号を出力するプロセッサ部
と、前記外部入力信号ピンの状態が通常動作状態であれ
ば前記クロック制御信号を出力し検査状態であれば固定
値を出力する第１のゲート回路と、前記第１のゲート回
路からの信号の変化タイミングを制御して出力する信号
制御部と、前記信号制御部が出力する信号をコントロー
ル入力としてクロックを発生する発振回路部と、前記発
振回路部が発生するクロックの数を計数して所定値を計
数したら計数完了信号を発生するカウンタ部と、前記第
１のゲート回路の出力信号と前記カウンタ部の計数完了
信号と前記発振回路部のクロック信号とを入力としてク
ロックに同期した制御信号を出力するゲート制御部と、
前記発振回路部からのクロック信号と前記ゲート制御部
からの制御信号とを入力して前記ゲート制御部からの制
御信号によって次段へのクロック供給を制御する第２の
ゲート回路と、前記外部入力信号ピンの信号が通常動作
状態のときは前記第2のゲート回路からのクロックを前
記プロセッサ部のクロックとし、前記外部入力信号ピン
の信号が検査状態のときは前記発振回路部のクロック信
号を前記プロセッサ部のクロックとするセレクタと、前
記第２のゲート回路の出力信号をモニタする外部出力信
号ピンとを備えた構成よって、外部入力信号ピンを通常
動作状態としたときは、ゲート制御部でクロックに同期
させた制御信号を第２のゲート回路に入力することがで
きるので、プロセッサ部のクロック入力に極小パルスが
発生せず、外部入力信号ピンを検査状態としたときは、
セレクタを用いてプロセッサ部のクロックを発振回路部
より供給しつつ、カウンタ部の計数完了後に発振を開始
する第２のゲート回路の出力を、外部出力信号ピンでモ
ニタできる半導体集積回路を実現することができる。

【００５５】また、本発明の半導体集積回路の検査方法
は、プロセッサ部のスキャンテストとカウンタ部のテス
トを同時に行うことを特徴とし、プロセッサ部のスキャ
ンテストとカウンタ部のテストとを順番に行う必要がな
いので、半導体集積回路の検査時間を短縮させることが
できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における半導体集積回路
の一例を示す図

【図２】実施の形態１（Ａ）を説明するさいに使用す
る、タイミングチャート

【図３】実施の形態１（Ｂ）を説明するさいに使用す
る、タイミングチャート

【図４】本発明の実施の形態２における半導体集積回路
一例を示す図

【図５】実施の形態２（Ａ）を説明するさいに使用す
る、タイミングチャート

【図６】実施の形態２（Ｂ）を説明するさいに使用す
る、タイミングチャート

【図７】実施の形態２（Ｃ）を説明するさいに使用す
る、タイミングチャート

【図８】従来の半導体集積回路を示す図

【図９】非同期カウンタを示す図

【図１０】従来の半導体集積回路の動作を説明する際に
使用する、タイミングチャート

【符号の説明】

２００ 半導体集積回路 ２０１ 発振回路部 ２０２ カウンタ部 ２０３ ゲート制御部 ２０４ ゲート回路 ２０５ プロセッサ部 ２０６ 信号制御部 ２１０ 発振子 ２１１ 発振回路部の出力信号 ２５０ プロセッサ部に供給するクロック信号 ３００ 半導体集積回路 ３０１ 発振回路部 ３０２ カウンタ部 ３０３ ゲート制御部 ３０４ 第２のゲート回路 ３０５ プロセッサ部 ３０６ 信号制御部 ３０７ 外部信号入力ピン ３０８ 外部信号出力ピン ３０９ セレクタ ３１０ 発振子または半導体テスタ内の発振器 ３１１ 発振回路部の出力信号 ３１２ クロック制御信号 ３１３ 第１のゲート回路 ３１５ 通常動作状態か検査状態を示す信号 ３５０ カウンタ部３０２の計数終了後のクロック信号 ３５１ プロセッサ部に供給するクロック信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−236019（ＪＰ，Ａ) 実開 平２−49224（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/28 - 31/3193 G06F 1/04 - 1/14

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 通常動作状態と検査状態のどちらである
   かを設定する外部入力信号ピンと、 クロック制御信号を出力するプロセッサ部と、 前記外部入力信号ピンの状態が通常動作状態であれば前
   記クロック制御信号を出力し検査状態であれば固定値を
   出力する第１のゲート回路と、 前記第１のゲート回路からの信号の変化タイミングを制
   御して出力する信号制御部と、 前記信号制御部が出力する信号をコントロール入力とし
   てクロックを発生する発振回路部と、 前記発振回路部が発生するクロックの数を計数して所定
   値を計数したら計数完了信号を発生するカウンタ部と、 前記第１のゲート回路の出力信号と前記カウンタ部の計
   数完了信号と前記発振回路部のクロック信号とを入力と
   してクロックに同期した制御信号を出力するゲート制御
   部と、 前記発振回路部からのクロック信号と前記ゲート制御部
   からの制御信号とを入力して前記ゲート制御部からの制
   御信号によって次段へのクロック供給を制御する第２の
   ゲート回路と、 前記外部入力信号ピンの信号が通常動作状態のときは前
   記第2のゲート回路からのクロックを前記プロセッサ部
   のクロックとし前記外部入力信号ピンの信号が検査状態
   のときは前記発振回路部のクロックを前記プロセッサ部
   のクロックとするセレクタと、 前記第２のゲート回路の出力信号をモニタする外部出力
   信号ピンとを有する半導体集積回路。
2. 【請求項２】 請求項１記載の半導体集積回路におい
   て、前記外部入力信号ピンの状態を検査状態に設定し、
   プロセッサ部のスキャンテストとカウンタ部のテストを
   同時に行うことを特徴とする半導体集積回路の検査方
   法。