JP4826433B2 - タイマ起動回路 - Google Patents
タイマ起動回路 Download PDFInfo
- Publication number
- JP4826433B2 JP4826433B2 JP2006303529A JP2006303529A JP4826433B2 JP 4826433 B2 JP4826433 B2 JP 4826433B2 JP 2006303529 A JP2006303529 A JP 2006303529A JP 2006303529 A JP2006303529 A JP 2006303529A JP 4826433 B2 JP4826433 B2 JP 4826433B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- generation circuit
- output
- timer start
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Pulse Circuits (AREA)
Description
なお、タイマによるカウント誤差を防止するものとしては、特許文献1や特許文献2がある。
ところで、カウンタの設計では、入力クロックとしてカウント周期と同等の周期を持つクロックを使用するのが通常である。その際、タイムアップまでの設定値と実測値との誤差が問題となっている。
図5は誤差発生の説明図で、入力クロックとして水晶等を使用する場合、カウンタの起動と水晶のクロックは非同期である。そのため、カウンタ起動直後にクロック入力があった場合、クロック周期をTとすると、時間T’だけ短くてもカウントされて誤差となり、最大T秒の誤差を生じてしまう。
また、その回避法として、カウンタ起動をトリガとしてクロック生成回路を駆動することも行われているが、この場合でも、図6で示すように設定値と実測値とに常に一定のT/2秒の誤差を生じてしまう。
前記クロック生成回路の出力側に遅延部を設け、この遅延部にクロック生成回路からのクロックと前記タイマスタートトリガとを印加し、タイマスタートトリガ印加後の前記クロック1周期時間経過後に遅延部からクロックを発生させ、前記カウンタに出力するよう構成したことを特徴としたものである。
本発明の第2は、前記遅延部は、クロック生成回路からのクロックの否定信号にて動作状態となる第1のフリップフロップ回路と、前記タイマスタートトリガにてリセットが解除され、且つクロック生成回路からのクロックで出力信号を発生する第2のフリップフロップ回路と、前記タイマスタートトリガにてリセットが解除され、且つクロック生成回路からのクロックの否定信号で出力信号を発生する状態となり、この出力信号の否定信号にて前記第1のフリップフロップ回路のリセット状態を解除する第3のフリップフロップ回路とを有することを特徴としたものである。
図2は動作波形図で、クロック生成回路1はタイマスタート信号をトリガとして周期TのサイクルでクロックAを出力する。
一方、遅延部2にもカウンタ起動によるタイマスタート信号が入力され、クロックAの1周期時間経過後の立ち下がり時にクロックBが立ち上がり、この立ち上がりエッジがカウンタ3に供給される。以後のクロックBは、クロックAの半周期分遅れでカウンタに出力される。したがって、誤差は遅延部2のゲート遅延によって抑えられることにより、従来のものと比較して格段に小さくなる。
先ず、時刻t0でタイマスタートトリガが発生して各フリップフロップ回路22〜24のリセット端子Rに印加されると、FF2とFF3のリセット状態は解除されるが、FF1はそのリセット回路にノア回路25が接続されているためリセット状態となる。クロック生成回路1ではタイマスタート信号をトリガとして動作を開始し、時刻t1で1発目のクロックAを発生してより周期Tの所定間隔にてクロックを発生してFF2のクロック端子CLKに印加される。したがって、FF2はクロックAの1発目の立ち上がりエッジで端子Dに入力されている電圧に規定された信号が出力端子Q1を介してFF3の入力端子Dに印加される。
時刻t2となってクロックAが立ち下がり、その否定信号が立ち上がるとFF3の出力端子Q2も立ち上がり、その否定信号が立ち下がることによってFF1のリセットが解除される。したがって、FF1はクロックAの否定信号に同期したクロックBを出力端子QCから出力する。
2…遅延部
3…カウンタ
21…ノット回路
22…第1のフリップフロップ回路
23…第2のフリップフロップ回路
24…第3のフリップフロップ回路
25…ノア回路
Claims (2)
- クロック生成回路を設け、このクロック生成回路からタイマスタート信号をトリガとして1周期Tのクロックを発生させ、カウンタに出力するようにしたものにおいて、
前記クロック生成回路の出力側に遅延部を設け、この遅延部にクロック生成回路からのクロックと前記タイマスタートトリガとを印加し、タイマスタートトリガ印加後の前記クロック1周期時間経過後に遅延部からクロックを発生させ、前記カウンタに出力するよう構成したことを特徴としたタイマ起動回路。 - 前記遅延部は、クロック生成回路からのクロックの否定信号にて動作状態となる第1のフリップフロップ回路と、前記タイマスタートトリガにてリセットが解除され、且つクロック生成回路からのクロックで出力信号を発生する第2のフリップフロップ回路と、前記タイマスタートトリガにてリセットが解除され、且つクロック生成回路からのクロックの否定信号で出力信号を発生する状態となり、この出力信号の否定信号にて前記第1のフリップフロップ回路のリセット状態を解除する第3のフリップフロップ回路とを有することを特徴とした請求項1記載のタイマ起動回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006303529A JP4826433B2 (ja) | 2006-11-09 | 2006-11-09 | タイマ起動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006303529A JP4826433B2 (ja) | 2006-11-09 | 2006-11-09 | タイマ起動回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008123075A JP2008123075A (ja) | 2008-05-29 |
JP4826433B2 true JP4826433B2 (ja) | 2011-11-30 |
Family
ID=39507794
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006303529A Active JP4826433B2 (ja) | 2006-11-09 | 2006-11-09 | タイマ起動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4826433B2 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB8423219D0 (en) * | 1984-09-14 | 1984-10-17 | Raychem Ltd | Shaped woven fabrics |
JPH0776897B2 (ja) * | 1988-03-30 | 1995-08-16 | 松下電器産業株式会社 | マイクロコンピュータ |
US6084930A (en) * | 1998-09-16 | 2000-07-04 | Credence Systems Corporation | Triggered clock signal generator |
JP3463666B2 (ja) * | 2000-10-23 | 2003-11-05 | 松下電器産業株式会社 | 半導体集積回路とその検査方法 |
JP2004258949A (ja) * | 2003-02-26 | 2004-09-16 | Toshiba Corp | 半導体装置 |
-
2006
- 2006-11-09 JP JP2006303529A patent/JP4826433B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2008123075A (ja) | 2008-05-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP2369438B1 (en) | Calibration method of a real time clock signal | |
JP4750564B2 (ja) | リセット信号生成回路 | |
US20120112804A1 (en) | Calibration method and apparatus for clock signal and electronic device | |
US7348815B2 (en) | All-digital power-on reset device | |
US9740236B2 (en) | Dual window watchdog timer | |
JP4826433B2 (ja) | タイマ起動回路 | |
JP2012047705A (ja) | 時刻補正装置、及び制御方法 | |
JP5734615B2 (ja) | 検査装置及び方法 | |
US6891409B2 (en) | Semiconductor device | |
JP2006229607A (ja) | 半導体装置及び発振周波数補正方法 | |
JP6585977B2 (ja) | 半導体装置および発振回路の制御方法 | |
KR19990014277A (ko) | 일정한 주기의 신호에 동기하여 오차가 없는 펄스 신호를 생성 및 출력하는 펄스 신호 생성 장치 및 그의 방법 | |
EP3480608B1 (en) | Method and system for measuring power-on reset time | |
JP5266168B2 (ja) | マイクロコンピュータ | |
JP2006246367A (ja) | 半導体集積回路及び半導体集積回路のリセット解除方法 | |
JP5856461B2 (ja) | データ読出装置 | |
JP2019080242A (ja) | データ取得方法およびデータ取得装置 | |
JP2010067030A (ja) | 航海機器 | |
JP2005321939A (ja) | 不揮発性メモリ保護回路 | |
JP2010199787A (ja) | 半導体スイッチ素子用ドライバ回路および半導体スイッチ素子の制御方法 | |
JP4217500B2 (ja) | クロック異常検出回路及びその検出方法 | |
JP2004334577A (ja) | タイマ装置 | |
JP2006193050A (ja) | 制御装置およびそれを備えた電動パワーステアリング装置 | |
JP2008311998A (ja) | クロック数カウント回路 | |
JP2020038540A (ja) | 電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090904 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110816 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110829 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140922 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4826433 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |