JPH0776897B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0776897B2 JPH0776897B2 JP63076787A JP7678788A JPH0776897B2 JP H0776897 B2 JPH0776897 B2 JP H0776897B2 JP 63076787 A JP63076787 A JP 63076787A JP 7678788 A JP7678788 A JP 7678788A JP H0776897 B2 JPH0776897 B2 JP H0776897B2
- Authority
- JP
- Japan
- Prior art keywords
- system clock
- cpu
- reset
- oscillation
- circuit
- Prior art date
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- Expired - Lifetime
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- Microcomputers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、電源投入時の電源ノイズや不整システムクロ
ック信号の影響を受けず安定動作し、またCPUからの発
振停止命令解除時に発生する不整システムクロック信号
の影響を受けることなく安定動作するマイクロコンピュ
ータに関するものである。
ック信号の影響を受けず安定動作し、またCPUからの発
振停止命令解除時に発生する不整システムクロック信号
の影響を受けることなく安定動作するマイクロコンピュ
ータに関するものである。
従来の技術 第４図に従来用いられてきたワンチップマイクロコンピ
ュータの一例のブロック図を示す。
ュータの一例のブロック図を示す。
ワンチップマイクロコンピュータ21は、発振回路22、シ
ステムクロック発生回路23、CPU24、リセット解除遅延
回路25、システムクロック供給遅延回路26、機能ブロッ
ク27から成る。リセット解除遅延回路25は、カウンタ28
と、カウンタ28が設定値に達した後CPU24のリセット信
号38を解除するリセット回路29とから成る。システムク
ロック供給遅延回路26は、カンウタ30と、カウンタ30が
設定値に達した後CPU24にシステムクロックを供給する
システムクロック供給回路31とから成る。機能ブロック
27はカウンタ32と、カウンタ32が分周したクロックによ
り動作を行う機能回路33から成る。
ステムクロック発生回路23、CPU24、リセット解除遅延
回路25、システムクロック供給遅延回路26、機能ブロッ
ク27から成る。リセット解除遅延回路25は、カウンタ28
と、カウンタ28が設定値に達した後CPU24のリセット信
号38を解除するリセット回路29とから成る。システムク
ロック供給遅延回路26は、カンウタ30と、カウンタ30が
設定値に達した後CPU24にシステムクロックを供給する
システムクロック供給回路31とから成る。機能ブロック
27はカウンタ32と、カウンタ32が分周したクロックによ
り動作を行う機能回路33から成る。
以上のように構成されたワンチップマイクロコンピュー
タ21は、電源が投入されるとまず発振回路22が動作を開
始し、発振回路22からのクロックに基づいてシステムク
ロック発生回路23からシステムクロック信号34が発生す
る。リセット解除遅延回路25内のカウンタ28は外部リセ
ット端子35に加わる外部リセット信号36が解除されたこ
とを検出してからシステムクロック信号34をカウントし
始め、設定値に達するとオーバーフロー信号37を発生す
る。このオーバーフロー信号37によりリセット回路29は
CPU24のリセット信号38を解除し、CPU24は動作を開始す
る。ここで、カウンタ28に発振回路22が発振を開始して
から安定した発振状態になるまでに要する時間を設定し
ておけば、CPU24は、発振が安定した後動作を開始する
ことになる。
タ21は、電源が投入されるとまず発振回路22が動作を開
始し、発振回路22からのクロックに基づいてシステムク
ロック発生回路23からシステムクロック信号34が発生す
る。リセット解除遅延回路25内のカウンタ28は外部リセ
ット端子35に加わる外部リセット信号36が解除されたこ
とを検出してからシステムクロック信号34をカウントし
始め、設定値に達するとオーバーフロー信号37を発生す
る。このオーバーフロー信号37によりリセット回路29は
CPU24のリセット信号38を解除し、CPU24は動作を開始す
る。ここで、カウンタ28に発振回路22が発振を開始して
から安定した発振状態になるまでに要する時間を設定し
ておけば、CPU24は、発振が安定した後動作を開始する
ことになる。
次にワンチップマイクロコンピュータ21が動作停止モー
ドに入り、CPU24から発振停止信号39が出力されると発
振回路22は動作を停止し、CPU24も動作を停止する。発
振停止信号39が解除されると発振回路22は動作を開始す
る。システムクロック供給遅延回路26内のカウンタ30
は、発振停止信号39が解除されたことを検出してからカ
ウントし始め、設定値に達するとオーバーフロー信号40
を発生する。オーバーフロー信号40を受けるとシステム
クロック供給回路31はCPU24にシステムクロックを供給
し始め、CPU24は動作を開始する。ここで、カウンタ30
に発振回路22が安定した発振状態になるまでに要する時
間を設定しておけば、CPU24には安定したシステムクロ
ックが供給される。
ドに入り、CPU24から発振停止信号39が出力されると発
振回路22は動作を停止し、CPU24も動作を停止する。発
振停止信号39が解除されると発振回路22は動作を開始す
る。システムクロック供給遅延回路26内のカウンタ30
は、発振停止信号39が解除されたことを検出してからカ
ウントし始め、設定値に達するとオーバーフロー信号40
を発生する。オーバーフロー信号40を受けるとシステム
クロック供給回路31はCPU24にシステムクロックを供給
し始め、CPU24は動作を開始する。ここで、カウンタ30
に発振回路22が安定した発振状態になるまでに要する時
間を設定しておけば、CPU24には安定したシステムクロ
ックが供給される。
発明が解決しようとする課題 しかし、上記従来の構成では、リセット解除遅延回路25
とシステムクロック供給遅延回路26が別個に存在し、そ
れぞれ独自のカウンタ28,30を有するのでブロックサイ
ズが大きくなる。このため、チップ面積が大きくなり、
コストが上がるという問題を有していた。
とシステムクロック供給遅延回路26が別個に存在し、そ
れぞれ独自のカウンタ28,30を有するのでブロックサイ
ズが大きくなる。このため、チップ面積が大きくなり、
コストが上がるという問題を有していた。
課題を解決するための手段 本発明は、リセット解除遅延機能とシステムクロック供
給遅延機能の共通部分を共有化した回路を用いることに
より、上記課題を解決するものである。
給遅延機能の共通部分を共有化した回路を用いることに
より、上記課題を解決するものである。
作用 この構成によって、ブロックサイズを縮小し、チップ面
積を小さくすることができる。
積を小さくすることができる。
実施例 本発明の実施例について図面を参照しながら説明する。
第１図は本発明の一実施例におけるワンチップマイクロ
コンピュータのブロック図である。ワンチップマイクロ
コンピュータ１は、発振回路２、システムクロック発生
回路３、CPU4、カウンタ５、リセット解除遅延・システ
ムクロック供給遅延回路６、機能回路７より成る。リセ
ット解除遅延・システムクロック供給遅延回路６の一例
を第２図に示す。
コンピュータのブロック図である。ワンチップマイクロ
コンピュータ１は、発振回路２、システムクロック発生
回路３、CPU4、カウンタ５、リセット解除遅延・システ
ムクロック供給遅延回路６、機能回路７より成る。リセ
ット解除遅延・システムクロック供給遅延回路６の一例
を第２図に示す。
電源が投入されると発振回路２が動作を開始し、発振回
路２からのクロックに基づいてシステムクロック発生回
路３からシステムクロック信号８が発生する。外部リセ
ット端子９に加わる外部リセット信号10が解除される
と、カウンタ５はシステムクロック信号８をカウントし
始める。リセット解除遅延・システムクロック供給遅延
回路６のセット付Ｄフリップフロップ51、リセット付Ｄ
フリップフロップ52,53は、外部リセット信号10が“L"
レベルになった時点でそれぞれセット状態、リセット状
態から解除される。カウンタ５のカウント数が設定値に
達するとオーバーフロー信号11が“L"レベルから“H"レ
ベルに変化し、セット付フリップフロップ51の出力54
は“H"レベルになる。次のシステムクロック信号８が
“H"レベルになるタイミングでリセット付Ｄフリップフ
ロップ52のＱ出力55は“L"レベルが“H"レベルに変化す
る。このＱ出力55が“L"レベルから“H"レベルに変化す
るタイミングで、リセット付Ｄフリップフロップ53の
出力つまりCPUのリセット信号12は“H"レベルから“L"
レベルに変化し、CPU4のリセット状態が解除される。よ
って、外部リセット信号10が解除されてからカウンタ５
がオーバーフローするまでCPU4のリセット解除を遅らせ
ることができる。
路２からのクロックに基づいてシステムクロック発生回
路３からシステムクロック信号８が発生する。外部リセ
ット端子９に加わる外部リセット信号10が解除される
と、カウンタ５はシステムクロック信号８をカウントし
始める。リセット解除遅延・システムクロック供給遅延
回路６のセット付Ｄフリップフロップ51、リセット付Ｄ
フリップフロップ52,53は、外部リセット信号10が“L"
レベルになった時点でそれぞれセット状態、リセット状
態から解除される。カウンタ５のカウント数が設定値に
達するとオーバーフロー信号11が“L"レベルから“H"レ
ベルに変化し、セット付フリップフロップ51の出力54
は“H"レベルになる。次のシステムクロック信号８が
“H"レベルになるタイミングでリセット付Ｄフリップフ
ロップ52のＱ出力55は“L"レベルが“H"レベルに変化す
る。このＱ出力55が“L"レベルから“H"レベルに変化す
るタイミングで、リセット付Ｄフリップフロップ53の
出力つまりCPUのリセット信号12は“H"レベルから“L"
レベルに変化し、CPU4のリセット状態が解除される。よ
って、外部リセット信号10が解除されてからカウンタ５
がオーバーフローするまでCPU4のリセット解除を遅らせ
ることができる。
次に、CPU4から発振停止信号13が出ると、発振回路２は
動作を停止しシステムクロックも停止する。セット付Ｄ
フリップフロップ51、リセット付Ｄフリップフロップ52
もそれぞれセット状態、リセット状態となる。リセット
付Ｄフリップフロップ52のＱ出力55には“L"レベルが出
力され、２入力NAND56の出力57は“H"レベルになる。こ
の時リセット付Ｄフリップフロップ53の出力12は“L"
レベルのままであるので、マルチプレクス58の出力つま
りCPUの動作システムクロック信号14は“H"レベルに固
定され、CPU4は動作を停止する。
動作を停止しシステムクロックも停止する。セット付Ｄ
フリップフロップ51、リセット付Ｄフリップフロップ52
もそれぞれセット状態、リセット状態となる。リセット
付Ｄフリップフロップ52のＱ出力55には“L"レベルが出
力され、２入力NAND56の出力57は“H"レベルになる。こ
の時リセット付Ｄフリップフロップ53の出力12は“L"
レベルのままであるので、マルチプレクス58の出力つま
りCPUの動作システムクロック信号14は“H"レベルに固
定され、CPU4は動作を停止する。
発振停止信号13が解除されると、発振回路２は動作を再
開し、カウンタ５はシステムクロック信号８をカウント
し始め、設定値に達するとオーバーフロー信号11を発生
する。セット付Ｄフリップフロップ51、リセット付Ｄフ
リップフロップ52は発振停止信号13が解除された時点で
それぞれセット状態、リセット状態から解除されている
ので、オーバーフロー信号11が“L"レベルから“H"レベ
ルに変化したタイミングでセット付Ｄフリップフロップ
51の出力54は“H"レベルとなり、次のシステムクロッ
ク信号８が“L"レベルから“H"レベルに変化するタイミ
ングで、リセット付Ｄフリップフロップ52のＱ出力55が
“H"レベルになる。２入力NAND56の出力57にはシステム
クロック信号８が出力され、この時リセット付Ｄフリッ
プフロップ53の出力12は“L"レベルであるので、マル
チプレクス58の出力14にはシステムクロック信号が出力
され、CPU4は動作を開始する。
開し、カウンタ５はシステムクロック信号８をカウント
し始め、設定値に達するとオーバーフロー信号11を発生
する。セット付Ｄフリップフロップ51、リセット付Ｄフ
リップフロップ52は発振停止信号13が解除された時点で
それぞれセット状態、リセット状態から解除されている
ので、オーバーフロー信号11が“L"レベルから“H"レベ
ルに変化したタイミングでセット付Ｄフリップフロップ
51の出力54は“H"レベルとなり、次のシステムクロッ
ク信号８が“L"レベルから“H"レベルに変化するタイミ
ングで、リセット付Ｄフリップフロップ52のＱ出力55が
“H"レベルになる。２入力NAND56の出力57にはシステム
クロック信号８が出力され、この時リセット付Ｄフリッ
プフロップ53の出力12は“L"レベルであるので、マル
チプレクス58の出力14にはシステムクロック信号が出力
され、CPU4は動作を開始する。
リセット解除遅延、システムクロック供給遅延のタイミ
ングを第３図に示す。外部リセット信号10が解除されて
からCPUのリセット信号12が解除されるまでに、矢印61
で示すだけの遅延を生ずることができる。また、CPUか
らの発振停止信号13が解除されてからCPUにシステムク
ロック信号14が供給されるまで、矢印62で示すだけの遅
延を生ずることができる。
ングを第３図に示す。外部リセット信号10が解除されて
からCPUのリセット信号12が解除されるまでに、矢印61
で示すだけの遅延を生ずることができる。また、CPUか
らの発振停止信号13が解除されてからCPUにシステムク
ロック信号14が供給されるまで、矢印62で示すだけの遅
延を生ずることができる。
ここで、カウンタ５に発振回路２が動作を開始してから
安定に動作するまでに必要な時間以上の値を設定してお
けば、外部リセット信号またはCPUからの発振停止信号
が解除された後、システムクロックが安定な状態に達し
てからCPUは動作を開始する。
安定に動作するまでに必要な時間以上の値を設定してお
けば、外部リセット信号またはCPUからの発振停止信号
が解除された後、システムクロックが安定な状態に達し
てからCPUは動作を開始する。
発明の効果 本発明は、リセット解除遅延機能とシステムクロック供
給遅延機能を共通のカウンタで実現するものであるか
ら、チップ面積を減少させ、コストダウンを図ることが
できる。
給遅延機能を共通のカウンタで実現するものであるか
ら、チップ面積を減少させ、コストダウンを図ることが
できる。
第１図は本発明の一実施例のマイクロコンピュータのブ
ロック図、第２図は本発明のリセット解除遅延・システ
ムクロック供給遅延の両機能を持ち合わせた回路の具体
例のブロック図、第３図は第２図に示したリセット解除
遅延、システムクロック供給遅延動作のタイミング図、
第４図は従来用いられてきたマイクロコンピュータのブ
ロック図である。 １……ワンチップマイクロコンピュータ、２……発振回
路、３……システムクロック発生回路、４……CPU、５
……カウンタ、６……リセット遅延・システムクロック
供給遅延回路、７……機能回路。
ロック図、第２図は本発明のリセット解除遅延・システ
ムクロック供給遅延の両機能を持ち合わせた回路の具体
例のブロック図、第３図は第２図に示したリセット解除
遅延、システムクロック供給遅延動作のタイミング図、
第４図は従来用いられてきたマイクロコンピュータのブ
ロック図である。 １……ワンチップマイクロコンピュータ、２……発振回
路、３……システムクロック発生回路、４……CPU、５
……カウンタ、６……リセット遅延・システムクロック
供給遅延回路、７……機能回路。
Claims (1)
- 【請求項１】発振回路で発生したクロックからシステム
クロックを発生しそのシステムクロックで動作するとと
もに外部からのリセット信号によりリセット状態に入る
機能と、CPUからの発振停止信号により発振およびCPUの
動作を停止させる機能を有するマイクロコンピュータで
あって、上記外部からのリセット信号が解除された後、
上記発振回路の発振が定常状態となり正しい周期のシス
テムクロックが得られるようになって上記CPUのリセッ
ト状態を解除するまでの時間と、上記CPUからの発振停
止信号が解除された後、上記発振回路の発振が定常状態
となり正しい周期のシステムクロックが得られるように
なって上記CPUへシステムクロックを供給するまでの時
間を、共通のカウンタで設定することを特徴とするマイ
クロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63076787A JPH0776897B2 (ja) | 1988-03-30 | 1988-03-30 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63076787A JPH0776897B2 (ja) | 1988-03-30 | 1988-03-30 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01248216A JPH01248216A (ja) | 1989-10-03 |
| JPH0776897B2 true JPH0776897B2 (ja) | 1995-08-16 |
Family
ID=13615325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63076787A Expired - Lifetime JPH0776897B2 (ja) | 1988-03-30 | 1988-03-30 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0776897B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4826433B2 (ja) * | 2006-11-09 | 2011-11-30 | 株式会社明電舎 | タイマ起動回路 |
-
1988
- 1988-03-30 JP JP63076787A patent/JPH0776897B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01248216A (ja) | 1989-10-03 |
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