JPH0435927B2 - - Google Patents
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- JPH0435927B2 JPH0435927B2 JP57233796A JP23379682A JPH0435927B2 JP H0435927 B2 JPH0435927 B2 JP H0435927B2 JP 57233796 A JP57233796 A JP 57233796A JP 23379682 A JP23379682 A JP 23379682A JP H0435927 B2 JPH0435927 B2 JP H0435927B2
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- circuit
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- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 8
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- 101100102849 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VTH1 gene Proteins 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/24—Storing the actual state when the supply voltage fails
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体集積回路、特に一般的なリセツ
ト回路として動作すると共に電源電圧の低下をも
検出してリセツト信号を発生するリセツト回路を
備えた半導体集積回路に関する。
ト回路として動作すると共に電源電圧の低下をも
検出してリセツト信号を発生するリセツト回路を
備えた半導体集積回路に関する。
(2) 技術の背景
マイクロプロセツサや論理回路で構成される制
御回路にはそれらの状態の初期化等のためにリセ
ツト信号を必要とする。このリセツト信号は電源
の投入時や、使用者の要求時に必要となる。
御回路にはそれらの状態の初期化等のためにリセ
ツト信号を必要とする。このリセツト信号は電源
の投入時や、使用者の要求時に必要となる。
前述の電源投入時に発生させるリセツト信号
は、クロツク発振器が電源電圧の変動等に起因し
て安定な発振をしていないときや、発振が止まつ
てしまつたことによつて起こる回路の誤動作を防
ぐために必要とされる。
は、クロツク発振器が電源電圧の変動等に起因し
て安定な発振をしていないときや、発振が止まつ
てしまつたことによつて起こる回路の誤動作を防
ぐために必要とされる。
(3) 従来技術と問題点
従来、前述のようなリセツト回路を動作させる
場合には、外付けのスイツチの操作によりリセツ
トが行われるようにしている。また、単なる抵抗
とコンデンサーの直列回路により、その時定数を
利用した回路も使われている。
場合には、外付けのスイツチの操作によりリセツ
トが行われるようにしている。また、単なる抵抗
とコンデンサーの直列回路により、その時定数を
利用した回路も使われている。
一方、リセツト回路がリセツト信号を出力して
いる時間は一般的に、瞬時ではなくある程度長い
期間がなければならない。つまり、その期間は少
なくとも、リセツト信号を出力してから発振が安
定する迄の間の時間を必要とし、クロツク発振器
の発振が安定していないと内部回路である制御回
路等が誤動作を起こす起因となる。また、電源投
入時や、使用者の要求のときに限らず、通常の動
作状態で、電圧レベルが低下したために、発振が
不安定あるいは、停止してしまうこともあり、そ
うした場合にも回路が誤動作する。前述の抵抗と
コンデンサーの直列回路を用いたリセツト回路は
抵抗とコンデンサーによる時定数を長くすること
によつて、電源投入時における回路の誤動作を防
止できる。しかしながら、前記リセツト回路を用
いた場合、瞬時的な電圧変動等に対しては効果が
なく、クロツク発振器の発振不安定に起因した回
路の誤動作を効果的に防止できないと言つた問題
を有していた。
いる時間は一般的に、瞬時ではなくある程度長い
期間がなければならない。つまり、その期間は少
なくとも、リセツト信号を出力してから発振が安
定する迄の間の時間を必要とし、クロツク発振器
の発振が安定していないと内部回路である制御回
路等が誤動作を起こす起因となる。また、電源投
入時や、使用者の要求のときに限らず、通常の動
作状態で、電圧レベルが低下したために、発振が
不安定あるいは、停止してしまうこともあり、そ
うした場合にも回路が誤動作する。前述の抵抗と
コンデンサーの直列回路を用いたリセツト回路は
抵抗とコンデンサーによる時定数を長くすること
によつて、電源投入時における回路の誤動作を防
止できる。しかしながら、前記リセツト回路を用
いた場合、瞬時的な電圧変動等に対しては効果が
なく、クロツク発振器の発振不安定に起因した回
路の誤動作を効果的に防止できないと言つた問題
を有していた。
(4) 発明の目的
本発明は、前記問題点を解決するものであり、
その目的とするところは、集積回路内部におい
て、電源電圧の低下等を検出し、且つクロツク発
振器の出力が十分に安定するまでの期間リセツト
信号を発生し続けるリセツト回路を内蔵させた半
導体集積回路を提供することにある。
その目的とするところは、集積回路内部におい
て、電源電圧の低下等を検出し、且つクロツク発
振器の出力が十分に安定するまでの期間リセツト
信号を発生し続けるリセツト回路を内蔵させた半
導体集積回路を提供することにある。
(5) 発明の構成
本発明の特徴とするところは、外部リセツト信
号を入力するためのリセツト信号入力端子を有す
る半導体集積回路であつて、該リセツト信号入力
端子に接続されたトランジスタと、電源電圧の低
下を検出する電源電圧低下検出回路と、前記半導
体集積回路の動作のために供給される動作クロツ
ク信号が入力されるカウンタと、該カウンタの出
力及び前記電源電圧低下検出回路の出力が入力さ
れるセツト・リセツト回路と、該セツト・リセツ
ト回路の出力と前記リセツト信号入力端子に印加
される外部リセツト信号に基づく信号との論理和
をとるゲート回路とを内蔵し、前記電源電圧低下
検出回路は電源電圧が所定値よりも低くなると、
その検出出力によつて前記セツト・リセツト回路
をセツトし、それに伴つて該セツト・リセツト回
路は、その出力によつて前記トランジスタを導通
せしめて前記リセツト信号入力端子のレベルを強
制的にリセツトレベルに設定すると共に前記カウ
ンタを起動させ、該カウンタが所定の計数が終了
した際に出力するパルス信号で前記セツト・リセ
ツト回路をリセツトし、前記トランジスタを非導
通にし、且つ、前記カウンタをクリアせしめるよ
うにし、電源電圧の低下に起因する場合及び外部
リセツト信号が印加された場合のいずれであつて
も内部回路を前記ゲート回路の出力によつてリセ
ツトできるように構成したことを特徴とする半導
体集積回路にある。
号を入力するためのリセツト信号入力端子を有す
る半導体集積回路であつて、該リセツト信号入力
端子に接続されたトランジスタと、電源電圧の低
下を検出する電源電圧低下検出回路と、前記半導
体集積回路の動作のために供給される動作クロツ
ク信号が入力されるカウンタと、該カウンタの出
力及び前記電源電圧低下検出回路の出力が入力さ
れるセツト・リセツト回路と、該セツト・リセツ
ト回路の出力と前記リセツト信号入力端子に印加
される外部リセツト信号に基づく信号との論理和
をとるゲート回路とを内蔵し、前記電源電圧低下
検出回路は電源電圧が所定値よりも低くなると、
その検出出力によつて前記セツト・リセツト回路
をセツトし、それに伴つて該セツト・リセツト回
路は、その出力によつて前記トランジスタを導通
せしめて前記リセツト信号入力端子のレベルを強
制的にリセツトレベルに設定すると共に前記カウ
ンタを起動させ、該カウンタが所定の計数が終了
した際に出力するパルス信号で前記セツト・リセ
ツト回路をリセツトし、前記トランジスタを非導
通にし、且つ、前記カウンタをクリアせしめるよ
うにし、電源電圧の低下に起因する場合及び外部
リセツト信号が印加された場合のいずれであつて
も内部回路を前記ゲート回路の出力によつてリセ
ツトできるように構成したことを特徴とする半導
体集積回路にある。
(6) 発明の実施例
以下、図面を参照して本発明と共にその一実施
例について詳細に説明する。
例について詳細に説明する。
第１図は本発明の実施例の詳細を示す回路図で
ある。電圧レベル検出回路（電源電圧低下検出回
路）VCの出力はＲ−ＳフリツプフロツプFF１
（セツト・リセツト回路）のセツト入力端子Ｓと
インバータI1の入力端子に入力している。インバ
ータI1の出力はインバータI1の出力と共にアンド
ゲートAND１に入力しており、このアンドゲー
トAND１の出力はエツジトリガ型のカウンタＣ
１のリセツト端子に入力している。このリセツ
ト端子はアクテイブローの入力端子である。カ
ウンタＣ１の出力Q2はＲ−Ｓフリツプフロツプ
FF１のリセツト入力端子Ｒに入力している。電
源電圧端子VTは抵抗Ｒ、コンデンサーＣを介し
て接地されており、このコンデンサーＣと前記抵
抗Ｒの接続部位は前記抵抗Ｒの約1/100程度の抵
抗値を有する抵抗ｒとマニユアルスイツチSWを
介して設置されている。尚、前記Ｒ、前記コンデ
ンサーＣ、前記抵抗ｒ及び前記マニユアルスイツ
チSWは外付の回路である。又電源電圧端子VT
は前記抵抗Ｒとリセツト入力端子RSTをそれぞ
れ介しインバータIH、インバータIlの各々に接続
すると共に電界効果トランジスタFET１のドレ
インに接続されている。尚、インバータIHの閾値
VTH1とインバータIlの閾値VTM2はVTHI＞VTM2の関
係にある。
ある。電圧レベル検出回路（電源電圧低下検出回
路）VCの出力はＲ−ＳフリツプフロツプFF１
（セツト・リセツト回路）のセツト入力端子Ｓと
インバータI1の入力端子に入力している。インバ
ータI1の出力はインバータI1の出力と共にアンド
ゲートAND１に入力しており、このアンドゲー
トAND１の出力はエツジトリガ型のカウンタＣ
１のリセツト端子に入力している。このリセツ
ト端子はアクテイブローの入力端子である。カ
ウンタＣ１の出力Q2はＲ−Ｓフリツプフロツプ
FF１のリセツト入力端子Ｒに入力している。電
源電圧端子VTは抵抗Ｒ、コンデンサーＣを介し
て接地されており、このコンデンサーＣと前記抵
抗Ｒの接続部位は前記抵抗Ｒの約1/100程度の抵
抗値を有する抵抗ｒとマニユアルスイツチSWを
介して設置されている。尚、前記Ｒ、前記コンデ
ンサーＣ、前記抵抗ｒ及び前記マニユアルスイツ
チSWは外付の回路である。又電源電圧端子VT
は前記抵抗Ｒとリセツト入力端子RSTをそれぞ
れ介しインバータIH、インバータIlの各々に接続
すると共に電界効果トランジスタFET１のドレ
インに接続されている。尚、インバータIHの閾値
VTH1とインバータIlの閾値VTM2はVTHI＞VTM2の関
係にある。
電界効果トランジスタFET１のソースは接地
されている。インバータIHの出力とＲ−Ｓフリツ
プフロツプFF１の出力Q1は、オアゲートOR１
に入力し、このオアゲートOR１の出力は、リセ
ツト信号RTとして集積回路内の他の回路へ出力
される。そして、Ｒ−ＳフリツプフロツプFF１
の出力Q1は電界効果トランジスタFET１のゲー
トに接続されている。カウンタＣ１には発振回路
OSCからのクロツク信号CLKが入力端子Ｔに入
力している。リセツト入力端子RSTは、例えば、
外部のスイツチの操作に伴う電位レベルの変化を
入力する入力端子であり、この端子をＬレベルに
することによつてリセツト端子RTにＨレベルが
発生する。なお、図には、リセツト入力端子
RSTを四角で示してあるが、これは半導体集積
回路の外部へ引き出されるピンである。
されている。インバータIHの出力とＲ−Ｓフリツ
プフロツプFF１の出力Q1は、オアゲートOR１
に入力し、このオアゲートOR１の出力は、リセ
ツト信号RTとして集積回路内の他の回路へ出力
される。そして、Ｒ−ＳフリツプフロツプFF１
の出力Q1は電界効果トランジスタFET１のゲー
トに接続されている。カウンタＣ１には発振回路
OSCからのクロツク信号CLKが入力端子Ｔに入
力している。リセツト入力端子RSTは、例えば、
外部のスイツチの操作に伴う電位レベルの変化を
入力する入力端子であり、この端子をＬレベルに
することによつてリセツト端子RTにＨレベルが
発生する。なお、図には、リセツト入力端子
RSTを四角で示してあるが、これは半導体集積
回路の外部へ引き出されるピンである。
本実施例の場合、外部からのリセツトはＲ、Ｃ
の時定数回路を利用してリセツト信号を得てい
る。また、電圧検出回路VCは例えばコンパレー
タCPにより構成され、電源電圧Vccが基準電圧
VRよりも低下すると出力を発生する。尚、VR
はVccとは別電源で与えておく必要がある。
の時定数回路を利用してリセツト信号を得てい
る。また、電圧検出回路VCは例えばコンパレー
タCPにより構成され、電源電圧Vccが基準電圧
VRよりも低下すると出力を発生する。尚、VR
はVccとは別電源で与えておく必要がある。
第２図は前述の実施例の動作を説明するタイム
チヤートである。
チヤートである。
以下、第２図のタイムチヤートを参照して第１
図に示す半導体集積回路のリセツト回路部の動作
について説明する。尚、図中RESETはリセツト
信号RTが出力されている期間、STBは発振が安
定するまでの期間を示す。
図に示す半導体集積回路のリセツト回路部の動作
について説明する。尚、図中RESETはリセツト
信号RTが出力されている期間、STBは発振が安
定するまでの期間を示す。
Ａ時点で電源を投入すると、電圧レベル検出回
路VCの入力電圧は基準電圧VRの方が電源電圧
Vccよりも高いので、を付して示す部分、即ち、
電圧レベル検出回路VCの出力は“Ｈ”レベルに
なる。その結果、フリツプフロツプFF１がセツ
トされて、このフリツプフロツプFF１の出力端
子Q1が“Ｈ”レベルになる。すると、電界効果
トランジスタFET１のゲートが“Ｈ”レベルと
なるので、この電界効果トランジスタFET１は
導通状態となる。而して、を付して示す部分、
即ち、インバータIHとインバータIlの入力端子は
“Ｌ”レベルとなる。
路VCの入力電圧は基準電圧VRの方が電源電圧
Vccよりも高いので、を付して示す部分、即ち、
電圧レベル検出回路VCの出力は“Ｈ”レベルに
なる。その結果、フリツプフロツプFF１がセツ
トされて、このフリツプフロツプFF１の出力端
子Q1が“Ｈ”レベルになる。すると、電界効果
トランジスタFET１のゲートが“Ｈ”レベルと
なるので、この電界効果トランジスタFET１は
導通状態となる。而して、を付して示す部分、
即ち、インバータIHとインバータIlの入力端子は
“Ｌ”レベルとなる。
やがて電源電圧が上昇してきて、電源電圧Vcc
の方が基準電圧VRよりも高くなると、電圧レベ
ル検出回路VCの出力（）は“Ｌ”レベルにな
る。その結果、インバータIlの出力が“Ｈ”レベ
ルとなり、アンドゲートAND１の両入力が“Ｈ”
レベルとなるので、それに伴い、カウンタＣ１の
リセツト端子が“Ｈ”レベルとなる。リセツト
端子はアクテイブローであるので、カウンタＣ
１のリセツトが解除され、カウンタＣ１が起動す
る。即ち、第２図のＢ時点でカウンタＣ１が起動
する。このとき、カウンタＣ１は、クロツク発振
器の発振出力が安定した状態で、これがクロツク
としてクロツク端子から入力しないと、カウンタ
動作をしないことを利用し、クロツク発振出力が
正常であることを自動的に確かめる役割を担つて
おり、換言すれば、クロツク発振出力が正常であ
るときにのみカウンタＣ１は起動する。
の方が基準電圧VRよりも高くなると、電圧レベ
ル検出回路VCの出力（）は“Ｌ”レベルにな
る。その結果、インバータIlの出力が“Ｈ”レベ
ルとなり、アンドゲートAND１の両入力が“Ｈ”
レベルとなるので、それに伴い、カウンタＣ１の
リセツト端子が“Ｈ”レベルとなる。リセツト
端子はアクテイブローであるので、カウンタＣ
１のリセツトが解除され、カウンタＣ１が起動す
る。即ち、第２図のＢ時点でカウンタＣ１が起動
する。このとき、カウンタＣ１は、クロツク発振
器の発振出力が安定した状態で、これがクロツク
としてクロツク端子から入力しないと、カウンタ
動作をしないことを利用し、クロツク発振出力が
正常であることを自動的に確かめる役割を担つて
おり、換言すれば、クロツク発振出力が正常であ
るときにのみカウンタＣ１は起動する。
所定クロツク数をカウントすると、カウンタＣ
１の出力端子Q2が“Ｈ”レベルとなる（Ｃ時
点）。すると、フリツプフロツプFF１にリセツト
がかかり、このフリツプフロツプFF１の出力端
子Q1が“Ｌ”レベルになる。そのため、電界効
果トランジスタFET１が非導通状態となる。そ
れに伴い、を付して示す部分、即ち、インバー
タIHとインバータI1の入力端子の電圧レベルは、
抵抗ＲとコンデンサＣとの時定数に従つて上昇し
てくる。そして、インバータIlの入力電圧の閾値
VTM2に達すると、インバータIlの出力（）が
“Ｌ”レベルになり、それに伴い、アンドゲート
AND１の出力が“Ｌ”レベルになる。その結果、
カンウタＣ１をリセツトし、カウンタＣ１は待機
状態となる（Ｄ時点）。やや遅れて、インバータ
IHの入力端子の電圧レベルが閾値VTH1に達する
と、このインバータIHの出力（）が“Ｌ”レベ
ルになり、オアゲートOR１の出力が“Ｌ”レベ
ルとなつて、リセツト信号RT出力は停止する
（Ｅ時点）。その結果、このリセツト信号RTが入
力している内部回路（図示しない）は動作する。
１の出力端子Q2が“Ｈ”レベルとなる（Ｃ時
点）。すると、フリツプフロツプFF１にリセツト
がかかり、このフリツプフロツプFF１の出力端
子Q1が“Ｌ”レベルになる。そのため、電界効
果トランジスタFET１が非導通状態となる。そ
れに伴い、を付して示す部分、即ち、インバー
タIHとインバータI1の入力端子の電圧レベルは、
抵抗ＲとコンデンサＣとの時定数に従つて上昇し
てくる。そして、インバータIlの入力電圧の閾値
VTM2に達すると、インバータIlの出力（）が
“Ｌ”レベルになり、それに伴い、アンドゲート
AND１の出力が“Ｌ”レベルになる。その結果、
カンウタＣ１をリセツトし、カウンタＣ１は待機
状態となる（Ｄ時点）。やや遅れて、インバータ
IHの入力端子の電圧レベルが閾値VTH1に達する
と、このインバータIHの出力（）が“Ｌ”レベ
ルになり、オアゲートOR１の出力が“Ｌ”レベ
ルとなつて、リセツト信号RT出力は停止する
（Ｅ時点）。その結果、このリセツト信号RTが入
力している内部回路（図示しない）は動作する。
次に電源電圧Vccが瞬間的に低下した場合につ
いて述べる。電源電圧が低下してくると、Ｆ時点
に示すように電圧レベル検出回路VCの出力（）
にパルスが発生する。即ち、電圧レベル検出回路
VCの出力が“Ｈ”レベルとなり、Ｒ−Ｓフリツ
プフロツプFF１のセツト入力端子が“Ｈ”レベ
ルとなる。そのため、Ｒ−Ｓフリツプフロツプ
FF１はセツトされ、その出力Q1が“Ｈ”レベル
となる。その結果、オアゲートOR１を介してリ
セツト端子RTに“Ｈ”レベルが出力され（第２
図Ｆ時点）、リセツト信号が出力する。この時点
において、この信号が入力する内部回路はリセツ
ト状態となる。やや遅れて、インバータIHの出力
（）は点の電圧が閾値VTH1以下になるために
“Ｈ”レベルとなる（第２図Ｇ時点）。Ｒ−Ｓフリ
ツプフロツプFF１の出力Q1が“Ｈ”レベルとな
るため、電界効果トランジスタFET１が導通状
態となり、点の電位は接地レベルに下がつて行
く。Ｈ時点で、その電位がインバータIlの閾値
VTM2以下になるとインバータIlの出力（）は
“Ｈ”レベルとなる。
いて述べる。電源電圧が低下してくると、Ｆ時点
に示すように電圧レベル検出回路VCの出力（）
にパルスが発生する。即ち、電圧レベル検出回路
VCの出力が“Ｈ”レベルとなり、Ｒ−Ｓフリツ
プフロツプFF１のセツト入力端子が“Ｈ”レベ
ルとなる。そのため、Ｒ−Ｓフリツプフロツプ
FF１はセツトされ、その出力Q1が“Ｈ”レベル
となる。その結果、オアゲートOR１を介してリ
セツト端子RTに“Ｈ”レベルが出力され（第２
図Ｆ時点）、リセツト信号が出力する。この時点
において、この信号が入力する内部回路はリセツ
ト状態となる。やや遅れて、インバータIHの出力
（）は点の電圧が閾値VTH1以下になるために
“Ｈ”レベルとなる（第２図Ｇ時点）。Ｒ−Ｓフリ
ツプフロツプFF１の出力Q1が“Ｈ”レベルとな
るため、電界効果トランジスタFET１が導通状
態となり、点の電位は接地レベルに下がつて行
く。Ｈ時点で、その電位がインバータIlの閾値
VTM2以下になるとインバータIlの出力（）は
“Ｈ”レベルとなる。
一方、電圧レベル検出回路VCの出力は電源電
圧Vccの変化が瞬時的であるために、Ｈ時点にあ
つては、“Ｌ”レベルに戻つており、インバータ
Ilの出力は“Ｈ”レベルとなつている。従つて、
Ｈ時点でインバータIlの出力（）が“Ｈ”レベ
ルになると、アンドゲートAND１は“Ｈ”レベ
ルを出力し、カウンタＣ１のリセツト状態を解除
し、カウンタＣ１は起動（カウント動作を開始）
する。そして、Ｉ時点でカウンタＣ１の出力Q2
がＨレベルとなつたとき、Ｒ−Ｓフリツプフロツ
プFF１はリセツトされ出力Q1は“Ｈ”レベルと
なる。そして、電界効果トランジスタFET１の
ゲートが“Ｌ”レベルとなり、FET１は非導通
状態となる。その結果、インバータIHとインバー
タIlの入力端子の電位（）はコンデンサＣと抵
抗Ｒによる時定数に従つて上昇が始まる。段々と
その電位が上がつてくるとＪ時点でインバータIl
の閾値VTM2に達してインバータIlの出力は“Ｌ”
レベルとなる。そして、アンドゲートAND１を
介してカウンタＣ１がリセツトされる。次いで、
点の電圧が上がつて行くと、Ｋ時点でインバー
タIHの閾値VTH1に達し、インバータIHの出力が
“Ｈ”レベルから“Ｌ”レベルとなり、オアゲー
トOR１を介してリセツト端子RTにＬレベルが
出力され、リセツト信号の出力が停止する。以上
のように瞬時的な電圧変動に対してＦ時点からＫ
時点までの期間リセツト信号を発生している。す
なわち、この電圧変動に対するクロツク発振器の
発振停止等によつて発生する制御回路等の誤動作
をリセツト信号を発生して防止することができ
る。
圧Vccの変化が瞬時的であるために、Ｈ時点にあ
つては、“Ｌ”レベルに戻つており、インバータ
Ilの出力は“Ｈ”レベルとなつている。従つて、
Ｈ時点でインバータIlの出力（）が“Ｈ”レベ
ルになると、アンドゲートAND１は“Ｈ”レベ
ルを出力し、カウンタＣ１のリセツト状態を解除
し、カウンタＣ１は起動（カウント動作を開始）
する。そして、Ｉ時点でカウンタＣ１の出力Q2
がＨレベルとなつたとき、Ｒ−Ｓフリツプフロツ
プFF１はリセツトされ出力Q1は“Ｈ”レベルと
なる。そして、電界効果トランジスタFET１の
ゲートが“Ｌ”レベルとなり、FET１は非導通
状態となる。その結果、インバータIHとインバー
タIlの入力端子の電位（）はコンデンサＣと抵
抗Ｒによる時定数に従つて上昇が始まる。段々と
その電位が上がつてくるとＪ時点でインバータIl
の閾値VTM2に達してインバータIlの出力は“Ｌ”
レベルとなる。そして、アンドゲートAND１を
介してカウンタＣ１がリセツトされる。次いで、
点の電圧が上がつて行くと、Ｋ時点でインバー
タIHの閾値VTH1に達し、インバータIHの出力が
“Ｈ”レベルから“Ｌ”レベルとなり、オアゲー
トOR１を介してリセツト端子RTにＬレベルが
出力され、リセツト信号の出力が停止する。以上
のように瞬時的な電圧変動に対してＦ時点からＫ
時点までの期間リセツト信号を発生している。す
なわち、この電圧変動に対するクロツク発振器の
発振停止等によつて発生する制御回路等の誤動作
をリセツト信号を発生して防止することができ
る。
Ｌ時点において、リセツト入力端子RSTに前
記マニユアルスイツチSWが操作されて外部から
“Ｌ”レベルが一時的に入力すると、コンデンサ
Ｃにチヤージされた電荷は瞬時にデイスチヤージ
され、点の電位は“Ｌ”レベルとなる。前述と
異なる点は電圧レベル検出回路VCからの検出パ
ルスが発生しない点である。この点における電
位の低下によつてインバータIH、インバータIlは
ともにＨレベルを出力する。インバータIlの出力
はアンドゲートAND１を介してカウンタＣ１の
リセツトを解除し、カウント動作を開始させる
が、カウンタＣ１が所定のクロツク数をカウント
し終える前に、インバータIlの出力は“Ｌ”レベ
ルに戻り、それにより、カウンタＣ１がリセツト
されるので、結局、カウンタＣ１はQ2端子を
“Ｈ”レベルにすることなく待機状態に戻る。し
かしながら、インバータIHの出力、即ち点は前
述したように“Ｈ”レベルとなるのでオアゲート
OR１を介してリセツト信号RTが出力される。
このリセツト信号は時定数回路の電圧、即ち、
点の電圧がインバータIHの閾値VTH1よりも高くな
る（Ｍ時点）まで出力される。Ｌ時点からＭ時点
まではリセツト入力端子RSTより“Ｌ”レベル
の電位が入力した場合のリセツトであり、例え
ば、前記マニユアルスイツチSWによつてなされ
た場合である。
記マニユアルスイツチSWが操作されて外部から
“Ｌ”レベルが一時的に入力すると、コンデンサ
Ｃにチヤージされた電荷は瞬時にデイスチヤージ
され、点の電位は“Ｌ”レベルとなる。前述と
異なる点は電圧レベル検出回路VCからの検出パ
ルスが発生しない点である。この点における電
位の低下によつてインバータIH、インバータIlは
ともにＨレベルを出力する。インバータIlの出力
はアンドゲートAND１を介してカウンタＣ１の
リセツトを解除し、カウント動作を開始させる
が、カウンタＣ１が所定のクロツク数をカウント
し終える前に、インバータIlの出力は“Ｌ”レベ
ルに戻り、それにより、カウンタＣ１がリセツト
されるので、結局、カウンタＣ１はQ2端子を
“Ｈ”レベルにすることなく待機状態に戻る。し
かしながら、インバータIHの出力、即ち点は前
述したように“Ｈ”レベルとなるのでオアゲート
OR１を介してリセツト信号RTが出力される。
このリセツト信号は時定数回路の電圧、即ち、
点の電圧がインバータIHの閾値VTH1よりも高くな
る（Ｍ時点）まで出力される。Ｌ時点からＭ時点
まではリセツト入力端子RSTより“Ｌ”レベル
の電位が入力した場合のリセツトであり、例え
ば、前記マニユアルスイツチSWによつてなされ
た場合である。
(7) 発明の効果
以上詳細に説明したように本発明によれば、電
源投入時の電源電圧の状態、あるいは動作中の瞬
時的な電源電圧の変動状態に応働してリセツト信
号を出力し、クロツク信号を生成する発振回路の
動作が安定し、確実にクロツク信号が生成される
ようになるまで前記リセツト信号を出力し続け、
且つ、外部リセツト信号によつても確実にリセツ
ト信号を出力する半導体集積回路を得ることがで
きる。
源投入時の電源電圧の状態、あるいは動作中の瞬
時的な電源電圧の変動状態に応働してリセツト信
号を出力し、クロツク信号を生成する発振回路の
動作が安定し、確実にクロツク信号が生成される
ようになるまで前記リセツト信号を出力し続け、
且つ、外部リセツト信号によつても確実にリセツ
ト信号を出力する半導体集積回路を得ることがで
きる。
第１図は本発明の実施例の詳細な論理回路図、
第２図は本発明の実施例のタイムチヤート図をそ
れぞれ示す。 Il・IH，I1……インバータ、Ｃ……コンデンサ、
Ｒ……抵抗、OR１……オアゲート、AND１……
アンドゲート、FET１……電界効果トランジス
タ、Ｃ１……スタテイツクカウンタ、FF１……
RSフリツプフロツプ、VC……電圧レベル検出回
路。
第２図は本発明の実施例のタイムチヤート図をそ
れぞれ示す。 Il・IH，I1……インバータ、Ｃ……コンデンサ、
Ｒ……抵抗、OR１……オアゲート、AND１……
アンドゲート、FET１……電界効果トランジス
タ、Ｃ１……スタテイツクカウンタ、FF１……
RSフリツプフロツプ、VC……電圧レベル検出回
路。
Claims (1)
- １ 外部リセツト信号を入力するためのリセツト
信号入力端子を有する半導体集積回路であつて、
該リセツト信号入力端子に接続されたトランジス
タと、電源電圧の低下を検出する電源電圧低下検
出回路と、前記半導体集積回路の動作のために供
給される動作クロツク信号が入力されるカウンタ
と、該カウンタの出力及び前記電源電圧低下検出
回路の出力が入力されるセツト・リセツト回路
と、該セツト・リセツト回路の出力と前記リセツ
ト信号入力端子に印加される外部リセツト信号に
基づく信号との論理和をとるゲート回路とを内蔵
し、前記電源電圧低下検出回路は電源電圧が所定
値よりも低くなると、その検出出力によつて前記
セツト・リセツト回路をセツトし、それに伴つて
該セツト・リセツト回路は、その出力によつて前
記トランジスタを導通せしめて前記リセツト信号
入力端子のレベルを強制的にリセツトレベルに設
定すると共に前記カウンタを起動させ、該カウン
タが所定の計数を終了した際に出力するパルス信
号で前記セツト・リセツト回路をリセツトし、前
記トランジスタを非導通にし、且つ、前記カウン
タをクリアせしめるようにし、電源電圧の低下に
起因する場合及び外部リセツト信号が印加された
場合のいずれであつても内部回路を前記ゲート回
路の出力によつてリセツトできるように構成した
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23379682A JPS59126322A (ja) | 1982-12-29 | 1982-12-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23379682A JPS59126322A (ja) | 1982-12-29 | 1982-12-29 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59126322A JPS59126322A (ja) | 1984-07-20 |
| JPH0435927B2 true JPH0435927B2 (ja) | 1992-06-12 |
Family
ID=16960703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23379682A Granted JPS59126322A (ja) | 1982-12-29 | 1982-12-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59126322A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003041118A2 (de) * | 2001-11-09 | 2003-05-15 | Siemens Aktiengesellschaft | Verfahren zur steuerung eines ausgangs eines integrierten schaltkreises während des einschaltens und integrierter schaltkreis zur durchführung des verfahrens |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53112614A (en) * | 1977-03-12 | 1978-10-02 | Nec Corp | Auto-clear signal generating circuit |
| JPS5717043A (en) * | 1980-07-04 | 1982-01-28 | Hitachi Ltd | Power-on resetting circuit |
-
1982
- 1982-12-29 JP JP23379682A patent/JPS59126322A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53112614A (en) * | 1977-03-12 | 1978-10-02 | Nec Corp | Auto-clear signal generating circuit |
| JPS5717043A (en) * | 1980-07-04 | 1982-01-28 | Hitachi Ltd | Power-on resetting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59126322A (ja) | 1984-07-20 |
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