JP3120278B2 - 低電圧感知回路 - Google Patents

低電圧感知回路

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JP3120278B2
JP3120278B2 JP09230776A JP23077697A JP3120278B2 JP 3120278 B2 JP3120278 B2 JP 3120278B2 JP 09230776 A JP09230776 A JP 09230776A JP 23077697 A JP23077697 A JP 23077697A JP 3120278 B2 JP3120278 B2 JP 3120278B2
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    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
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Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、低電圧感知回路に
関するもので、特にトランジスタの相互コンダクタンス
が電圧に応じて変化することを利用して低電圧を感知す
る低電圧感知回路に関するものである。
【０００２】
【従来の技術】以下、添付図面に基づき従来の技術の低
電圧感知回路について説明する。図１は、従来の技術の
低電圧感知回路の構成図である。低電圧感知回路は、入
力電圧がシステムの定格電圧以下に下がった状態で入力
すると、それを感知する回路で、多くのシステムに適用
されている。従来の技術の低電圧感知回路は、ゲートが
接地され、ソースが電源電圧（Ｖｃｃ）端子に連結され
て常にオンとなっているＰＭＯＳ２と、ゲートとドレイ
ンを結んでダイオードとして使われるＮＭＯＳ３、４が
２つ直列連結されて前記ＰＭＯＳ２のドレインと直列連
結された構成の低電圧感知部１を有している。この低電
圧感知部１の出力、すなわちＰＭＯＳ２のドレインに第
１インバータ５が連結され、感知信号を受けてそれを反
転出力する。第１インバータ５の出力端には、一電極が
接地されて感知信号を蓄積するキャパシタ６が接続され
るとともに、そのキャパシタ６から放電される信号を反
転出力する第２インバータ７とが接続されている。
【０００３】以下、上記従来の技術の低電圧感知回路の
動作について説明する。ＰＭＯＳ２は常にオンとなって
いるので、Ｖｃｃが二つのＮＭＯＳ３、４の合計しきい
電圧（２ＶＴ）以上であれば、２つのＮＭＯＳ３、４が
オンとなってＸ点の電位はローとなる。すなわち、Ｖｃ
ｃが２ＶＴ以上であれば、低電圧感知出力ポートにはロ
ーが出力される。したがって、Ｙ点の電位はハイとな
り、キャパシタ６にその電圧が充電される。したがっ
て、第２インバータの７の出力はローである。逆にＶｃ
ｃが２ＶＴより低い場合には、２つのＮＭＯＳ３、４が
オフとなって、２つのＮＭＯＳ３、４、の抵抗がＰＭＯ
Ｓ２の抵抗より大きくなるので、Ｘ点における電位はハ
イとなり、第１インバータ５にハイが入力される。した
がって、Ｙ点の電位はローとなり、キャパシタ６は充電
された電荷を放電し始める。一定以下に下がると第２イ
ンバータ７の出力はハイに変わる。このようにして、Ｖ
ｃｃが一定値一以上か否かが判断される。
【０００４】
【発明が解決しようとする課題】従来の技術の低電圧感
知回路においては、ＮＭＯＳのしきい電圧を利用して低
電圧を感知するため、素子の製造工程中にしきい電圧が
変化すると、感知電圧値も変化する。すなわち、素子製
造によってばらつきが生じ、安定した低電圧感知機能を
有する素子を提供することができない。又、ＰＭＯＳと
２つのＮＭＯＳダイオードで構成された低電圧感知部に
は常に電流が流れているため、電力が消耗され、電池を
使用するシステムでは長時間の使用が不可能である。更
に、Ｖｃｃの瞬間的な変化でも低電圧感知出力ポートの
値が変化するため、誤動作の可能性が高い。本発明は、
上記のような従来の技術の低電圧感知回路の問題点を解
決するためのもので、その目的は、トランジスタの相互
コンダクタンスが電圧に応じて変化することを利用して
低電圧を効率よく感知する低電圧感知回路を提供するこ
とである。
【０００５】
【課題を解決するための手段】安定的に低電圧を感知で
きるようにした本発明の低電圧感知回路は、ＭＣＵを介
する使用者の選択による制御信号によってＶｃｃの電圧
に当たる矩形波を出力する発振器と、その発振器から出
力される矩形波の周期をカウントし、そのカウント値を
使用者の選択によって設定された基準値と比較してＶｃ
ｃの変動に応ずる感知信号を出力する低電圧感知信号出
力部とを備えることを特徴とする。
【０００６】
【発明の実施の形態】以下、添付図面に基づき本発明の
低電圧感知回路について詳細に説明する。図２は、本発
明の低電圧感知回路の構成図であり、図３は、本発明の
低電圧感知回路の発振器の出力波形図である。本発明の
低電圧感知回路は、相互コンダクタンスの変化に応ずる
波形を出力する発振器２０と、その発振器２０の出力波
形を入力して低電圧感知信号を出力する低電圧感知信号
出力部３４とを備える。
【０００７】発振器２０は、Ｖｃｃ端子に一方の電極が
連結される第１ＰＭＯＳ２１を有する。この第１ＰＭＯ
Ｓ２０の他方の電極に第２ＰＭＯＳ２２と第１ＮＭＯＳ
２３とが直列に接続されている。これらの第２ＰＭＯＳ
２２と第１ＮＭＯＳ２３のゲート電極はともにＭＣＵ
（マイクロコントローラユニット）すなわちワンチップ
マイクロコントローラの制御信号が入力される。第１Ｎ
ＭＯＳ２３のソースは接地されている。第２ＰＭＯＳ２
２と第１ＮＭＯＳ２３の接続点Ａには波形整形用のシュ
ミットトリガー部２５が接続され、その出力端にラッチ
部２７が接続され、その出力が第１ＰＭＯＳ２１のゲー
ト電極に接続されている。前記接続点Ａと接地との間に
第２ＮＭＯＳ２４が接続され、そのゲート電極がラッチ
部２７の出力に接続されている。この第２ＮＭＯＳ２４
のソース電極とゲート電極が第１ＮＭＯＳに並列に接続
されている。これらのＮＭＯＳに並列にキャパシタ２６
が接続されている。シュミットトリガー部２５はこのキ
ャパシタの充放電波形を整形するためのものである。ラ
ッチ部２７の出力端にはインバータ２８が接続されてい
る。本実施形態による発振器は上記各部材によって構成
されている。
【０００８】低電圧感知信号出力部３４は、発振器２０
の出力波形をカウントし、記憶するカウンタレジスタ２
９を備えている。このレジスタのクリア端子にはＭＣＵ
から来る制御信号の立ち下がり縁ＦＥを検出してカウン
タレジスタ２９にクリア信号を入力するＦＥ検出部３０
が接続されている。前記カウンタレジスタ２９には、さ
らに、ＭＣＵからの制御信号の立ち上がり縁ＲＥを検出
して、カウンタレジスタ２９でそのときまでに計数され
た値を出力させるＲＥ検出部３１が接続されている。低
電圧感知信号出力部３４には、さらにデータバスライン
を介して特定の基準値を格納する基準レジスタ３３が設
けられており、カウンタレジスタ２９と基準レジスタ３
３の出力値とを比較して低電圧感知信号を出力する比較
器３２がカウンタレジスタ２９と基準レジスタとの間に
接続されている。
【０００９】上記のように構成された本発明の低電圧感
知回路の低電圧感知動作について説明する。ＭＣＵから
発生された制御信号がハイである場合は、第１ＮＭＯＳ
２１がオンとなるので、出力端Ａはローとなる。第２Ｐ
ＭＯＳはオフである。したがって、キャパシタ２６に充
電された電荷は第１ＮＭＯＳ２１を介して放電する。こ
のとき、ラッチ部２７の入力端Ｂは、シュミットトリガ
ー部２５を経由してハイとなり、その出力Ｃは再びロー
となる。Ｃ点におけるロー電位値がフィードバックされ
ると第１ＰＭＯＳ２１はオンとなり、第２ＮＭＯＳ２４
はオフとなる。上記のように、第２ＰＭＯＳ２２がオフ
になっているので、第１ＰＭＯＳがオンとなってもＶｃ
ｃからキャパシタ２６に電荷が充電されない。ゆえに、
Ｄ点における電位は常にハイとなってカウンタレジスタ
２９の値は増加しない。
【００１０】ＭＣＵから発生した制御信号がローになる
と、ラッチ部２７からのラッチ出力値がローであるの
で、前記のように第１ＰＭＯＳ２１はオンである。ＭＣ
Ｕの制御信号のローによって第２ＰＭＯＳ２２はオンと
なり、第２ＮＭＯＳ２４はオフとなる。したがって、キ
ャパシタ２６にＶｃｃから電荷が充電される。充電され
たキャパシタ２６の電位がシュミットトリガー部２５の
スレショルド値以上になると、Ｂ点における電位はロー
になり、Ｃ点における電位はハイとなり、第１ＰＭＯＳ
２１はオフになってキャパシタ２６にそれ以上の電荷が
充電されなくなる。一方、Ｃ点のハイによって第２ＮＭ
ＯＳ２４はオンとなる。上記のようにキャパシタ２６に
電荷が充電されないため、第２ＮＭＯＳ２４がオンにな
ると、キャパシタ２６に充電された電荷は接地端子ＧＮ
Ｄを介して放電する。
【００１１】キャパシタ２６の電荷がシュミットトリガ
ー部２５のスレショルド値以下に放電すると、Ｂ点の電
位は再びハイとなり、Ｃ点はローとなる。したがって、
第１ＰＭＯＳ２１がオンとなって、キャパシタ２６に電
荷を再充電する。これを繰り返すことによって、Ｄ点で
は矩形波が出力されることになる。この矩形波がカウン
タレジスタ２９のクロックへ入力されて計数される。上
記のように計数が始まる時点におけるカウンタレジスタ
２９はＦＥ検出部３０のＦＥ検出信号によってクリア
（００）された状態である。すなわち、ＭＣＵからの制
御信号がローになると、カウンタレジスタ２９がクリア
されて、同時にキャパシタ２６の上記した充放電が行わ
れるので、カウンタレジスタ２９はＤ点に生じるパルス
を計数することになる。そして、ＭＣＵ制御信号がハイ
に変わり、ＲＥが検出されると、発振器２０の動作が停
止すると同時にカウンタレジスタ２９はその計数値を出
力する。このとき、基準レジスタ３３にはデータバスラ
インから受けた特定の基準値が記憶されていて、その値
を比較器３２でカウンタレジスタ２９の計数値と比較す
る。上記の比較の結果、計数値が小さいければ、低電圧
感知検出ポートである比較器の出力端子にハイ信号が出
力され、その反対の場合にはロー信号が出力される。
【００１２】図３は、発振器２０からＶｃｃのレベルに
応じて出力されるＣ点における波形を示す図である。上
記のような本発明の低電圧感知回路は、トランジスタの
相互コンダクタンスを利用した発振器２０を使用してい
るので、Ｖｃｃの電圧が低くなると、電流も少なくな
り、キャパシタへの充電もゆっくりとなり、発振器２０
から発生される矩形波の周期は長くなり（即ち、周波数
が低くなる）、これによりカウンタレジスタ２９に入力
される矩形波の数が（制御信号がローである区間で）図
３に示すように少なくなる。したがって、Ｖｃｃが低下
し、発振器２０の発振周波数、すなわちカウンタレジス
タ２９の計数値が基準値以下になると、制御信号ＲＥが
検出される瞬間に出力ポートにはハイの低電圧感知信号
が出力される。上記基準レジスタ３３への基準値は使用
者が使用するＭＣＵに応じて任意に設定しうる。したが
って、どのレベルでＶｃｃが低下したと判断するかの基
準を上記実施形態の場合は任意に設定しうる。
【００１３】
【発明の効果】本発明の低電圧感知回路は基準レジスタ
の基準値を可変させ得るので、特定の電圧に限定されな
いで、使用者が必要とする基準電圧を設定してこれを感
知できる。したがって、様々なシステムへの適用性を高
めることができるという効果がある。また、相互コンダ
クタンスが変化することを利用して低電圧を感知するの
で、低電圧感知回路を構成するための素子の製造工程中
に生じ得るしきい電圧等の変化要素に影響を受けない。
そして、Ｖｃｃ値の一時的な変化には感知回路が作動し
ないので、感知回路の誤動作を防止できる。したがっ
て、低電圧感知の信頼性を高める効果がある。さらに、
常時電圧降下したか否かを監視するための電流を無くす
ことができるので、電池を使用するシステムでも長時間
使用できる効果がある。
【図面の簡単な説明】
【図１】従来の技術の低電圧感知回路の構成図である。
【図２】本発明の低電圧感知回路の構成図である。
【図３】本発明の低電圧感知回路の発振器の出力波形図
である。
【符号の説明】
２０ 発振器 ２１ 第１ＰＭＯＳ ２２ 第２ＰＭＯＳ ２３ 第１ＮＭＯ
Ｓ ２４ 第２ＮＭＯＳ ２５ シュミット
トリガー部 ２６ キャパシタ ２７ ラッチ部 ２８ インバータ ２９ カウンタレ
ジスタ ３０ ＦＥ検出部 ３１ ＲＥ検出部 ３２ 比較器 ３３ 基準レジス
タ ３４ 低電圧感知信号出力部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−191064（ＪＰ，Ａ) 特開 平４−102910（ＪＰ，Ａ) 特開 平６−174764（ＪＰ，Ａ) 特開 昭53−141067（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 19/00 - 19/32 H03K 3/354 H03K 21/38

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＭＣＵを介する使用者の選択による制御
    信号によってＶｃｃの電圧に当たる矩形波を出力する発
    振器と、 前記発振器から出力される矩形波の周期をカウントし、
    そのカウント値を使用者の選択によって設定された基準
    値と比較してＶｃｃの変動に応ずる感知信号を出力する
    低電圧感知信号出力部と、 を備え、 前記発振器は、 Ｖｃｃ端子に一方の電極が連結される第１ＰＭＯＳと、 前記第１ＰＭＯＳに直列連結される第２ＰＭＯＳと、 前記第２ＰＭＯＳと一方の電極が連結され、他方の電極
    は接地端子に連結される第１ＮＭＯＳと、 前記第２ＰＭＯＳと第１ＮＭＯＳとの接続点に形成され
    た出力端と、 前記第１ＮＭＯＳに並列連結される第２ＮＭＯＳと、 出力端並びに前記第２ＮＭＯＳの一方の端子と接地との
    間に連結されるキャパシタと、 前記出力端と前記キャパシタとに連結されるとともに、
    そのキャパシタの充放電によって出力される波形を整形
    するシュミットトリガー部と、 前記シュミットトリガー部の出力をラッチするラッチ部
    と、 前記ラッチ部の出力を反転するインバータと、 を備えることを特徴とする低電圧感知回路。
  2. 【請求項２】 ラッチ部の出力は、第１ＰＭＯＳと第２
    ＮＭＯＳのゲート電極にフィードバックされることを特
    徴とする請求項１に記載の低電圧感知回路。
  3. 【請求項３】 第２ＰＭＯＳのゲート電極と第１ＮＭＯ
    Ｓのゲート電極にはＭＣＵを介する制御信号が入力され
    ることを特徴とする請求項１に記載の低電圧感知回路。
  4. 【請求項４】 第２ＮＭＯＳのゲート電極は、第１ＰＭ
    ＯＳのゲート電極に共通に連結されることを特徴とする
    請求項１に記載の低電圧感知回路。
  5. 【請求項５】 ＭＣＵを介する使用者の選択による制御
    信号によってＶｃｃ の電圧に当たる矩形波を出力する発
    振器と、 前記発振器から出力される矩形波の周期をカウントし、
    そのカウント値を使用者の選択によって設定された基準
    値と比較してＶｃｃの変動に応ずる感知信号を出力する
    低電圧感知信号出力部と、 を備え、 前記 低電圧感知信号出力部は、前記 発振器の出力波形をカウントして記憶するカウンタ
    レジスタと、前記 ＭＣＵから来る制御信号の立ち下がりエッジ（Ｆ
    Ｅ）を検出して前記カウンタレジスタにクリア信号を入
    力するＦＥ検出部と、前記 ＭＣＵから来る制御信号の立ち上がりエッジ（Ｒ
    Ｅ）を検出して前記カウンタレジスタのカウントを停止
    させると共に前記カウンタレジスタのカウント値を出力
    させるＲＥ検出部と、 データバスラインを介して特定の基準値を記憶する基準
    レジスタと、 前記カウンタレジスタのカウント値と前記基準レジスタ
    の出力値を比較して低電圧感知信号を出力する比較器
    と、 を備えることを特徴とする低電圧感知回路。
  6. 【請求項６】 カウンタレジスタは、ＦＥ検出部のＦＥ
    検出信号に基づいてクリアされた状態でカウントを始め
    ることを特徴とする請求項５に記載の低電圧感知回路。
JP09230776A 1996-10-24 1997-08-27 低電圧感知回路 Expired - Lifetime JP3120278B2 (ja)

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JPH10132872A JPH10132872A (ja) 1998-05-22
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US5838173A (en) 1998-11-17
KR100232219B1 (ko) 1999-12-01
KR19980028830A (ko) 1998-07-15
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