JP2789725B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JP2789725B2 JP2789725B2 JP1276821A JP27682189A JP2789725B2 JP 2789725 B2 JP2789725 B2 JP 2789725B2 JP 1276821 A JP1276821 A JP 1276821A JP 27682189 A JP27682189 A JP 27682189A JP 2789725 B2 JP2789725 B2 JP 2789725B2
- Authority
- JP
- Japan
- Prior art keywords
- clock pulse
- reset
- signal
- internal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータに関し、特にリセット
機能を備えクロックパルスにより動作するマイクロコン
ピュータに関する。
機能を備えクロックパルスにより動作するマイクロコン
ピュータに関する。
従来、この種のマイクロコンピュータは、リセット状
態を解除する場合、クロックパルスのパルス幅による制
限はなく、電源投入時にクロックパルスの発振が安定せ
ず、クロックパルス幅に狭いものが存在しても、入力さ
れるリセット信号がインアクティブレベルにすれば、こ
のリセット信号により内部回路のリセット状態を解除す
る構成となっていた。
態を解除する場合、クロックパルスのパルス幅による制
限はなく、電源投入時にクロックパルスの発振が安定せ
ず、クロックパルス幅に狭いものが存在しても、入力さ
れるリセット信号がインアクティブレベルにすれば、こ
のリセット信号により内部回路のリセット状態を解除す
る構成となっていた。
上述した従来のマイクロコンピュータは、入力される
リセット信号がインアクティブレベルになると内部回路
のリセット状態を解除する構成となっているので、クロ
ックパルスの発振が安定する前にリセット信号がインア
クティブレベルになると、内部回路はそのときの不安定
なクロックパルスによって必ずしも正常に動作できない
ため、プログラムの暴走の原因となるという問題があっ
た。
リセット信号がインアクティブレベルになると内部回路
のリセット状態を解除する構成となっているので、クロ
ックパルスの発振が安定する前にリセット信号がインア
クティブレベルになると、内部回路はそのときの不安定
なクロックパルスによって必ずしも正常に動作できない
ため、プログラムの暴走の原因となるという問題があっ
た。
これは、水晶発振子やセラミック発振子などの機械的
振動を利用したクロックパルスの発振が安定するまでは
発振振幅が小さくてノイズに弱く、またマイクロコンピ
ュータ内部に取り込まれたクロックパルスのパルス幅は
全く一定せず、パルス幅の狭いものも多く含まれるから
である。
振動を利用したクロックパルスの発振が安定するまでは
発振振幅が小さくてノイズに弱く、またマイクロコンピ
ュータ内部に取り込まれたクロックパルスのパルス幅は
全く一定せず、パルス幅の狭いものも多く含まれるから
である。
これを解決するためには、発振が安定するまでリセッ
ト信号をアクティブレベルに保持する必要があり、外部
にリセット入力回路を設け、このリセット入力回路に工
夫が必要であった。
ト信号をアクティブレベルに保持する必要があり、外部
にリセット入力回路を設け、このリセット入力回路に工
夫が必要であった。
あるいはまた発振安定までリセット状態を保つため、
マイクロコンピュータ内部にタイマを設け、このタイマ
で所定の時間だけリセット状態を保持するものもある
が、発振開始直後の出力の振幅の小さいときにはタイマ
自身が誤動作してしまい、発振安定前にリセット状態が
解除されてしまう可能性もあった。
マイクロコンピュータ内部にタイマを設け、このタイマ
で所定の時間だけリセット状態を保持するものもある
が、発振開始直後の出力の振幅の小さいときにはタイマ
自身が誤動作してしまい、発振安定前にリセット状態が
解除されてしまう可能性もあった。
従ってこれらの方法では、発振安定時間を十分長く見
積り、リセット状態を長く保持しておく必要があるの
で、電源投入後、リセット状態が解除されプログラムが
動作し始めるまでの時間が長くなってしまうという欠点
もあった。
積り、リセット状態を長く保持しておく必要があるの
で、電源投入後、リセット状態が解除されプログラムが
動作し始めるまでの時間が長くなってしまうという欠点
もあった。
本発明の目的は、外部にリセット入力回路を設けたり
内部にタイマを設けることなく、安定かつ短時間に内部
回路を始動させることができるマイクロコンピュータを
提供することにある。
内部にタイマを設けることなく、安定かつ短時間に内部
回路を始動させることができるマイクロコンピュータを
提供することにある。
本発明のマイクロコンピュータは、入力されるクロッ
クパルスのパルス幅が予め設定されたパルス幅より広い
とき前記クロックパルスを有効とし内部クロックパルス
として出力するクロックパルス入力部と、このクロック
パルス入力部からの内部クロックパルスによりリセット
解除信号を発生すると共に内部回路の動作タイミングを
制御するタイミング信号を発生するタイミング信号発生
部と、入力されるリセット信号がアクティブレベルのと
き及び前記リセット解除信号がインアクティブレベルの
ときアクティブレベルとなり、前記入力されるリセット
信号がインアクティブレベルでかつ前記リセット解除信
号がアクティブレベルのときインアクティブレベルとな
る内部リセット信号を出力するリセット信号制御部とを
有している。
クパルスのパルス幅が予め設定されたパルス幅より広い
とき前記クロックパルスを有効とし内部クロックパルス
として出力するクロックパルス入力部と、このクロック
パルス入力部からの内部クロックパルスによりリセット
解除信号を発生すると共に内部回路の動作タイミングを
制御するタイミング信号を発生するタイミング信号発生
部と、入力されるリセット信号がアクティブレベルのと
き及び前記リセット解除信号がインアクティブレベルの
ときアクティブレベルとなり、前記入力されるリセット
信号がインアクティブレベルでかつ前記リセット解除信
号がアクティブレベルのときインアクティブレベルとな
る内部リセット信号を出力するリセット信号制御部とを
有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例のブロック図である。
クロックパルス入力部１は、クロックパルスCKを入力
し、このクロックパルスCKのパルス幅が予め設定された
パルス幅より広いときのみこのクロックパルスCKを内部
クロックパルスICKとして出力する。この予め設定され
たパルス幅とは、内部クロックパルスICKを入力するマ
イクロコンピュータのすべての内部回路が正常動作可能
なパルス幅である。
し、このクロックパルスCKのパルス幅が予め設定された
パルス幅より広いときのみこのクロックパルスCKを内部
クロックパルスICKとして出力する。この予め設定され
たパルス幅とは、内部クロックパルスICKを入力するマ
イクロコンピュータのすべての内部回路が正常動作可能
なパルス幅である。
タイミング信号発生部２は、内部クロックパルスICK
を入力し、この内部クロックパルスICKにより、内部回
路の動作タイミングを制御するタイミング信号TMとリセ
ット解除信号RSUを出力する。
を入力し、この内部クロックパルスICKにより、内部回
路の動作タイミングを制御するタイミング信号TMとリセ
ット解除信号RSUを出力する。
リセット信号制御部３は、入力されるリセット信号RS
がアクティブレベルのとき、及びリセット解除信号RSU
がインアクティブレベルのとき内部リセット信号IRSを
アクティブレベルとして内部回路をリセット状態に保持
する。そして、リセット信号RSがインアクティブレベル
になり、かつリセット解除信号RSUがアクティブレベル
になると、内部リセット信号IRSをインアクティブレベ
ルとし、内部回路のリセット状態を解除する。
がアクティブレベルのとき、及びリセット解除信号RSU
がインアクティブレベルのとき内部リセット信号IRSを
アクティブレベルとして内部回路をリセット状態に保持
する。そして、リセット信号RSがインアクティブレベル
になり、かつリセット解除信号RSUがアクティブレベル
になると、内部リセット信号IRSをインアクティブレベ
ルとし、内部回路のリセット状態を解除する。
このように、リセット信号RSをインアクティブレベル
にしても、内部クロックICKが発生しなければ、即ち、
マイクロコンピュータの内部回路がすべて正常に動作で
きるパルス幅のクロックパルスが入力されるまでは、リ
セット状態は解除されない。
にしても、内部クロックICKが発生しなければ、即ち、
マイクロコンピュータの内部回路がすべて正常に動作で
きるパルス幅のクロックパルスが入力されるまでは、リ
セット状態は解除されない。
また、リセット解除信号RSUにより内部リセット信号I
RSがインアクティブレベルとなるので、発振安定のため
の十分長い待ち時間を設ける必要がなく、内部回路の動
作開始までの時間を短縮することができる。
RSがインアクティブレベルとなるので、発振安定のため
の十分長い待ち時間を設ける必要がなく、内部回路の動
作開始までの時間を短縮することができる。
以上説明したように本発明は、マイクロコンピュータ
の全ての内部回路が正常に動作できるパルス幅のクロッ
クパルスのみ有効とし、この有効なクロックパルスによ
ってリセット状態の解除を可能にする構成とすることに
より、クロックパルスの発振安定のための十分長い待ち
時間を設ける必要がないので、外部にリセット入力回路
を設けたり内部にタイマを設けることなく、内部回路を
安定かつ短時間に始動させることができる効果がある。
の全ての内部回路が正常に動作できるパルス幅のクロッ
クパルスのみ有効とし、この有効なクロックパルスによ
ってリセット状態の解除を可能にする構成とすることに
より、クロックパルスの発振安定のための十分長い待ち
時間を設ける必要がないので、外部にリセット入力回路
を設けたり内部にタイマを設けることなく、内部回路を
安定かつ短時間に始動させることができる効果がある。
第１図は本発明の一実施例のブロック図である。 １……クロックパルス入力部、２……タイミング信号発
生部、３……リセット信号制御部。
生部、３……リセット信号制御部。
Claims (1)
- 【請求項１】入力されるクロックパルスのパルス幅が予
め設定されたパルス幅より広いとき前記クロックパルス
を有効とし内部クロックパルスとして出力するクロック
パルス入力部と、このクロックパルス入力部からの内部
クロックパルスによりリセット解除信号を発生すると共
に内部回路の動作タイミングを制御するタイミング信号
を発生するタイミング信号発生部と、入力されるリセッ
ト信号がアクティブレベルのとき及び前記リセット解除
信号がインアクティブレベルのときアクティブレベルと
なり、前記入力されるリセット信号がインアクティブレ
ベルでかつ前記リセット解除信号がアクティブレベルの
ときインアクティブレベルとなる内部リセット信号を出
力するリセット信号制御部とを有することを特徴とする
マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1276821A JP2789725B2 (ja) | 1989-10-23 | 1989-10-23 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1276821A JP2789725B2 (ja) | 1989-10-23 | 1989-10-23 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03136117A JPH03136117A (ja) | 1991-06-10 |
| JP2789725B2 true JP2789725B2 (ja) | 1998-08-20 |
Family
ID=17574867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1276821A Expired - Fee Related JP2789725B2 (ja) | 1989-10-23 | 1989-10-23 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2789725B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007279933A (ja) * | 2006-04-05 | 2007-10-25 | Oki Electric Ind Co Ltd | クロック信号発生回路 |
-
1989
- 1989-10-23 JP JP1276821A patent/JP2789725B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03136117A (ja) | 1991-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0150316B1 (en) | Clock generator | |
| JPS6240886B2 (ja) | ||
| JP2789725B2 (ja) | マイクロコンピュータ | |
| JPS58129880A (ja) | 撮像装置 | |
| JP2738159B2 (ja) | クロック信号制御回路 | |
| JP3016852B2 (ja) | データ処理装置 | |
| JPH03273415A (ja) | マイクロプロセッサ | |
| JP2830216B2 (ja) | スタンバイ回路 | |
| JPS6333806B2 (ja) | ||
| JP2606106B2 (ja) | 遠隔ｃｐｕリセット回路 | |
| JPH0863451A (ja) | マイクロコンピュータ | |
| JPH0433116A (ja) | マイクロコンピユータ | |
| JPH035948Y2 (ja) | ||
| JPH0776897B2 (ja) | マイクロコンピュータ | |
| JPS5870336A (ja) | 情報処理装置 | |
| JPH07325640A (ja) | スタンバイ制御回路 | |
| JPH0416805B2 (ja) | ||
| JPS6348203B2 (ja) | ||
| JP2005293482A (ja) | クロック制御装置とその制御方法 | |
| JPS63292246A (ja) | プログラム評価装置 | |
| JPS6145510Y2 (ja) | ||
| JPS61281318A (ja) | 半導体集積回路 | |
| JPH0449705Y2 (ja) | ||
| JPH03198116A (ja) | マイクロコンピュータの発振安定回路 | |
| JPH04177516A (ja) | マイクロコンピュータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |