JPS6075915A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS6075915A JPS6075915A JP58182650A JP18265083A JPS6075915A JP S6075915 A JPS6075915 A JP S6075915A JP 58182650 A JP58182650 A JP 58182650A JP 18265083 A JP18265083 A JP 18265083A JP S6075915 A JPS6075915 A JP S6075915A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- mode
- circuit
- clock signal
- data processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野］
本発明はパワーダウンを図ったデータ処理装置に関する
。
。
近年、相補型ＭＯ８マイクロコンピュータが多く使用さ
れるようになり、ハンドベルトコンピュタへの使用つま
シは他動作のニーズが高まってきた。これに伴ないスタ
ンドバイ状態（パワーダウンモード）の使用が必ψワに
なる。第１図は従来のデータ処理装置を示し、１はクロ
ック発振回路、２はクロック制御回路、３はマイクロコ
ンピュータ（ＣＰＵ）、４．５は周辺デバイス（タイマ
、ポート等）、ｔ；はコントロール、データイム号線で
ある。第１図の回路は、クロック発振回路ｌ、クロック
制御回路２によりマイクロコンピュータ３の制御のも−
で、クロック信号φを生成する。このシステムは、マイ
クロコンピュータ３、周辺デバイス４．５ともにりロッ
クφに同期して動作しておシ、マイクロコンピュータ３
はクロック発振回路１、クロック制御回路２を内蔵１．
ておらず、これらが外部部品として必要になってくる。
れるようになり、ハンドベルトコンピュタへの使用つま
シは他動作のニーズが高まってきた。これに伴ないスタ
ンドバイ状態（パワーダウンモード）の使用が必ψワに
なる。第１図は従来のデータ処理装置を示し、１はクロ
ック発振回路、２はクロック制御回路、３はマイクロコ
ンピュータ（ＣＰＵ）、４．５は周辺デバイス（タイマ
、ポート等）、ｔ；はコントロール、データイム号線で
ある。第１図の回路は、クロック発振回路ｌ、クロック
制御回路２によりマイクロコンピュータ３の制御のも−
で、クロック信号φを生成する。このシステムは、マイ
クロコンピュータ３、周辺デバイス４．５ともにりロッ
クφに同期して動作しておシ、マイクロコンピュータ３
はクロック発振回路１、クロック制御回路２を内蔵１．
ておらず、これらが外部部品として必要になってくる。
上記のように第１１閃のシステムは、クロック発振回路
１、クロック制１ｉ１１１回路２４の外部部品が増え、
ハンドベルトで最も気にする部品点数が増えると共にパ
ワーの増大にもなる。また第１図のクロック信シ）φは
ただ１種類で、クロック動作モードとクロック停止モー
ドし−かないため、システムがストップモードの場合ク
ロックの供給が常時必要な部品例えばタイマが動けなく
なるか、または別の発振源が必要になるものであった。
１、クロック制１ｉ１１１回路２４の外部部品が増え、
ハンドベルトで最も気にする部品点数が増えると共にパ
ワーの増大にもなる。また第１図のクロック信シ）φは
ただ１種類で、クロック動作モードとクロック停止モー
ドし−かないため、システムがストップモードの場合ク
ロックの供給が常時必要な部品例えばタイマが動けなく
なるか、または別の発振源が必要になるものであった。
本発明は上記実情に瑠みてなされたもので、必要な機器
にはクロック信→を供給すると共に不必要な機器にはク
ロック信号の供給を断つようにして、トータルパワーの
削減を可能とし、またワンチップ化することにより、シ
ステムとしての部品点数を減すことができるデータ処理
装置を提供しようとするものである。
にはクロック信→を供給すると共に不必要な機器にはク
ロック信号の供給を断つようにして、トータルパワーの
削減を可能とし、またワンチップ化することにより、シ
ステムとしての部品点数を減すことができるデータ処理
装置を提供しようとするものである。
本発明は上記目的を達成するため、クロック信号を複数
に分けて選択的に山めたり止めなかったりするようにし
、またＣ Ｐ Ｕ （中央処理装置［’ｔ７ ）にクロ
ック発振回路を内蔵し７てそのクロック出力をＣＰＵ
内部と外部で使用できるようにしだものである。
に分けて選択的に山めたり止めなかったりするようにし
、またＣ Ｐ Ｕ （中央処理装置［’ｔ７ ）にクロ
ック発振回路を内蔵し７てそのクロック出力をＣＰＵ
内部と外部で使用できるようにしだものである。
以下図面を参照し７て本発明の一実施イ／］１を説明す
る、第２１ｉ （ａｌは同実姉例を示すものであるが、
これは第１図のものと対応さぜた場合の（１１ｉである
から、特応するｊ同所には同−符一十を付（７て説明を
省略し、特徴とするイｉｉ’ａ所の説明を行なう。
る、第２１ｉ （ａｌは同実姉例を示すものであるが、
これは第１図のものと対応さぜた場合の（１１ｉである
から、特応するｊ同所には同−符一十を付（７て説明を
省略し、特徴とするイｉｉ’ａ所の説明を行なう。
本発明の特徴はクロック信將を、マイクロコンピュータ
３内部に必要なりＩＪ・ツクφ１、 ｌＪＪ辺デバイス
４．５を動作させるクロックφ２．φ、に分け、またマ
イクロコンピュータ３にクロック発振回路１及びクロッ
ク制御回路２を内蔵させてワンチップ化することにより
、クロックφ、〜φ、をマイクロコンピュータ制御のも
とにコントロールする。マイクロコンピュータ３内には
クロック制御レジスタ１］を設け、この制御レジスタ１
１はそのビット内容に応じて第２図（ｂ）に示される如
＜ ５ＴＯＰ（ストップ）モード、１１）ＬＥ（アイド
ル）１モード、ＩＤＩ、Ｅ２モード、ＲＵＮ（ラン）モ
ードがある。
３内部に必要なりＩＪ・ツクφ１、 ｌＪＪ辺デバイス
４．５を動作させるクロックφ２．φ、に分け、またマ
イクロコンピュータ３にクロック発振回路１及びクロッ
ク制御回路２を内蔵させてワンチップ化することにより
、クロックφ、〜φ、をマイクロコンピュータ制御のも
とにコントロールする。マイクロコンピュータ３内には
クロック制御レジスタ１］を設け、この制御レジスタ１
１はそのビット内容に応じて第２図（ｂ）に示される如
＜ ５ＴＯＰ（ストップ）モード、１１）ＬＥ（アイド
ル）１モード、ＩＤＩ、Ｅ２モード、ＲＵＮ（ラン）モ
ードがある。
第３図はクロックφ１〜φ３ の制御回路で、ノナ回路
２１〜２３．アンド回路２４、インバータ２５．２６は
モード選択部で、これはクロック制御レジスタ１１のデ
ータ内容に応じてただ１つのモードが選択される。水晶
発振子２７、抵抗２８、ナンド回路２９、コンデンサ３
０．３１は元発振部３２を構成する、アンド回路３３．
フリッププロップ３４，３５、ナンド回路３６ヨＦ）ｆ
する回路３７は、元発振部３２の動作のオン、オフを行
なう。インバータ３８、ナンド回路３９、フリップフロ
ップ４０、インバータ４１よりなる回路４２はクロック
信号φｉｎ ＋φ１ｎを形成する。ナンド回路４３、カ
ウンタ４４、オア回路４５、ナンド回路４６，４７、フ
リップフロップ４Ｂ、 ４９、アンド回路５０よりなる
回路５ノは、クロック信号φ１ｎの動作開始時のきたな
い波形を避けるため時間かせぎをするが、このうちオア
回路４５、ナンド回路４６の部分は一９ｊり込み信号で
ＩＤＩ状態からの解除を行なう。フリ・′ノブフロップ
５２、アンド回路５３、フリップフロップ５４．５５よ
り外る回路５６はクロ・ツク信号φ、〜φ３を全部化め
る役目をする。ナンド回路５７〜５９は信号５ＴＯＩＣ
，ＩＤＬＥｌ、ＩＤＬＥ２に応じてクロック信トφ１〜
φ３のが択を行ない、アンド回路６０〜６２はこれらφ
、〜φ３を選択出力する。
２１〜２３．アンド回路２４、インバータ２５．２６は
モード選択部で、これはクロック制御レジスタ１１のデ
ータ内容に応じてただ１つのモードが選択される。水晶
発振子２７、抵抗２８、ナンド回路２９、コンデンサ３
０．３１は元発振部３２を構成する、アンド回路３３．
フリッププロップ３４，３５、ナンド回路３６ヨＦ）ｆ
する回路３７は、元発振部３２の動作のオン、オフを行
なう。インバータ３８、ナンド回路３９、フリップフロ
ップ４０、インバータ４１よりなる回路４２はクロック
信号φｉｎ ＋φ１ｎを形成する。ナンド回路４３、カ
ウンタ４４、オア回路４５、ナンド回路４６，４７、フ
リップフロップ４Ｂ、 ４９、アンド回路５０よりなる
回路５ノは、クロック信号φ１ｎの動作開始時のきたな
い波形を避けるため時間かせぎをするが、このうちオア
回路４５、ナンド回路４６の部分は一９ｊり込み信号で
ＩＤＩ状態からの解除を行なう。フリ・′ノブフロップ
５２、アンド回路５３、フリップフロップ５４．５５よ
り外る回路５６はクロ・ツク信号φ、〜φ３を全部化め
る役目をする。ナンド回路５７〜５９は信号５ＴＯＩＣ
，ＩＤＬＥｌ、ＩＤＬＥ２に応じてクロック信トφ１〜
φ３のが択を行ない、アンド回路６０〜６２はこれらφ
、〜φ３を選択出力する。
第４図ないし第７図は上記構１戊により形成される各モ
ード時の信号波形を示（−７でいる。第４図はストップ
モードで、 Ｉ−ＩＡＬＴ （ホー ／Ｉ／ ト） 命
令が入るとクロック信号φ、〜φ３は全部停止されてし
まうことを示す。第５図はＩＤＬＥＩまたはＩＤＬＢ２
モードで、）（Ａ Ｌ Ｔ命令が入るとクロツク信号φ
、とφ１またはφ２が出力されつづけ、クロック信号φ
１かφ２がイ亭出されることを示す。第６図はストップ
モードからの解除動作を示し７、割り込み信号が入ると
カウンタ４４のカウント時開を待ってクロックφ、〜φ
３が出力される。第７図はＩＤＬＥＩ 、ＩＩＪＬＥ２
モードからの解除動作を示す。この場合はクロックφｉ
ｎは発振されつづけているから１．１，１１り込み信号
が供給されるとすぐにクロックψ１ またはφ２が出力
される。
ード時の信号波形を示（−７でいる。第４図はストップ
モードで、 Ｉ−ＩＡＬＴ （ホー ／Ｉ／ ト） 命
令が入るとクロック信号φ、〜φ３は全部停止されてし
まうことを示す。第５図はＩＤＬＥＩまたはＩＤＬＢ２
モードで、）（Ａ Ｌ Ｔ命令が入るとクロツク信号φ
、とφ１またはφ２が出力されつづけ、クロック信号φ
１かφ２がイ亭出されることを示す。第６図はストップ
モードからの解除動作を示し７、割り込み信号が入ると
カウンタ４４のカウント時開を待ってクロックφ、〜φ
３が出力される。第７図はＩＤＬＥＩ 、ＩＩＪＬＥ２
モードからの解除動作を示す。この場合はクロックφｉ
ｎは発振されつづけているから１．１，１１り込み信号
が供給されるとすぐにクロックψ１ またはφ２が出力
される。
上記のようにここでのデータ処理装置１′イは、マイク
ロコンピュータ３の中にクロック７１川（坦し一ンスタ
１１と、このレジスタの内容によシスル］尺されるクロ
ックφ１〜φ３の側割端子を設け、コントロールする制
御モードはＳ ＴＯＰ 、 Ｉ ＤＬＪ３１．２ＲＵＮ
モードとし、Ｓ Ｔ ＯＰモードの場合はクロックφ
１〜φ３を件止し、ＩＤＬＥＩモードの場合はクロック
φ、のみ、１ＤＬｌう２モードの場合はクロックφ、の
みを停止し、ＲＵＮモードの場合ハクロックφ１〜φ３
停止なしのコントロールを行なっている。これによシ部
分的なりロックの供給の停止を行なうことができ、シス
テムトータルのパワー削減がはかれる。
ロコンピュータ３の中にクロック７１川（坦し一ンスタ
１１と、このレジスタの内容によシスル］尺されるクロ
ックφ１〜φ３の側割端子を設け、コントロールする制
御モードはＳ ＴＯＰ 、 Ｉ ＤＬＪ３１．２ＲＵＮ
モードとし、Ｓ Ｔ ＯＰモードの場合はクロックφ
１〜φ３を件止し、ＩＤＬＥＩモードの場合はクロック
φ、のみ、１ＤＬｌう２モードの場合はクロックφ、の
みを停止し、ＲＵＮモードの場合ハクロックφ１〜φ３
停止なしのコントロールを行なっている。これによシ部
分的なりロックの供給の停止を行なうことができ、シス
テムトータルのパワー削減がはかれる。
ここでは−例と１７で、クロック供給モードへの起動は
システムのリセ・ソト及び＋４（辺デバイスからの割り
込みにより行なっている。またマイクロコンピュータ３
に供給するクロックφ、のみをイ亭止するモードも当然
考えられる。マイクロコンピュータ３は予めプログラム
により、クロック制御のモードを設定し２ておき、その
モードに入る命令（たとえばＨＡ ］、 ’ｆ命令）の
実行にヨシシステムはスタンドバイ（パワーダウン）動
作に入る。なおシステムのリセット直後はＲＵＮ モー
ドに初ＪＱｊ化されている。また５ＴＯＰモ一ド時から
の起動が起こると、発振間ｉｌ′８３２のクロ゛ツクは
レベル、円波敢其に安定）７ておらず、カウンタ４４に
よりクロックφ１ｎが安定するまでの時間のウオーミン
クア・ツブ時間をかせいでいる。なおスタンドバイモー
ドからの起動はリセット動作及び削シ込み動作により行
なう。 −８ＴＯＰモードからの起動は５発振回路３２
の周波数、レベル安定のためにウオーミングアツプ時間
を要するが、ＩＤＬＥモードでは発振回路３２の停止を
行なわない／こめ、起動が起こるとすぐクロックが出力
される。
システムのリセ・ソト及び＋４（辺デバイスからの割り
込みにより行なっている。またマイクロコンピュータ３
に供給するクロックφ、のみをイ亭止するモードも当然
考えられる。マイクロコンピュータ３は予めプログラム
により、クロック制御のモードを設定し２ておき、その
モードに入る命令（たとえばＨＡ ］、 ’ｆ命令）の
実行にヨシシステムはスタンドバイ（パワーダウン）動
作に入る。なおシステムのリセット直後はＲＵＮ モー
ドに初ＪＱｊ化されている。また５ＴＯＰモ一ド時から
の起動が起こると、発振間ｉｌ′８３２のクロ゛ツクは
レベル、円波敢其に安定）７ておらず、カウンタ４４に
よりクロックφ１ｎが安定するまでの時間のウオーミン
クア・ツブ時間をかせいでいる。なおスタンドバイモー
ドからの起動はリセット動作及び削シ込み動作により行
なう。 −８ＴＯＰモードからの起動は５発振回路３２
の周波数、レベル安定のためにウオーミングアツプ時間
を要するが、ＩＤＬＥモードでは発振回路３２の停止を
行なわない／こめ、起動が起こるとすぐクロックが出力
される。
３２１上説明り、た如く本発明によれば、クロック信号
を複数に分けて選択的に止めたシ止めなかったりするよ
うに【７たため、トータルパワーの削減が可能となり、
またワンチップ化することにより、部品点数が減らぜる
などの利点を有したデータ処理装置が提供できるもので
ある。
を複数に分けて選択的に止めたシ止めなかったりするよ
うに【７たため、トータルパワーの削減が可能となり、
またワンチップ化することにより、部品点数が減らぜる
などの利点を有したデータ処理装置が提供できるもので
ある。
第１図は従来のデータ処理装置を示すブロックｉ曹成図
、第２し１は本発明の一実施例を示すブロック構成図、
第３図は同構成の一部詳細回路図、第４図ない１．７第
７図は同材「成の動作を示す信号波形図でおる、 １・・・クロック発振回路、 ２・・・クロック制御回路。 ３・・・マイクロコンピュータ、 ４．５・・・周辺デバイス。
、第２し１は本発明の一実施例を示すブロック構成図、
第３図は同構成の一部詳細回路図、第４図ない１．７第
７図は同材「成の動作を示す信号波形図でおる、 １・・・クロック発振回路、 ２・・・クロック制御回路。 ３・・・マイクロコンピュータ、 ４．５・・・周辺デバイス。
Claims (3)
- （１） データ処理装置本体を構成する中央処理装置と
、発振器と、この発振器から複数のクロック信号を生成
させる第１の手段と、前記複数のクロック信号を選択的
に発振状態として、対応する機器へ供給しその薇器を動
作状態におく第２の手段とを具備し７たことを特徴とす
るデータ処理装置。 - （２） 前記発振器、第１．第２の手段は前記中央処理
装置と共にワンチップ化されていることを特徴とする特
許請求の範囲第１項に記載のデータ処理装置。 - （３） 前記発振器、第１の手段はストップモードの時
動作を停止し、前記発振器はアイドルモードの時動作を
続けると共に前記第１の手段は複数のクロ・ツク信号を
選択的に生成させていることを特徴とする特許請求の範
囲第１項に記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182650A JPS6075915A (ja) | 1983-09-30 | 1983-09-30 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182650A JPS6075915A (ja) | 1983-09-30 | 1983-09-30 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6075915A true JPS6075915A (ja) | 1985-04-30 |
Family
ID=16122014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182650A Pending JPS6075915A (ja) | 1983-09-30 | 1983-09-30 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6075915A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5642827A (en) * | 1979-09-18 | 1981-04-21 | Nec Corp | Data processor |
| JPS5725021A (en) * | 1980-07-22 | 1982-02-09 | Toshiba Corp | Semiconductor intergated circuit |
-
1983
- 1983-09-30 JP JP58182650A patent/JPS6075915A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5642827A (en) * | 1979-09-18 | 1981-04-21 | Nec Corp | Data processor |
| JPS5725021A (en) * | 1980-07-22 | 1982-02-09 | Toshiba Corp | Semiconductor intergated circuit |
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